KR20130025085A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

반도체 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 메모리 장치는 소자 분리막이 형성된 반도체 기판의 활성 영역 상에 형성된 터널 절연막과, 소자 분리막과 교차하는 방향으로 형성된 컨트롤 게이트와, 활성 영역 상에서 컨트롤 게이트의 하부와 측벽을 감싸도록 형성된 플로팅 게이트, 및 컨트롤 게이트 및 플로팅 게이트 사이에 형성된 유전체막을 포함한다.

Description

반도체 메모리 장치 및 이의 제조 방법{Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 플로팅 게이트를 포함하는 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
반도체 메모리 장치 중 전원의 공급이 중단되더라도 데이터를 보존할 수 있는 불휘발성 메모리 장치가 널리 사용되고 있다. 대표적인 불휘발성 메모리 장치로에 해당하는 NAND 플래시 메모리 장치는 터널 절연막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 구조를 갖는다. 최근 들어, 집적도를 높이기 위하여 셀 사이즈가 줄어듦에 따라 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비가 감소하여 동작 특성이 저하된다. 이로 인해, 데이터 입출력을 위한 동작 시 보다 더 높은 레벨의 동작 전압들을 사용해야 하고, 소비 전력이 증가한다. 또한, 일반적인 제조 공정에서는 금속 물질로 플로팅 게이트를 형성하기 어렵다.
본 발명은 메모리 셀의 구조 및 제조 방법을 변경하여 동작 특성을 향상시킬 수 있는 반도체 메모리 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 소자 분리막이 형성된 반도체 기판의 활성 영역 상에 형성된 터널 절연막과, 소자 분리막과 교차하는 방향으로 형성된 컨트롤 게이트와, 활성 영역 상에서 컨트롤 게이트의 하부와 측벽을 감싸도록 형성된 플로팅 게이트, 및 컨트롤 게이트 및 플로팅 게이트 사이에 형성된 유전체막을 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 소자 분리막이 형성된 반도체 기판의 활성 영역 상에 형성된 터널 절연막과, 소자 분리막과 교차하는 방향으로 형성된 컨트롤 게이트와, 컨트롤 게이트의 하부와 측벽을 감싸도록 형성된 유전체막, 및 컨트롤 게이트 하부에서 유전체막과 터널 절연막 사이에 형성된 플로팅 게이트를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법은 반도체 기판의 활성 영역들에는 터널 절연막들 및 희생막들이 형성되고 소자 분리 영역들에는 소자 분리막들이 형성되는 단계와, 소자 분리막들과 교차하는 방향으로 소자 분리막들 및 희생막들 상에 제1 도전막을 형성하는 단계와, 소자 분리막들 사이에서 제1 도전막의 하부가 노출되도록 희생막들을 제거하는 단계와, 제1 도전막의 노출된 표면에 유전체막을 형성하는 단계와, 유전체막의 표면에 제2 도전막을 형성하는 단계, 및 유전체막의 상부에 형성된 제2 도전막을 제거하는 단계를 포함한다.
본 발명은 메모리 셀의 구조 및 제조 방법을 변경하여 동작 특성을 향상시킬 수 있다. 또한, 금속 물질을 이용하여 플로팅 게이트를 용이하게 형성할 수 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 2a 내지 도 2e는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들이다.
도 1a를 참조하면, 활성 영역과 소자 분리 영역을 포함하는 반도체 기판(101)(편의상 셀 영역만 도시됨) 상에 터널 절연막(103) 및 희생막(105)을 형성한다. 희생막(105)은 후속 공정에서 터널 절연막(103)의 식각 손상을 최소화할 수 있는 식각액으로 제거될 수 있는 물질로 형성되는 것이 바람직하며, 예로써 질화막으로 형성할 수 있다. 여기서, 희생막(105)의 두께에 따라 후속 공정에서 형성될 플로팅 게이트용 도전막의 두께가 결정되므로, 이를 고려하여 희생막(105)의 두께를 결정하는 것이 바람직하다.
이어서, 소자 분리 마스크를 식각 마스크로 사용하는 식각 공정을 실시하여 소자 분리 영역의 희생막(105) 및 터널 절연막(103)을 식각한다. 이로써, 반도체 기판(101)의 소자 분리 영역이 노출된다. 이때, 셀 영역에서는 소자 분리 영역이 일정한 간격으로 배열되는 다수의 라인 형태로 정의된다.
반도체 기판(101)의 노출된 소자 분리 영역을 식각하여 트렌치를 형성한 후, 트렌치가 채워지도록 전체 구조 상에 절연막을 형성한다. 그리고, 희생막(105) 상부의 절연막을 제거하고 희생막(105)의 상부 표면이 노출되도록 화학적 기계적 연마 공정과 같은 평탄화 공정을 실시한다. 이로써, 절연막은 트렌치가 형성된 영역에만 잔류되고, 그 결과 반도체 기판(101)의 소자 분리 영역에는 소자 분리막(107)이 형성된다. 소자 분리막(107)은 일정한 간격으로 배열되는 다수의 라인 형태로 형성된다. 그리고, 소자 분리막들(107) 사이의 반도체 기판(101)이 활성 영역으로 정의된다.
상기의 공정들은 반도체 기판(101)의 주변 영역(미도시)에서도 동일하게 진행될 수 있다.
도 1b를 참조하면, 소자 분리막(107) 및 희생막(105)이 형성된 반도체 기판(101) 상에 컨트롤 게이트용 제1 도전막들(109)을 형성한다. 제1 도전막들(109)은 금속이나 폴리실리콘으로 형성할 수 있으며, 이하 제1 도전막들(109)을 폴리실리콘으로 형성한 경우를 예로써 설명하기로 한다.
한편, 제1 도전막들(109)은 컨트롤 게이트로 사용하기 위해 형성되므로, 소자 분리막들(107)과 교차하는 방향으로 형성되며, 일정한 간격을 갖는 다수의 패턴들의 형태로 형성된다. 이로써, 제1 도전막들(109)은 소자 분리막들(107) 사이에 위치하는 희생막들(105)과 소자 분리막들(107)을 교차하는 라인 형태로 형성된다. 그리고, 제1 도전막들(109) 사이에는 희생막들(105)의 일부가 노출된다.
도 1c를 참조하면, 희생막들(105)을 제거한다. 희생막들(105)은 습식 식각 공정으로 제거하며, 희생막들(105)이 질화막으로 형성된 경우 인산을 이용하여 희생막들(105)을 제거한다. 희생막들(105)이 제거됨에 따라 활성 영역에서는 제1 도전막들(109)의 하부 표면이 노출되면서 제1 도전막들(109)이 떠있게 된다. 즉, 활성 영역에서 제1 도전막들(109) 하부에 공간이 형성된다. 하지만, 소자 분리막들(107)이 잔류하면서 제1 도전막들(109)을 지지하고 있기 때문에 제1 도전막들(109)은 변형되지 않고 그대로 유지된다.
도 1d를 참조하면, 제1 도전막들(109)의 표면에 유전체막(111)을 형성한다. 유전체막(111)을 형성하기 위하여 산화 공정을 실시한다. 제1 도전막들(109)의 표면만 노출된 상태에서 산화 공정이 실시되므로, 산화 공정 시 공급되는 산소가 제1 도전막들(109)의 실리콘과 반응하면서 제1 도전막들(109)의 표면에 유전체막(111)이 형성된다. 이로써, 제1 도전막들(109)의 노출된 표면(하부 표면 포함)은 산화물의 단일막으로 이루어진 유전체막(111)에 의해 둘러싸여진다. 유전체막(111)을 형성하기 위하여 제1 도전막들(109)의 표면을 산화시킬 때, 반도체 기판(101)의 표면은 터널 절연막(103)에 의해 덮혀 있기 때문에 반도체 기판(101)의 표면은 거의 산화되지 않는다. 유전체막(111)을 형성하기 위하여 산화 공정을 실시하면, 제1 도전막들(109)의 모서리가 보다 더 많이 산화되면서 둥글게 형성된다. 그 결과, 모서리에서 전계가 집중되는 것을 방지하고 누설 전류가 발생되는 것을 방지할 수 있다.
또한, 유전체막(111)은 산화막/질화막/산화막의 적층 구조로 형성할 수도 있으며, 산화막이나 질화막 대신 이들보다 유전상수값이 높은 고유전 절연막(예, 알루미늄 산화막)을 형성할 수도 있다. 이러한 유전체막(111)은 산화 공정이나 일반적은 증착 공정으로 형성할 수 있으며, ALD(Atomic Layer Deposition) 방법으로 형성할 수도 있다.
한편, 상기와 같이 적층 구조로 유전체막(111)을 형성하는 경우, 질화막이나 고유전 절연막이 터널 절연막(103)의 표면에도 형성될 수 있다. 이 경우에는 데이터 입출력을 위한 동작 시 인가되는 동작 전압을 보다 더 높게 인가하면 메모리 셀들을 정상적으로 동작시킬 수 있다. 이렇게 동작 전압을 높여야 하지만, 컨트롤 게이트와 플로팅 게이트 사이의 커플링 비를 증가시킬 수 있기 때문에 종래보다는 낮은 레벨의 동작 전압을 이용하여 데이터 입출력 동작을 실시할 수 있다.
또 다른 방법으로도 유전체막(111)을 형성할 수 있으며, 유전체막(111)을 형성하는 다른 실시예들은 후술하기로 한다.
도 1e를 참조하면, 유전체막(111)의 표면에 플로팅 게이트용 제2 도전막(113)을 형성한다. 제2 도전막(113)은 P타입 불순물을 포함하는 도프트 폴리실리콘으로 형성할 수 있다. 특히, 제2 도전막(113)은 메모리 셀의 구성 요소들 중 가장 나중에 형성되기 때문에 금속 물질로 형성하더라도 공정 진행에 부담이 적다. 따라서, 제2 도전막(113)은 메모리 소자의 제조 공정에서 통상적으로 사용되는 금속 물질을 증착하여 형성할 수도 있다. 제2 도전막(113)은 단순히 저장 매체로 사용되기 때문에 제2 도전막(113)을 형성하기 위한 금속 물질의 전도율(conductivity)은 중요하지 않다. 후속 열공정에 의해 변성이 되지 않고, 식각하기 용이하고, 스텝 커버리지(step coverage)가 좋은 물질을 사용하면 된다. 예로써, TiN, TaN, TiAlN, TaCN 등과 같은 물질로 제2 도전막(113)을 형성할 수도 있다.
종래에는 플로팅 게이트 형성 후 플로팅 게이트에 저장된 전자들이 누설되는 것을 방지하기 위해 신뢰성이 높은 유전체막을 증착했다. 유전체막을 형성하기 위한 온도가 매우 높기 때문에 플로팅 게이트를 금속 물질로 형성하기가 어려웠다. 하지만 본 발명에서는 컨트롤 게이트와 고온에서 형성되는 고신뢰성의 유전체막을 먼저 형성하기 때문에, 플로팅 게이트를 금속 물질로 용이하게 형성할 수 있다.
집적도를 높이기 위하여 메모리 셀(특히, 플로팅 게이트)의 사이즈가 작아짐에 따라, 도핑된 폴리실리콘으로 플로팅 게이트를 형성하면 불순물들이 잘 빠져나가 플로팅 게이트가 디플리션(depletion)되는 현상이 종종 발생한다. 플로팅 게이트가 디플리션되면 디플리션된 영역은 절연체와 같은 기능을 하기 때문에 동작 전압이 높아지고 저장된 전하와 문턱전압(VT) 간의 선형성이 깨져서 셀들의 문턱전압 분포를 크게 만드는 단점이 존재한다. 하지만 플로팅 게이트를 금속으로 형성할 경우, 디플리션되는 영역없이 플로팅 게이트를 작게 형성할 수 있다. 또한, 일함수(workfunction)가 큰 물질을 사용할 경우 전자들을 가두는 장벽(barrier)이 높아져서 저장된 전하들이 터널링 산화막이나 유전체막을 통해 소실되는 것을 줄일 수 있다.
제2 도전막(113)을 금속 물질로 형성하는 경우 금속 물질과 터널 절연막(103)이 접촉하게 되고, 이로 인해 제2 도전막(113)과 터널 절연막(103)의 계면 특성이 나빠질 수 있다. 따라서, 제2 도전막(113)을 금속 물질로 형성하는 경우 먼저 폴리실리콘막을 얇게 증착한 후 금속막을 형성하는 것이 바람직하다. 이 경우, 제2 도전막(113)은 폴리실리콘막 및 금속막의 적층 구조로 형성되며, 금속막과 터널 절연막(103) 사이에 폴리실리콘막이 위치하고 터널 절연막(103)과 폴리실리콘막이 접촉하게 되므로, 제2 도전막(113)과 터널 절연막(103)의 계면 특성이 나빠지는 것을 방지할 수 있다.
여기서, 제2 도전막(113)은 화학 기상 증착법으로 형성될 수 있으며, 제1 도전막(109) 하부의 유전체막(111) 표면에도 형성된다. 또한, 제2 도전막(113)은 터널 절연막(103)의 표면에도 형성된다. 즉, 제2 도전막(113)은 전체 구조 상에 형성된다.
한편, 제2 도전막(113)은 소자 분리막들(107) 사이의 활성 영역에서 제1 도전막(109) 하부에 유전체막(111)이 형성되고 남은 공간이 완전히 채워질 정도의 두께로 형성되는 것이 바람직하다.
도 1f를 참조하면, 소자 분리 영역 상에 형성된 제2 도전막(113)과 접합 영역(115)이 형성될 영역의 제2 도전막(113)을 식각한다. 이로써, 제2 도전막(113)은 활성 영역 상에서만 분리되어 잔류된다. 이때, 도 1a에서 소자 분리 영역에 트렌치를 형성하기 위한 식각 공정을 실시할 때 사용된 식각 마스크를 제2 도전막(113)의 식각 공정 시 사용할 수 있다.
한편, 소자 분리 영역 및 접합 영역(115) 형성 예정 영역의 제2 도전막(113)을 식각하기 전이나 후에, 유전체막(111) 상부의 제2 도전막(113)을 제거하기 위한 식각 공정을 실시한다. 이로써, 제2 도전막(113)은 활성 영역에서 제1 도전막(109)의 측벽 및 하부의 유전체막(111) 표면에만 잔류된다. 즉, 플로팅 게이트용 제2 도전막(113)은 중앙이 오목한 凹 형태로 형성되고, 컨트롤 게이트용 제1 도전막(109)은 제2 도전막(113)의 오목한 구조 내에 형성된다. 따라서, 플로팅 게이트용 제2 도전막(113)은 활성 영역 상에서 컨트롤 게이트용 제1 도전막(109)의 하부와 측벽을 감싸도록 형성된다. 그 결과, 컨트롤 게이트와 플로팅 게이트의 커플링 비가 증가된다.
이어서, 제2 도전막(113) 사이의 반도체 기판(101)의 활성 영역에 접합 영역(115)을 형성한다. 접합 영역(115)은 메모리 셀들의 소스/드레인으로 사용된다. 이로서, 메모리 셀들이 형성된다. 접합 영역(115)은 5가 불순물을 반도체 기판(101)으로 주입하여 형성한다.
도 1g를 참조하면, 제2 도전막들(113) 사이의 공간이 채워지도록 상에 층간 절연막(117)을 형성한다. 이어서, 제1 도전막(109) 상부의 층간 절연막 및 유전체막(111)이 제거되고 제1 도전막(109)의 상부 표면에 노출될 때까지 화학적 기계적 연마 공정과 같은 평탄화 공정을 실시한다. 이로써, 층간 절연막(117)은 제2 도전막들(113) 사이에만 잔류된다. 그리고, 제1 및 제2 도전막들(109, 113)의 상부 표면이 노출된다.
도 1h를 참조하면, 노출된 제1 도전막들(109)의 상부를 실리사이드층(119)으로 형성한다. 구체적으로 설명하면, 층간 절연막(117)이 형성된 반도체 기판(101) 상에 금속층을 형성한 후 열처리를 실시하면 노출된 제1 도전막들(109)의 실리콘 성분과 금속층의 금속 성분이 반응하여 제1 도전막들(109)의 상부가 실리사이드층(119)으로 변한다. 이후, 제1 도전막들(109)의 실리콘과 반응하지 않고 잔류하는 금속층을 제거한다. 이로써, 제1 도전막들(109)이 형성된 영역에 실리사이드층(119)이 자기정렬되어 형성된다. 여기서, 층간 절연막(117)은 실리사이드층 형성 공정 시 금속층이 실리콘과 반응하는 것을 방지하기 위한 반응 방지막으로 사용된다. 실리사이드층(119)이 형성됨에 따라 컨트롤 게이트용 제1 도전막(109)의 저항은 더 낮아진다.
상기의 공정들을 통해, 컨트롤 게이트(109)의 측벽 및 저면이 플로팅 게이트(113)로 둘러싸여진 메모리 셀들이 형성된다. 상기의 공정 단계들을 살펴보면, 플로팅 게이트용 제2 도전막(113)이 컨트롤 게이트용 제1 도전막(109)보다 나중에 형성되므로, 플로팅 게이트를 금속막으로 용이하게 형성할 수 있으며, 메모리 셀의 전기적 특성을 향상시킬 수 있다. 또한, 플로팅 게이트(113)가 컨트롤 게이트(109)의 측벽 및 저면을 감쌈으로써 플로팅 게이트(113)와 컨트롤 게이트(109)의 커플링 비가 증가하여 전기적 특성을 보다 더 향상시킬 수 있다.
한편, 도 1d에서 다른 방법을 적용하여 유전체막(111)을 형성할 수도 있다. 이하, 도 1a 내지 도 1c에서 설명한 공정들이 실시된 후 유전체막(111)을 형성하는 다른 실시예들을 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 2a를 참조하면, 반도체 기판(101)의 표면에 형성된 터널 절연막을 제거한다. 이로써, 제1 도전막(109)의 표면과 반도체 기판(101)의 활성 영역의 표면이 노출된다. 이어서, 산화 공정을 실시한다. 산화 공정에 의해 제1 도전막(109)의 노출된 표면과 반도체 기판(101)의 노출된 표면에는 절연막(111)이 형성된다. 절연막(111)은 산화막으로 형성된다. 제1 도전막(109)의 표면에 형성되는 절연막(111)은 컨트롤 게이트와 플로팅 게이트의 절연을 위해 사용하기 사용되고, 반도체 기판(101)의 노출된 표면에 형성되는 절연막(111)은 터널 절연막으로 사용된다. 절연막(111)을 산화 공정을 형성함에 따라, 제1 도전막(109)의 모서리에서 산화 작용이 더 활발하게 진행된다. 따라서, 제1 도전막들(109)의 모서리가 보다 더 많이 산화되면서 둥글게 형성된다. 그 결과, 제1 도전막(109)의 모서리에서 전계가 집중되는 것을 방지하고 누설 전류가 발생되는 것을 방지할 수 있다.
도 2b를 참조하면, 반도체 기판(101)의 표면에 형성된 터널 절연막을 제거한다. 이로써, 제1 도전막(109)의 표면과 반도체 기판(101)의 활성 영역의 표면이 노출된다. 이어서, 단원자 증착법(Atomic Layer Deposition)으로 절연막(111)을 형성한다. 절연막(111)은 산화막으로 형성될 수 있다. ALD법을 적용한 증착 공정에 의해 제1 도전막(109)의 노출된 전체 표면과 반도체 기판(101)의 노출된 전체 표면에는 절연막(111)이 균일하게 형성된다. 제1 도전막(109)의 표면에 형성되는 절연막(111)은 컨트롤 게이트와 플로팅 게이트의 절연을 위해 사용하기 사용되고, 반도체 기판(101)의 노출된 표면에 형성되는 절연막(111)은 터널 절연막으로 사용된다.
도 2c를 참조하면, 반도체 기판(101)의 표면에 형성된 터널 절연막을 제거한다. 이로써, 제1 도전막(109)의 표면과 반도체 기판(101)의 활성 영역의 표면이 노출된다. 이어서, 도 2a에서 설명한 방법으로 제1 절연막(111A)을 형성한다. 제1 절연막(111A)을 형성한 후, 단원자 증착법으로 제2 절연막(111B)을 형성한다. 제1 절연막(111A)은 산화막으로 형성하고, 제2 절연막(111B)은 산화막 또는 질화막보다 유전상수가 높은 물질(예, 알루미늄 산화막)로 형성할 수 있다.
산화 공정과 단원자 증착법에 따른 증착 공정에 의해, 제1 도전막(109)의 노출된 표면과 반도체 기판(101)의 노출된 표면에는 제1 및 제2 절연막들(111A, 111B)이 적층된 절연막(111)이 형성된다. 제1 도전막(109)의 표면에 형성되는 절연막(111)은 컨트롤 게이트와 플로팅 게이트의 절연을 위해 사용하기 사용되고, 반도체 기판(101)의 노출된 표면에 형성되는 절연막(111)은 터널 절연막으로 사용된다.
한편, 제1 절연막(111A)을 산화 공정을 형성함에 따라, 제1 도전막들(109)의 모서리가 보다 더 많이 산화되면서 둥글게 형성되고, 제1 도전막(109)의 모서리에서 전계가 집중되는 것을 방지할 수 있다.
도 2d를 참조하면, 반도체 기판(101)의 표면에 형성된 터널 절연막을 제거한다. 이로써, 제1 도전막(109)의 표면과 반도체 기판(101)의 활성 영역의 표면이 노출된다. 이어서, 산화막 또는 질화막보다 유전상수가 높은 물질(예, 알루미늄 산화막)을 단원자 증착법으로 증착하여 제1 절연막(111A)을 형성한다. 제1 절연막(111A)을 형성한 후, 산화막을 단원자 증착법으로 형성하여 제2 절연막(111B)을 형성한다.
그 결과, 제1 도전막(109)의 노출된 표면과 반도체 기판(101)의 노출된 표면에는 제1 및 제2 절연막들(111A, 111B)이 적층된 절연막(111)이 형성된다. 제1 도전막(109)의 표면에 형성되는 절연막(111)은 컨트롤 게이트와 플로팅 게이트의 절연을 위해 사용하기 사용되고, 반도체 기판(101)의 노출된 표면에 형성되는 절연막(111)은 터널 절연막으로 사용된다.
도 2e를 참조하면, 반도체 기판(101)의 표면에 형성된 터널 절연막을 제거한다. 이로써, 제1 도전막(109)의 표면과 반도체 기판(101)의 활성 영역의 표면이 노출된다. 이어서, 산화막 또는 질화막보다 유전상수가 높은 물질(예, 알루미늄 산화막)을 단원자 증착법으로 증착하여 제1 절연막(111B)을 형성한다. 제1 절연막(111B)은 허용범위 내에서 가능한 가장 얇은 두께로 형성한다. 제1 절연막(111B)을 형성한 후 산화 공정을 실시한다. 산화 공정에 의해 제1 절연막(111B)과 반도체 기판(101)의 계면으로 산소가 침투하면서 제1 절연막(111B)과 반도체 기판(101)의 계면에 제2 절연막(111A)이 형성된다. 또한, 제1 절연막(111B)의 표면에는 제3 절연막(111C)이 형성된다. 제2 및 제3 절연막(111A, 111C)은 모두 산화막으로 형성된다.
그 결과, 제1 도전막(109)의 노출된 표면과 반도체 기판(101)의 노출된 표면에는 제1 내지 제3 절연막들(111A~111C)이 적층된 절연막(111)이 형성된다. 제1 도전막(109)의 표면에 형성되는 절연막(111)은 컨트롤 게이트와 플로팅 게이트의 절연을 위해 사용하기 사용되고, 반도체 기판(101)의 노출된 표면에 형성되는 절연막(111)은 터널 절연막으로 사용된다.
상기에서 컨트롤 게이트와 플로팅 게이트 사이의 절연막(111)과 터널 절연막으로 사용하기 위해 기판의 표면에 형성되는 절연막(111)이 동일한 방법과 동일한 물질로 형성된다. 프로그램 동작이나 소거 동작 시 기판의 표면에 형성되는 절연막(111)에서는 전자의 터널링 현상이 발생된다. 하지만, 동일한 방법과 물질로 제1 도저막(109)의 표면에 형성된 절연막(111)에서는 전자의 터널링 현상이 발생되지 않는다. 그 이유를 설명하면 다음과 같다.
컨트롤 게이트(109) 및 플로팅 게이트(113) 사이의 전압과 플로팅 게이트(113) 및 기판(101) 사이의 전압은 컨트롤 게이트(109), 플로팅 게이트(113) 및 기판(101)의 커플링 비(coupling ratio)에 의해 결정된다. 커플링 비가 0.6 이상이 되는 경우 플로팅 게이트(113)와 기판(101) 사이의 전압이 더 높기 때문에 컨트롤 게이트(109)와 플로팅 게이트(113) 사이에서는 전자의 터널링이 발생되지 않고 누설 전류가 발생하지도 않는다. 따라서, 커플링 비가 0.6 이상이 되도록 컨트롤 게이트(109)와 플로팅 게이트(113)의 사이즈를 조절하는 것이 바람직하다.
한편, 플로팅 게이트용 제2 도전막(113)을 다른 형태로 형성할 수도 있다. 구체적으로 설명하면 다음과 같다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면이다.
도 3을 참조하면, 플로팅 게이트용 제2 도전막(113)을 도 1e에서와 같이 형성한 후, 식각 마스크를 사용하지 않고 식각 공정을 실시하여 제2 도전막(113)을 유전체막(111)의 하부에만 잔류시킨다. 예를 들어, 건식 식각과 같은 이방성 식각 공정으로 유전체막(111) 상부와 반도체 기판(101) 상부의 제2 도전막(113)을 주로 제거하고, 습식 식각과 같은 등방성 식각 공정으로 유전체막(111)의 측벽, 소자 분리막(107)의 상부와 접합 영역(115)이 형성될 영역 상부의 제2 도전막(113)을 완전히 식각한다. 그 결과, 제2 도전막(113)을 유전체막(111)의 하부에만 잔류된다.
이 경우, 컨트롤 게이트용 제1 도전막(109)의 측벽이 플로팅 게이트용 제2 도전막(113)과 마주보지 않기 때문에 커플링 비가 감소하게 된다. 하지만, 플로팅 게이트용 제2 도전막(113)의 폭이 컨트롤 게이트용 제1 도전막(109)의 폭보다 넓고, 플로팅 게이트용 제2 도전막(113)이 금속 물질로 형성됨에 따라 종래의 일반적인 메모리 셀보다 전기적 특성을 향상시킬 수 있다.
또한, 제2 도전막들(113) 사이의 간격을 도 1h에 도시된 플로팅 게이트용 제2 도전막들(113) 사이의 간격보다 좁힐 수 있으므로 집적도를 더 높일 수 있다.
101 : 반도체 기판 103 : 터널 절연막
105 : 희생막 107 : 소자 분리막
109 : 제1 도전막 111 : 유전체막
113 : 제2 도전막 115 : 접합 영역
117 : 층간 절연막 119 : 실리사이드막

Claims (4)

  1. 소자 분리막이 형성된 반도체 기판의 활성 영역 상에 형성된 터널 절연막;
    상기 소자 분리막과 교차하는 방향으로 형성된 컨트롤 게이트;
    상기 활성 영역 상에서 상기 컨트롤 게이트의 하부와 측벽을 감싸도록 형성된 플로팅 게이트; 및
    상기 컨트롤 게이트 및 상기 플로팅 게이트 사이에 형성된 유전체막을 포함하는 반도체 메모리 장치.
  2. 소자 분리막이 형성된 반도체 기판의 활성 영역 상에 형성된 터널 절연막;
    상기 소자 분리막과 교차하는 방향으로 형성된 컨트롤 게이트;
    상기 컨트롤 게이트의 하부와 측벽을 감싸도록 형성된 유전체막; 및
    상기 컨트롤 게이트 하부에서 상기 유전체막과 상기 터널 절연막 사이에 형성된 플로팅 게이트를 포함하는 반도체 메모리 장치.
  3. 반도체 기판의 활성 영역들에는 터널 절연막들 및 희생막들이 형성되고 소자 분리 영역들에는 소자 분리막들이 형성되는 단계;
    상기 소자 분리막들과 교차하는 방향으로 상기 소자 분리막들 및 상기 희생막들 상에 제1 도전막을 형성하는 단계;
    상기 소자 분리막들 사이에서 상기 제1 도전막의 하부가 노출되도록 상기 희생막들을 제거하는 단계;
    상기 제1 도전막의 노출된 표면에 유전체막을 형성하는 단계;
    상기 유전체막의 표면에 제2 도전막을 형성하는 단계; 및
    상기 유전체막의 상부에 형성된 상기 제2 도전막을 제거하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 유전체막의 상부에 형성된 상기 제2 도전막을 제거하는 단계에서 상기 유전체막의 측벽에 형성된 상기 제2 도전막이 함께 제거되는 반도체 메모리 장치의 제조 방법.
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