KR20130024275A

KR20130024275A - 상변화 메모리 장치, 그 동작 전압 생성 방법 및 이를 포함하는 메모리 시스템

Info

Publication number: KR20130024275A
Application number: KR1020110087616A
Authority: KR
Inventors: 권덕민; 송기환
Original assignee: 삼성전자주식회사
Priority date: 2011-08-31
Filing date: 2011-08-31
Publication date: 2013-03-08
Also published as: US9042167B2; KR101933645B1; US20130051138A1

Abstract

상변화 메모리장치가 개시된다. 상기 상변화 메모리장치는 적어도 하나의 기준 클락 신호로부터 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 적어도 하나의 변조 클락 신호를 생성하여, 상기 변조 클락 신호에 따라 공급전압에 대한 펌핑 동작을 수행하여 동작 전압을 생성하는 전압 발생기 및 워드 라인과 비트 라인 사이에 접속된 복수의 상변화 메모리셀들을 가진 메모리셀 어레이를 포함하고, 데이터 액세스 동작을 위해 상기 동작 전압을 상기 메모리셀 어레이에 인가한다.

Description

상변화 메모리 장치, 그 동작 전압 생성 방법 및 이를 포함하는 메모리 시스템{PHASE CHANGE MEMORY DEVICE, METHOD OF GENERATING OPERATION VOLTAGE OF THE SAME AND MEMORY SYSTEM HAVING THE SAME}

본 발명의 개념에 따른 실시 예는 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 차지 펌핑 효율성을 향상시킬 수 있는 상 변화 메모리 장치의 차지 펌프 회로 및 이를 포함하는 장치들에 관한 것이다.

상변화 메모리 소자(Phase Change Memory)는 가열되었다가 냉각되면 두 가지 상태 중에서 어느 하나의 상태를 유지하고 가열 및 냉각에 의하여 또다시 상태가 변할 수 있는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질로 구성된다. 여기서 두 가지 상태란 결정질(crystalline) 상태와 비정질(amorphous) 상태를 의미한다.

상변화 메모리 셀에 포함된 메모리 소자(memory element)의 저항값은 상기 메모리 소자로 공급되는 프로그램 전류 또는 전압에 따라 변한다. 따라서 상기 상변화 메모리 셀은 상기 메모리 소자의 저항값의 차이를 이용하여 정보를 저장한다. 예컨대, 상변화 메모리(phase change memory)의 경우 상기 상 변환 메모리에 사용된 상 변화 물질의 상 변화에 따라 저항값의 차이가 발생한다. 즉, 상기 결정질 상태의 상 변화 물질은 저항이 낮고 상기 비정질 상태의 상변화 물질은 저항이 높기 때문에, 상기 결정질 상태는 셋(Set) 또는 데이터 0으로 정의되고 상기 비정질 상태는 리셋(Reset) 또는 데이터 1로 정의된다.

상변화 메모리 장치는 상기 메모리 소자로 공급하는 프로그램 전류 또는 전압을 변화시키는데 있어 펌프 회로를 사용한다. 펌프 회로는 공급전압에 대해 동작을 수행하여 원하는 동작전압으로 생성하는 회로로써, 상기 동작 전압은 공급전압보다 높은 고전압일 수 있다.

펌프 회로는 실시예에 따라 다양하게 구현될 수 있는데, 공급 전압을 동작전압으로 생성하기 위해 클락 신호(이하 부스팅 클락)를 이용할 수 있다. 예를 들어, 펌프 회로의 동작이 활성화 되는 기간 동안 일정한 폭을 가진 부스팅 클락의 주기에 응답하여 펌핑 동작을 수행한다.

그러나 펌프 회로가 활성화 모드에서 비활성화 모드로 천이하면서 상기 부스팅 클락 중 일부 클락의 펄스 폭이 충분하지 않게 될 수 있다. 예를 들어, 부스팅 클락이 펌핑 동작 수행에 충분한 펄스폭을 가지지 않은 상태에서 펌프 회로의 동작을 활성화여부를 알려주는 펌프 인에이블 신호가 활성화 모드(예를 들어 하이,High)에서 비활성 모드(예를 들어 로우, Low)로 떨어질 수 있다. 즉, 부스팅 클락의 펄스 폭이 충분하지 않으면, 펌핑 동작을 하다가 중단하여 차지 손실(Charge Loss)이 발생하게 되고, 이는 낮은 싱크 전류 또는 낮은 프로그램 전압을 상기 메모리 소자로 공급하게 되어 펌핑 동작 및 메모리 장치의 성능 및 효율성을 저하시키게 되는 문제가 있다.

본 발명이 이루고자 하는 기술적인 과제는 차지 펌핑 효율성을 향상시킬 수 있는 상변화 메모리장치에 사용되는 전압 발생기를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적인 과제는 상기 펌핑 동작의 효율성을 향상시킬 수 있는 상변화 메모리장치를 제공하는 것이다.

본 발명이 이루고자 하는 또 다른 기술적인 과제는 상기 펌핑 동작의 효율성을 향상시킬 수 있는 상변화 메모리장치를 포함하는 메모리 시스템을 제공하는 것이다.

상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 상변화 메모리장치는 적어도 하나의 기준 클락 신호로부터 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 적어도 하나의 변조 클락 신호를 생성하여, 상기 변조 클락 신호에 따라 공급전압에 대한 펌핑 동작을 수행하여 동작 전압을 생성하는 전압 발생기; 및 워드 라인과 비트 라인 사이에 접속된 복수의 상변화 메모리셀들을 가진 메모리셀 어레이를 포함하고, 데이터 액세스 동작을 위해 상기 동작 전압을 상기 메모리셀 어레이에 인가한다.

상기 변조 클락 신호의 펄스폭은 상기 기준 클락 신호의 펄스폭의 1/2 이상으로 일정하게 유지하도록 생성될 수 있다.

상기 전압 발생기는 동작 전압과 기준전압를 비교하여 상기 펌프 인에이블 신호를 생성하는 레벨 검출기, 상기 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 상기 변조 클락 신호를 생성하는 클락 구동부 및 상기 변조 클락 신호에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 상기 동작 전압을 생성하는 펌프 유닛을 포함하고, 상기 클락 구동부는 상기 기준 클락 신호를 생성하는 클락 발생기 및 상기 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 상기 변조 클락 신호를 생성하는 클락 컨트롤러를 포함할 수 있다.

상기 클락 컨트롤러는 상기 기준 클락 신호를 일정시간 지연시켜 지연 클락 신호를 출력하는 지연부, 상기 기준 클락 신호와 상기 지연 클락 신호를 제1 논리 연산하여 변형신호를 출력하는 제1 논리연산부, 상기 펌프 인에이블 신호와 상기 변형신호를 제2 논리 연산하여 변형 인에이블신호를 출력하는 제2 논리연산부 및 상기 변형인에이블신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 변조 클락 신호를 출력하는 플립플롭을 포함할 수 있다.

상기 전압 발생기는 동작 전압과 기준전압을 비교하여 상기 펌프 인에이블신호를 생성하는 레벨 검출기,서로 위상을 달리하는 N개의 상기 기준 클락 신호들을 생성하는 클락 발생기(N>1), 상기 펌프 인에이블 신호가 인에이블되는 동안 상기 N개의 기준 클락 신호들 각각으로부터 펄스폭을 일정하게 유지하는 N개의 상기 변조 클락 신호들을 각각 생성하는 N단의 클락 컨트롤러, 상기 N개의 변조 클락 신호들 각각에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 N개의 펌핑 전압들을 생성하는 N단의 펌프 유닛들을 포함하고, 상기 펌핑 전압들을 모두 더하여 상기 동작 전압으로 출력한다.

상기 각 단의 클락 컨트롤러는 수신된 상기 각 기준 클락 신호를 일정시간 지연시켜 지연 클락 신호를 출력하는 지연부, 상기 각 기준 클락 신호와 상기 지연 클락 신호를 제1 논리 연산하여 변형신호를 출력하는 제1 논리연산부, 상기 펌프 인에이블 신호와 상기 변형신호를 제2 논리 연산하여 변형인에이블신호를 출력하는 제2 논리연산부 및 상기 변형인에이블신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 상기 각 변조 클락 신호를 출력하는 플립플롭을 포함할 수 있다.

상기 전압 발생기는 동작 전압과 기준 전압을 비교하여 상기 펌프 인에이블 신호와 펌프 인에이블 반전 신호를 생성하는 레벨 검출기, 상기 기준 클락 신호를 생성하는 클락 생성부, 및 상기 기준 클락 신호와 상기 기준 클락 신호를 지연한 후 반전시킨 반전 클락 신호를 상기 펌프 인에이블 신호 또는 상기 펌프 인에이블 반전신호에 응답시켜, 펄스폭을 일정하게 유지하는 상기 변조 클락 신호를 생성하는 클락 컨트롤러를 포함하는 클락 구동부, 상기 변조 클락 신호에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 상기 동작 전압을 생성하는 펌프 유닛을 포함할 수 있다.

상기 클락 컨트롤러는 상기 기준 클락 신호, 상기 반전 클락 신호 및 상기 펌프 인에이블 신호를 제1 논리연산하여 제1신호를 생성하는 제1논리연산부, 상기 기준 클락 신호, 상기 반전 클락 신호 및 상기 펌프 인에이블 반전신호를 제2 논리연산하여 제2신호를 생성하는 제2논리연산부, 상기 제1신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 제3신호를 출력하는 제1플립플롭, 상기 제2신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 제4신호를 출력하는 제2플립플롭 및 상기 제3신호와 상기 제4신호를 제3 논리연산하여 상기 변조 클락 신호를 생성하는 제3 논리연산부를 포함할 수 있다.

상기 전압발생기는 동작 전압과 기준전압를 비교하여 상기 펌프 인에이블 신호와 펌프 인에이블 반전 신호를 생성하는 레벨 검출기, 서로 위상을 달리하는 N개의 상기 기준 클락 신호들을 생성하는 클락 발생기(N>1) 및 상기 기준 클락 신호 각각과 상기 기준 클락 신호를 지연한 후 반전시킨 반전 클락 신호 각각을 상기 펌프 인에이블 신호 또는 상기 펌프 인에이블 반전신호에 응답시켜, 펄스폭을 일정하게 유지하는 상기 변조 클락 신호 각각을 생성하는 N단의 클락 컨트롤러, 상기 변조 클락 신호들 각각에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 N개의 펌핑 전압들을 생성하는 N단의 펌프 유닛들을 포함하고, 상기 펌핑 전압들을 모두 더하여 상기 동작 전압으로 출력한다.

상기 클락 구동부는 상기 기존 클락 신호와 상기 펌프 인에이블 신호를 논리연산한 변조 이전 신호를 출력하는 논리연산부 및 상기 변조 이전 신호와 상기 변조 클락 신호 중 제어신호에 따라 어느 하나를 선택하여 출력하는 선택기를 더 포함할 수 있다.

상술한 기술적 과제를 해결하기 위하여, 본 발명의 일실시예에 따른 상변화 메모리장치의 동작 전압 생성 방법은 동작전압을 분배한 분배전압과 기준전압을 비교하여 펌프 인에이블 신호를 출력하는 단계, 적어도 하나의 기준 클락 신호로부터 상기 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 적어도 하나의 변조 클락 신호를 생성하는 단계, 상기 변조 클락 신호에 따라 공급전압에 대한 펌핑 동작을 수행하여 동작 전압을 생성하는 단계 및 데이터 액세스 동작을 위해 상기 동작 전압을 메모리셀 어레이에 인가하는 단계를 포함한다.

상기 변조 클락 신호를 생성하는 단계는 상기 기준 클락 신호를 일정시간 지연시킨 지연 클락 신호와 상기 기준 클락 신호를 제1 논리연산하여 변형신호를 출력하는 단계, 상기 변형신호와 상기 펌프 인에이블 신호를 제2 논리연산하여 변형인에이블신호를 출력하는 단계 및 상기 변형인에이블신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 변조 클락 신호를 생성하는 단계를 포함할 수 있다.

상기 변조 클락 신호를 생성하는 단계는 상기 펌프 인에이블 신호, 상기 기준 클락신호 및 상기 기준 클락신호를 지연한 후 반전한 상기 반전 클락 신호를 제1 논리연산하여 제1신호로 출력하는 단계, 상기 펌프 인에이블 신호를 반전한 상기 펌프 인에이블 반전 신호, 상기 기준 클락신호 및 상기 반전 클락 신호를 제2 논리연산하여 제2신호로 출력하는 단계, 상기 제1신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 제3신호를 출력하는 단계, 상기 제2신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 제4신호를 출력하는 단계 및 상기 제3신호와 상기 제4신호를 제3논리연산하여 변조 클락 신호로 생성하는 단계를 포함할 수 있다.

상술한 바와 같이 본 발명의 개념에 따른 전압 발생기는 낮은 싱크 전류 상황에서도 기준 클락 신호와 완전히 동일한 폭을 가진 변조 클락 신호를 이용한다.

따라서 상기 전압 발생기는 싱크 전류 양태에 상관없이 전하 차지 손실(charge loss)을 줄일 수 있어 상변화 메모리 장치의 성능 효율을 향상시킬 수 있다.

도 1은 본 발명의 실시 예에 따른 상변화 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 전압 발생기의 블럭도를 나타낸다.
도 3a는 도 2에 도시된 구성 요소들의 구체적인 회로도를 나타낸다.
도 3b는 도 3a에 도시된 전압 발생기에 따른 신호도이다.
도 4a는 도 2에 도시된 전압 발생기의 다른 실시예를 나타낸 회로도를 나타낸다.
도 4b는 도 4a에 도시된 전압 발생기에 따른 신호도이다.
도 5는 도 2에 도시된 전압 발생기의 또다른 실시예를 나타낸 회로도이다.
도 6은 도 5에 도시된 전압 발생기에 따른 신호들의 타이밍도이다.
도 7은 도 5의 클락 컨트롤러를 포함하는 전압 발생기의 다른 실시예를 나타낸 블록도이다.
도 8은 도 1에 도시된 전압 발생기의 다른 실시예를 나타낸 블록도이다.
도 9는 도 2에 도시된 전압 발생기의 펌핑 동작 제어 방법의 일실시예에 따른 흐름도이다.
도 10은 도 2에 도시된 전압 발생기의 펌핑 동작 제어 방법의 다른 실시예에 따른 흐름도이다.
도 11은 도 1에 도시된 상변화 메모리장치를 포함하는 메모리 시스템의 블럭도이다.
도 12는 도 1에 도시된 상변화 메모리장치를 포함하는 메모리 시스템의 다른 실시예이다.
도 13은 도 1에 도시된 상변화 메모리장치를 포함하는 메모리 시스템의 또 다른 실시예이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

도 1은 본 발명의 실시 예에 따른 상변화 메모리 장치를 설명하기 위한 블록도이다.

도 1을 참조하면, 본 발명의 실시 예에 따른 상변화 메모리 장치(1)는 메모리 셀 어레이(20) 및 상기 메모리 셀에 액세스하기 위한 액세스 회로(25)를 포함한다.

상기 액세스 회로(10)는 로우 디코더 및 드라이버 회로(10), 컨트롤 로직(30), 컬럼 디코더 및 드라이버 회로(40), 쓰기 드라이버 및 센스앰프 회로(50), 입출력버퍼(60), 및 전압 발생기(100)를 포함한다.

로우 디코더 및 드라이버 회로(10)는 컨트롤 로직(30)으로부터 출력된 로우 어드레스들(XADD)을 디코딩하여 복수의 워드 라인들(WL0~WLn) 중에서 어느 하나의 워드라인을 선택한다. 로우 디코더 및 드라이버 회로(10)는 컨트롤 로직(30)의 명령에 응답하여 전압 발생기(100)로부터 생성된 고전압을 상기 선택 워드라인 및/또는 비선택 워드라인에 인가한다.

메모리 셀 어레이(20)는 복수의 워드 라인들(WL0~WLn), 복수의 비트 라인(BL0~BLm), 및 상기 복수의 워드 라인들(WL0~WLn)과 상기 복수의 비트 라인들(BL0~BLm) 사이에 접속된 다수의 상변화 메모리 셀들(20-1)을 포함한다.

각 메모리 셀(20-1)은 스위칭 소자와 저항 소자로 구성될 것이다. 스위칭 소자는 MOS트랜지스터, 다이오드 등과 같은 다양한 소자들을 이용하여 구현될 수 있다. 저항 소자는 앞서 설명된 GST물질로 구성된 상변화막을 포함하도록 구성될 것이다. 각 메모리 셀은 덮어쓰기 가능한 메모리 셀(overwritable memory cell)이다.

컨트롤 로직(30)은 데이터 액세스 동작시, 메모리 셀들(20-1) 각각에 액세스 하기 위하여 로우 디코더 및 드라이버 회로(10), 컬럼 디코더 및 드라이버 회로(40), 쓰기 드라이버 및 센스앰프 회로(50), 및 전압 발생기(100) 등의 동작을 제어할 수 있다. 즉, 컨트롤 로직(30)은 상변화 메모리 장치(1)의 전반적인 동작을 제어할 수 있다.

본 명세서에서 사용되는 데이터 액세스 동작(data access operation)은 리드 동작(read operation), 프로그램 동작(program opearion)과 검증 동작(verify operation), 소거 동작(erase operation)을 포함하는 의미로 사용된다.

쓰기 드라이버 및 센스앰프 회로(50)는 전류 센스 앰프 또는 전압 센스 앰프가 구비될 수 있다. 쓰기 드라이버는 컨트롤 로직(30)에 의해서 제어되며, 입출력버퍼(60)를 통해 제공되는 데이터에 따라 데이터 라인으로 쓰기 전류를 공급할 것이다. 센스앰프 회로는 선택된 상변화 메모리 셀(20-1)과의 사이에 형성된 전류패스에 연결되는 센싱노드의 전압레벨과 기준전압을 레벨을 비교하여 데이터를 센싱한다. 예를 들어, 상기 센스 앰프의 입력단인 센싱노드의 전압이 기준전압(Vref)보다 높으면 '하이(High)'로 판정되어 출력되며, 센싱노드의 전압이 기준전압(Vref)보다 낮으면 '로우(Low)'로 판정되어 출력된다. 하이로 판정되는 경우는 상기 메모리 셀(20-1)이 고저항상태를 가지는 경우이며, 로우로 판정되는 경우는 상기 메모리 셀(20-1)이 저저항상태를 가지는 경우이다. 상기에서 감지된 데이터는 입출력버퍼(60)를 통해 외부로 출력된다.

컬럼 디코더 및 드라이버 회로(40)는 컨트롤 로직(30)으로부터 출력된 컬럼 어드레스들(YADD)을 디코딩하여 복수의 비트 라인(BL0~BLm) 중에서 어느 하나를 선택한다. 예컨대, 데이터 액세스 동작시 동작될 비휘발성 메모리 셀(예컨대, 20-1)은 로우 디코더 및 드라이버 회로(10)와 컬럼 디코더 및 드라이버 회로(40)에 의하여 선택된다.

입출력 버퍼(60)는 선택된 상변화 메모리 셀(20-1)에 전류가 인가되었을 때, 상기 선택된 상변화 메모리 셀(20-1)을 관통하여 흐르는 전류에 의한 센싱 노드의 레벨 변화를 감지하여 상기 선택된 상변화 메모리 셀(20-1)에 저장된 데이터(DATA)를 리드한다.

전압 발생기(100)는, 컨트롤 로직(30)에 의해서 제어되며, 로우 디코더 및 드라이버 회로(10), 컬럼 디코더 및 드라이버 회로(40), 쓰기 드라이버 및 센스 앰프 회로(50)에서 사용되는 고전압을 발생하도록 구성된다. 예를 들면, 전압 발생기(100)는 전하 펌프를 이용하여 구현될 수 있다.

전압 발생기(100)는 컨트롤 로직(30)의 제어에 따라, 프로그램 동작을 수행하기 위하여 필요한 프로그램 전압(Vpgm)을 포함하는 복수의 전압들, 리드 동작을 수행하기 위하여 필요한 리드 전압들(Vread과 Vrd)을 포함하는 복수의 전압들, 또는 이레이즈 동작을 수행하기 위하여 필요한 이레이즈 전압(Vera)을 포함하는 복수의 전압들을 발생하고, 각 동작을 수행하기 위하여 필요한 전압(이하 동작 전압이라 한다)들을 로우 디코더 및 드라이버 회로(10)로 출력한다. 본 발명의 실시예에 따른 전압 발생기(100)는 이후에서 자세히 설명하기로 한다.

도 2는 도 1에 도시된 전압 발생기의 블럭도를 나타낸다.

도 2에 도시된 바와 같이, 전압 발생기(100)는 적어도 하나의 기준 클락 신호(CLKin)로부터 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 적어도 하나의 변조 클락 신호(CLKout)를 생성하여, 상기 변조 클락 신호(CLKout)에 따라 공급전압에 대한 펌핑 동작을 수행하여 동작 전압(Vout)을 생성한다. 전압 발생기(100)는 레벨 검출기(Detector,110), 펌프유닛(Pump, 130) 및 클락 구동부(200)를 포함한다.

레벨 검출기(110)는 동작 전압(Vout)과 기준전압(Vref)를 비교하여 상기 펌프 인에이블(Pump_en) 신호를 생성하고, 클락 구동부(200)는 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 상기 변조 클락 신호(CLKout)를 생성한다. 펌프 유닛(130)은 상기 변조 클락 신호(CLKout)에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 상기 동작 전압(Vout)을 생성한다.

상기 클락 구동부는 클락 발생기 및 클락 컨트롤러를 포함할 수 있다. 클락 발생기는 상기 기준 클락 신호(CLKnin)를 생성하고, 클락 컨트롤러는 상기 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 상기 변조 클락 신호(CLKout)를 생성한다. 전압발생기(100)의 각 구성에 대한 보다 상세한 설명은 도 3a에서 살펴보기로 한다.

도 3a는 도 2에 도시된 구성 요소들의 구체적인 회로도를 나타내고, 도 3b는 도 3a에 도시된 전압 발생기에 따른 신호도이다.

도 3a을 참조하면, 레벨 검출기(110)는 기준전압 발생기(미도시), 전압분배부(112) 및 비교부(114)를 포함한다.

기준전압 발생기(미도시)는 기준전압(Vref)을 공급한다.

전압분배부(112)는 동작 전압(Vout)을 분배하여 분배전압(DIV)을 공급하는데, 동작 전압(Vout) 공급 단자와 접지단자 사이에 직렬 접속된 제1 저항(R1)과 제2 저항(R2)을 포함한다. 제1 저항(R1)과 제2 저항(R2)의 접속노드에 인가되는 전압이 분배전압(DIV)으로서 비교부(114)에 입력된다.

비교부(114)는 상기 기준전압(Vref)과 동작 전압(Vout)을 비교하여 펌프 인에이블(Pump_en) 신호를 출력한다. 일례로 상기 분배전압(DIV)이 기준전압(Vref)보다 작은 경우 펌프인에이블(Pump_en) 신호를 제1 논리레벨, 예를 들어 하이레벨(High)로 출력한다. 즉, 동작 전압(Vout)의 전압 레벨은 다음과 같이 결정된다.

Vout=(1+R1/R2)*Vref

클락 구동부(200)는 클락 발생기(250) 및 클락 컨트롤러(210)를 포함하고, 펌프 인에이블 신호가 인가되면 기준 클락 신호(CLKin)를 싱크 전류에 상관없이 기설정된 펄스폭을 유지하도록 변환한 변조 클락 신호(CLKout)를 생성한다.

클락 발생기(250)는 적어도 하나 이상의 기준 클락 신호(CLKin)를 생성하여 펌프 회로(130) 또는 클락 컨트롤러(210)에 입력시킨다. 상기 기준 클락 신호(CLKin)가 2이상의 복수개의 신호인 경우, 서로 중첩되지 않도록 위상을 달리하는 주기적인 클락 신호일 수 있다.

클락 컨트롤러(210)는 지연부(212), 제1 논리연산부(214), 제2 논리연산부(216) 및 플립플롭(218)을 포함할 수 있다.

지연부(212)는 기준 클락 신호(CLKin)를 일정시간 지연시키는데, 지연되는 정도는 기준 클락 신호(CLKin) 주기의 1/2이하일 수 있다.

제1 논리연산부(214)는 기준 클락 신호(CLKin)와 일정시간 지연된 지연 클락 신호를 논리연산하여 변형신호(S1)를 출력하고, 이때 논리연산은 XOR 연산일 수 있다. 제2 논리연산부(216)는 펌프 인에이블 신호(Pump_en)와 상기 변형신호(S1)를 논리 연산하여 변형인에이블신호(S2)를 출력하고, 이때 논리연산은 AND 연산일 수 있다.

즉, 제1 논리연산부(214) 및 제2 논리연산부(215)에 의해 출력되는 변형인에이블신호(S2)는 기준 클락 신호(CLKin)의 주기를 상기 지연되는 폭만큼 세분화하여 펌프 인에이블(Pump_en) 신호에 응답시켜, 펌프 인에이블(Pump_en) 신호가 기준 클락 신호(CLKin)의 엣지(edge)를 충분히 감싸지 못하는 것을 방지할 수 있다.

플립플롭(218)은 전원이 공급되는 한 상태의 변화를 위한 신호가 발생할 때까지 현재의 상태를 유지하는 논리회로로써, 일 실시예에서, 변형인에이블신호(S2)의 제1 엣지(edge), 예를 들어 라이징 엣지(rising edge)가 발생하면, 변조 클락 신호(CLKout)가 하이(Default : High)였던 경우 로우(Low)로 천이시키고, 변조 클락 신호(CLKout)가 로우(Default : Low)였던 경우 하이(High)로 천이시킨다. 도 3a에서는 D 플립플롭으로 도시하였으나, 상기 실시예에 한정되는 것은 아니며, 실시예에 따라 RS 플립플롭, T플립플롭, JK 플립플롭 등으로 변형하여 다양하게 구현할 수 있다.

펌프 유닛(130)은 상기 변조 클락 신호(CLKout)에 따라 입력 전압(예를 들어 공급 전압)에 대한 펌핑 동작을 수행하여 상변화 메모리 장치의 동작 전압을 생성한다. 이때 펌프 유닛은 공지된 형태의 다양한 펌프회로를 포함한다. 예를 들어 딕슨 차지 펌프(Dickson charge pump), 4상 차지 펌프(four chase charge pump), 크로스 커플드 차지 펌프(cross coupled charge pump)등으로 구현될 수 있다.

펌프 유닛(130)은 펌핑 동작을 수행하여 동작 전압을 생성하는 펌프 회로(132), 생성되는 동작 전압을 일시 충전하는 캐패시터(134) 및 동작 전압에 따라 일정한 전류(Is)를 방전하는 방전전류원(136)을 포함한다.

도 3b를 참조하면, 비교부(114)는 출력되는 동작 전압(Vout)을 분배한 분배전압(DIV)과 기준 전압(Vref)을 비교하여 펌프 인에이블(Pump_en) 신호를 출력한다.

클락 발생기(250)는 펌핑 동작에 필요한 기준 클락 신호(CLKin)를 생성한다. 클락 컨트롤러(210)는 상기 기준 클락 신호를 일정시간(d) 지연시켜 지연 클락 신호(CLKde)를 생성하고, 상기 기준 클락 신호(CLKin)와 지연 클락 신호(CLKde)를 제1 논리 연산(예를 들어 XOR 연산)하여 변형신호(S1)를 출력한다. 변형신호(S1)는 펌프 인에이블(Pump_en)신호가 클락 엣지(edge)를 충분히 감쌀 수 있도록 기준 클락 신호(CLKin)를 보다 세분화한 신호이므로, 상기 지연시키는 시간(d)은 기준 클락 신호(CLKin) 주기의 1/2배 이하가 된다.

클락 컨트롤러(210)는 변형신호(S1)를 펌프 인에이블 신호(Pump_en)에 응답하여 변형인에이블신호(S2)를 생성하고, 이를 플립플롭(218)에 인가시켜 변조 클락 신호(CLKout)의 현재 상태(state)를 상기 변형인에이블신호(S2)의 라이징 엣지(rising edge)마다 다른 상태로 천이시킨다. 펌프유닛(130)은 클락 구동부(200)에서 생성되는 변조 클락 신호(CLKout)를 이용하여 공급 전압을 동작전압(Vout)으로 펌핑시키게 된다.

일례를 들어, 플립플롭(218) 내 저장된 변조 클락 신호(CLKout)의 초기 상태가 로우(Low)이면 변형인에이블신호(S2)의 첫번째 라이징 엣지에서 하이(High)로 천이하여 그 상태를 유지하다가, 두번째 라이징 엣지에서 로우(Low)로 다시 천이하는 것과 같은 동작이 반복된다. 다른 예를 들어, 플립플롭(218) 내 저장된 변조 클락 신호(CLKout)의 초기 상태가 하이(High)이면 변형인에이블신호(S2)의 첫번째 라이징 엣지에서 로우(Low)로 천이하여 그 상태를 유지하다가, 두번째 라이징 엣지에서 하이(High)로 다시 천이하는 것과 같은 동작이 반복된다.

그 결과, 상기 펌프 인에이블(Pump_en) 신호와 상기 변조 클락 신호(CLKout)을 비교해보면, 펌프 인에이블(Pump_en) 신호의 양태(interval, edge)에 관계없이 변조 클락 신호(CLKout)은 완전한 펄스형태를 갖추는 것을 볼 수 있다. 즉, 상기 변조 클락(CLKout)에 따라 펌핑 동작을 수행함으로써 펌프 인에이블(Pump_en) 신호의 펄스 폭이 좁아지더라도, 즉 상변화 메모리 셀에 대한 낮은 싱크 전류(low sink current) 상황에서도, 전하 차지 손실(charge loss)이 줄어들기 때문에 펌핑 동작의 효율성 저하가 일어나지 않는다.

도 4a는 도 2에 도시된 전압 발생기의 다른 실시예를 나타낸 회로도이고, 도 4b는 도 4a에 도시된 전압 발생기에 따른 신호도이다. 설명의 편의에 따라, 도 3a 및 도 3b와의 차이점을 위주로 설명한다.

도 4a를 참조하면, 클락 구동부(210) 및 펌프회로(132)는 동작 전압의 특성에 따라 여러 개의 단(stage, 150)로도 구현될 수 있다. 펌프 회로(132)를 다수의 단으로 구현할 경우 메모리 장치(1)의 동작 전압 범위가 넓어져 제품의 응용범위가 커지며, 메모리 장치(1)의 안정적인 동작을 보장할 수 있다.

레벨 검출부(110)는 동작 전압(Vout)과 기준 전압(Vref)을 비교하여 펌프 인에이블 신호(Pump_en)를 각 단(stage)으로 출력한다. 상기 각 단의 클락 컨트롤러(210-1 내지 210-N)은 클락 발생기(250)에서 발생한 각각의 기준 클락 신호(CLK1in 내지 CLKNin)를 입력받는다. 이 때 상기 복수 개의 기준 클락 신호 (CLK1in 내지 CLKNin) 각각은 서로 중첩되지 않도록 위상을 달리 갖는 동일한 주기의 클락 신호일 수 있다.

각 단의 클락 컨트롤러(210-k,k는 1 내지 N 중 어느 하나인 자연수)는 상기 펌프 인에이블 신호(Pump_en)와 각 기준 클락 신호(CLKkin)으로부터 변조 클락 신호(CLKkout)를 각각 생성한다. 상기 클락 컨트롤러(210-k)의 구성은 도 3a의 클락 컨트롤러에 도시된 바와 같이, 지연부(212), 제1 논리회로(214), 제2 논리회로(216) 및 플립플롭(218)을 포함한다.

각 단의 펌프 회로(132-k, k는 1 내지 N 중 어느 하나인 자연수)는 상기 각 변조 클락 신호(CLKkout)에 따라 공급 전압에 대해 펌핑 동작을 수행하여 펌핑 전압으로 캐패시터(134)에 전하를 차징시킨 후, 동작 전압(Vout)으로 출력한다.

도 4b와 같이 4개의 멀티 단(stage)로 구현한 전압 발생기를 살펴보면, 레벨 검출기(110)는 펌프 인에이블 신호(Pump_en)를 출력하고, 클락 발생기(250)는 서로 중첩되지 않고 동일한 주기를 갖는 4개의 기준 클락 신호(CLK1in 내지 CLK4in)들을 출력한다.

상기 기준 클락 신호들은 각각의 클락 구동부(210-1 내지 210-4)를 통해 각각의 변조 클락 신호(CLK1out 내지 CLK4out)들로 출력된다. 상기 변조 클락 신호들은 도 3b에 도시된 바와 같이, 상기 펌프 인에이블(Pump_en) 신호와 상기 변조 클락 신호(CLKout)을 비교해보면, 펌프 인에이블(Pump_en) 신호의 양태(interval, edge)에 관계없이, 즉, 싱크 전류에 관계없이 변조 클락 신호(CLKout)는 기설정된 펄스폭을 유지하는 완전한 펄스형태를 갖추는 것을 볼 수 있다. 이때 상기 기설정된 펄스폭은 상기 기준 클락 신호(CLKin)의 주기의 2분의 1 이상이다.

도 5는 도 2에 도시된 전압 발생기의 또다른 실시예를 나타낸 회로도이고, 도 6은 도 5에 도시된 전압 발생기에 따른 신호들의 타이밍도이다. 설명의 편의에 따라, 도 3a 및 도 도 3b와의 차이점을 위주로 설명한다.

도 5를 참조하면, 전압 발생기(100)는 레벨 검출기(110), 클락 구동부(200') 및 펌프 유닛(130)을 포함한다.

레벨 검출기(110)는 펌프 인에이블 신호(Pump_en)와 상기 펌프 인에이블 신호를 제1인버터(116)를 이용하여 반전(invert)시킨 펌프 인에이블 반전 신호(M3b, Pump_enb)를 출력한다.

클락 구동부(200')는 기준 클락 신호(CLKin)를 생성하는 클락 생성부(250)와 상기 펌프 인에이블 신호(M3) 또는 상기 펌프 인에이블 반전신호(M3b)에 응답하여 상기 기준 클락 신호(M1) 및 상기 기준 클락 신호를 지연한 후 반전시킨 반전 클락 신호(M2)로부터 상기 변조 클락 신호(CLKout)를 생성하는 클락 컨트롤러(220)를 포함한다.

상기 클락 컨트롤러(220)는 지연부(222), 제2인버터(223), 제1논리연산부(227), 제2논리연산부(225), 제3인버터(229), 제1플립플롭(230), 제2플립플롭(231) 및 제3 논리연산부(232)를 포함한다.

지연부(222)는 클락 발생기(250)로부터 기준 클락 신호(CLKin,M1)를 수신하여 일정시간(d) 지연시킨 지연 클락 신호(CLKde)를 생성하고, 제2인버터(223)는 상기 지연 클락 신호(CLKde)를 반전한 반전 클락 신호(M2)를 생성한다.

제1논리연산부(227)는 상기 펌프 인에이블 신호(M3), 기준 클락 신호(CLKin, M1) 및 반전 클락 신호(M2)를 제1 논리 연산하여 라이징클락 기초신호(M4)를 출력한다. 이때 제1 논리연산은 NAND 연산일 수 있다. 라이징클락 기초신호(M4)는 제3인버터(229)를 통해 라이징클락(clkr)신호로 생성된다.

제2논리연산부(225)는 상기 펌프 인에이블 반전 신호(M3b), 반전 클락 신호(M2) 및 기준 클락 신호(M1)를 제2 논리 연산하여 폴링클락(clkf) 신호를 생성한다. 이때 제2 논리연산은 NOR 연산일 수 있다.

제1플립플롭(230)은 상기 라이징클락(clkr) 신호의 제1엣지에 따라 상태를 천이시키는 라이징클락 결과신호(M5)를 생성한다. 즉, 라이징클락 결과신호(M5) 상태를 유지하다가 라이징클락(clkr) 신호의 라이징 엣지(rising edge)가 발생하면, 라이징클락 결과신호(M5)를 로우(Low)에서 하이(High)로 또는 하이(High)에서 로우(Low)로 천이시킨다. 도 5에서는 D 플립플롭으로 도시하였으나, 상기 실시예에 한정되는 것은 아니며, 실시예에 따라 RS 플립플롭, T플립플롭, JK 플립플롭 등으로 변형하여 다양하게 구현할 수 있다.

제2플립플롭(231)은 상기 폴링클락(clkf)신호에 따라 상태를 천이시키는 폴링클락 결과신호(M6)를 생성한다. 즉, 폴링클락 결과신호(M6)의 상태를 유지하다가 폴링클락(clkf) 신호의 라이징 엣지(rising edge)마다 폴링클락 결과신호(M6)가 로우(Low)이면 하이(High)로, 하이(High)이면 로우(Low)로 천이시킨다. 도 5에서는 D 플립플롭으로 도시하였으나, 상기 실시예에 한정되는 것은 아니며, 실시예에 따라 RS 플립플롭, T플립플롭, JK 플립플롭 등으로 변형하여 다양하게 구현할 수 있다.

제3논리연산부(232)는 상기 라이징클락 결과신호(M5)와 상기 폴링클락 결과신호(M6)를 제3논리연산하여 변조 클락신호(CLKout)를 생성한다. 제3논리연산은 XOR 연산일 수 있다.

펌프회로(132)는 상기 변조 클락 신호(CLKout)에 따라 공급 전압에 대한 펌핑동작을 수행하여 동작전압을 생성한다.

도 6을 참조하면, 펌프 인에이블 신호(M3)와 펌프 인에이블 반전 신호(M3b)는 레벨 검출부(110)에서 동작 전압(Vout)의 분배 전압과 기준 전압(Vref)의 비교한 결과로 출력된다.

클락 구동부(220)는 클락 발생기(250)로부터 기준 클락 신호(CLKin, M1)를 수신하여 지연 클락 신호(CLKde) 및 반전 클락 신호(M2)를 생성한다. 지연 클락 신호(M2)는 기준 클락 신호를 d시간만큼 지연시킨 신호로써, 주기와 진폭이 기준 클락 신호와 동일할 수 있다. 클락 구동부(220)는 상기 펌프 인에이블 신호(M3), 기준 클락신호(M1), 반전 클락 신호(M2)를 논리 연산한 라이징클락 기초신호(M4)를 생성한다. 이때 논리 연산은 NAND 연산일 수 있다. 라이징클락(clkr) 신호는 상기 라이징클락 기초신호(M4)를 반전한 것이다.

라이징클락(clkr)신호에 따라 플립플롭에 저장되어 있던 상태를 천이하는 라이징클락 결과신호(M5)를 출력한다. 즉, 일례에서 라이징클락 결과신호(M5)가 초기에 로우(Low)였으면 라이징클락(clkr) 신호의 첫번째 라이징 엣지가 일어날 때 라이징클락 결과신호(M5)를 하이(High)로 천이하고, 이어서 라이징클락(clkr) 신호의 라이징 엣지가 일어날 때마다 라이징클락 결과신호(M5)의 상태를 천이하는 방식으로 라이징클락 결과신호(M5)가 생성된다. 다른 실시예에서 라이징클락 결과신호(M5)가 초기에 하이(high)였으면, 상기 실시예와 반대 위상의 신호가 생성된다.

폴링클락(clkf)신호에 따라 플립플롭에 저장되어 있던 상태를 천이하는 폴링클락 결과신호(M6)를 출력한다. 즉, 일례에서 폴링클락 결과신호(M6)가 초기에 로우(Low)였으면 폴링클락(clkf) 신호의 첫번째 라이징 엣지가 일어날 때 폴링클락 결과신호(M6)를 하이(High)로 천이하고, 이어서 폴링클락(clkf) 신호의 라이징 엣지가 일어날 때마다 폴링클락 결과신호(M6)의 상태를 천이하는 방식으로 폴링클락 결과신호(M6)가 생성된다. 다른 실시예에서 폴링클락 결과신호(M6)가 초기에 하이(high)였으면, 상기 실시예와 반대 위상의 신호가 생성된다.

클락 구동부(220)는 상기 라이징클락 결과신호(M5)와 상기 폴링클락 결과신호(M6)를 제3논리연산 하여 변조 클락 신호(CLKout)를 생성한다. 도 3 내지 도 4의 실시예와 달리,변조 클락 신호(CLKout)는 라이징클락 결과신호(M5)와 폴링클락 결과신호(M6)의 초기모드가 각각 로우일 때 또는 각각 하이일 때 제3논리연산한 결과로써, 라이징클락 결과신호(M5) 또는 폴링클락 결과신호(M6)의 초기 모드와 상관없이 일정한 신호를 출력한다. 이는 펌프 인에이블 신호 및 기준 클락 신호와 비교해볼 때, 변조 클락 신호는 펌프 인에이블 신호의 양태에 상관없이, 펌프 인에이블 신호에 응답하여 기준 클락신호가 출력된 것과 같은, 기준 클락 신호와 완전히 동일한 폭을 가진 신호가 되는 것을 볼 수 있다.

낮은 싱크 전류 상황은 펌프 인에이블(Pump_en) 신호에 응답한 기준 클락 신호의 펄스 폭이 좁아져서 나타나는데, 본 발명에 의하면 이로 인한 전하 차지 손실(charge loss)을 줄일 수 있어 상변화 메모리 장치의 성능 효율을 향상시킬 수 있다.

도 7은 도 5의 클락 컨트롤러를 포함하는 전압 발생기의 다른 실시예를 나타낸 블록도이다.

도 7을 참조하면, 클락 구동부(210) 및 펌프회로(132)는 동작 전압의 특성에 따라 여러 개의 단(stage, 155-1 내지 155-N)로도 구현될 수 있다. 펌프 회로(132)를 다수의 단으로 구현할 경우 메모리 장치(1)의 동작 전압 범위가 넓어져 제품의 응용범위가 커지며, 메모리 장치(1)의 안정적인 동작을 보장할 수 있다.

레벨 검출부(110)는 동작 전압(Vout)과 기준 전압(Vref)을 비교하여 펌프 인에이블 신호(Pump_en) 및 펌프 인에이블 반전신호(Pump_enb)를 각 단(stage)으로 출력한다. 상기 각 단의 클락 컨트롤러(220-1 내지 220-N)은 클락 발생기(250)에서 발생한 각각의 기준 클락 신호(CLK1in 내지 CLKNin)를 입력받는다. 이 때 상기 복수 개의 기준 클락 신호 (CLK1in 내지 CLKNin) 각각은 서로 중첩되지 않도록 위상을 달리 갖는 동일한 주기의 클락 신호일 수 있다.

각 단의 클락 컨트롤러(220-k,k는 1 내지 N 중 어느 하나인 자연수)는 상기 펌프 인에이블 신호(Pump_en), 상기 펌프 인에이블 반전신호(Pump_enb)와 각 기준 클락 신호(CLKkin)으로부터 변조 클락 신호(CLKkout)를 각각 생성한다. 상기 클락 컨트롤러(210-k)의 구성은 도 5의 클락 컨트롤러에 도시된 바와 같다.

각 단의 펌프 회로(132-k, k는 1 내지 N 중 어느 하나인 자연수)는 상기 각 변조 클락 신호(CLKkout)에 따라 공급 전압에 대해 펌핑 동작을 수행하여 펌핑 전압을 각각 생성한 후, 각 펌핑 전압을 모두 더하여 동작 전압(Vout)으로 출력한다.

도 8은 도 1에 도시된 전압 발생기의 다른 실시예를 나타낸 블록도이다.

도 8을 참조하면, 전압발생기(100")는 레벨 검출부(110), 클락 구동부(200") 및 펌프유닛(130)을 포함한다. 설명의 편의를 위하여 도 2와의 차이점을 위주로 설명한다.

클락 구동부(200")는 클락 발생기(210), 클락 컨트롤러(250), 논리연산부(252) 및 선택기(270)를 포함할 수 있다. 즉, 도 2의 클락 구동부(200)의 구성에 선택기(270)를 더 포함할 수 있다.

선택기(270)는 클락 발생기(250)에서 생성되는 기존 클락 신호(CLKin)를 펌프 인에이블 신호(Pump_en)에 응답하여 출력되는 변조 이전 신호(CLKout1)와 클락 컨트롤러(250)에서 생성되는 변조 클락 신호(CLKout2) 중 제어신호(CTR)에 따라 어느 하나를 선택하여 펌프 유닛(130)으로 출력할 수 있다. 이때 제어신호(CTR)는 상변화 메모리 장치(1)의 컨트롤 로직(30)에서 출력된 것으로, 컨트롤 로직(30)은 다양한 실시예에 따라 각 상황에 맞는 신호를 선택하여 펌핑 동작을 수행하도록 제어할 수 있다. 예를 들어 프로그램 동작과 같이 정밀하게 고전압을 생성해서 사용해야 할 경우에는 변조 클락 신호(CLKout2)를 선택하고, 이레이즈(erase), 리드(read) 동작의 경우 변조 이전 신호(CLKout1)를 선택할 수 있다.

도 9는 도 2에 도시된 전압 발생기의 펌핑 동작 제어 방법의 일실시예에 따른 흐름도이다.

도 9를 참조하면, 먼저 레벨 검출부(110)는 새로운 동작전압을 생성하기 위해 이미 생성된 동작전압을 분배한 분배전압(DIV)과 기준전압(Vref)을 비교하여 펌프 인에이블 신호 (Pump_en)를 출력한다(S10).

클락 구동부(200)는 기준 클락 신호(CLKin)를 일정시간(d) 지연시킨 지연 클락 신호(CLKde)와 상기 기준 클락 신호를 제1 논리연산하여 변형신호(S1)를 출력한다(S11). 이어서 상기 변형신호(S1)와 상기 펌프 인에이블 신호를 제2 논리연산하여 변형인에이블신호(S2)를 출력한다(S12). 그 결과 상기 변형인에이블신호(S2)가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 변조 클락 신호(CLKnout)를 출력한다(S13).

펌프 유닛(130)은 상기 변조클락신호에 따라 공급전압에 대한 펌핑동작을 수행하여 동작전압으로 출력한다(S14).

도 10은 도 2에 도시된 전압 발생기의 펌핑 동작 제어 방법의 다른 실시예에 따른 흐름도이다.

도 10을 참조하면, 레벨 검출기(110)는 동작전압을 분배한 분배전압과 기준전압을 비교하여 생성한 펌프 인에이블 신호(M3) 및 펌프 인에이블 반전 신호(M3b)를 출력한다(S50).

클락 구동부(200")는 기준클락신호(M1)를 일정시간 지연시켜서 반전시킨 반전 클락 신호(M2)를 생성한다(S51). 이어서 상기 펌프 인에이블 신호(M3), 상기 기준 클락신호(M1), 상기 반전 클락 신호(M2)는 제1 논리연산되어 라이징클락(clkr) 신호로 출력된다(S52). 또한 상기 펌프 인에이블 반전 신호(M3b), 상기 기준 클락신호(M1), 상기 반전 클락 신호(M2)는 제2 논리연산되어 폴링클락(clkf) 신호로 출력된다(S53).

이어서 상기 라이징클락(clkr) 신호에 따라 상태를 천이시키는 라이징클락 결과신호(M5)(S54)와 상기 폴링클락(clkf) 신호에 따라 상태를 천이시키는 폴링클락 결과신호(M6)(S55)가 생성된다. 상기 라이징클락 결과신호(M5)와 상기 폴링클락 결과신호(M6)는 제2 논리연산되어 변조 클락 신호로 생성된다(S56).

펌프 유닛(130)은 상기 변조 클락 신호에 따라 공급 전압에 대한 펌핑 동작을 수행하여 동작 전압으로 출력한다(S57)

도 11은 도 1에 도시된 상변화 메모리장치를 포함하는 메모리 시스템의 블럭도이다.

도 1 및 도 10을 참조하면, 메모리 시스템(1000)는 테블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 이동 전화기(mobile phone), 스마트 폰(smart phone), 무선 인터넷 장치(wireless internet device) 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있다.

메모리 시스템(1000)는 프로그램 비트를 저장할 수 있는 상변화 메모리장치(1)와 상변화 메모리장치(1)의 데이터 처리 동작을 제어할 수 있는 프로세서(1100)를 포함한다.

프로세서(1100)는 입력장치(1300)에 의하여 발생한 입력 신호에 따라 상변화 메모리장치(1)에 저장된 데이터를 디스플레이(1500)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(1300)는 터치패드(touch pad) 또는 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

도 12는 도 1에 도시된 상변화 메모리장치를 포함하는 메모리 시스템의 다른 실시예이다.

도 1 및 도 12를 참조하면, 메모리 시스템(2000)는 디지털 카메라 또는 디지털 카메라가 부착된 이동 전화기로 구현될 수 있다.

메모리 시스템(2000)는 프로그램 비트를 저장할 수 있는 상변화 메모리장치(11)와 상변화 메모리장치(1)의 데이터 처리 동작을 제어할 수 있는 프로세서(2100)를 포함한다.

메모리 시스템(2000)의 이미지 센서(2500)는 광학 이미지를 디지털 신호들로 변환하고, 변환된 디지털 신호들은 프로세서(2100)의 제어 하에 상변화 메모리장치(1)에 저장되거나 또는 디스플레이(2300)를 통하여 디스플레이된다. 또한, 상변화 메모리장치(1)에 저장된 상기 디지털 신호들은 프로세서(2100)의 제어 하에 디스플레이(2300)를 통하여 디스플레이된다.

도 13은 도 1에 도시된 상변화 메모리장치를 포함하는 메모리 시스템의 또 다른 실시예이다.

도 1 및 도 13을 참조하면, 메모리 시스템(3000)는 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.

메모리 시스템(3000)는 상변화 메모리장치(1), 메모리 컨트롤러(3100), 및 카드 인터페이스(3300)를 포함한다.

메모리 컨트롤러(3100)는 상변화 메모리장치(1)와 카드 인터페이스(3300) 사이에서 데이터의 교환을 제어할 수 있다.

실시 예에 따라, 카드 인터페이스(3300)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 본 발명이 이에 한정되는 것은 아니다. 카드 인터페이스(3300)는 호스트(HOST)의 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(3100) 사이에서 데이터 교환을 인터페이스할 수 있다.

예컨대, 메모리 시스템(3000)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)와 접속될 때, 호스트(HOST)는 카드 인터페이스(3300)와 메모리 컨트롤러(3100)를 통하여 상변화 메모리장치(1)에 저장된 데이터를 주거나 받을 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

1 : 상변화 메모리장치
10 : 로우 디코더 및 드라이버 회로 20 : 메모리 셀 어레이
20-1 : 상변화 메모리셀
30 : 컨트롤 로직 40 : 컬럼 디코더 및 드라이버 회로
50 : 쓰기 드라이버 및 센스앰프 회로 60 : 입출력버퍼
100,100',100",300,300' : 전압 발생기
110,110' : 레벨 검출기 112 : 전압 분배부
114 : 비교부
130 : 펌프 유닛 132 : 펌프 회로
134 : 캐패시터 136 : 방전 전류원
150 : stage
200,200',200" : 클락 구동부 210,220 : 클락 컨트롤러
212 : 지연부 214 : 제1논리연산부
216 : 제2논리연산부 218 : 플립플롭
250 : 클락 발생기
270 : 선택기
1000, 2000, 3000 : 메모리 시스템

Claims

적어도 하나의 기준 클락 신호로부터 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 적어도 하나의 변조 클락 신호를 생성하여, 상기 변조 클락 신호에 따라 공급전압에 대한 펌핑 동작을 수행하여 동작 전압을 생성하는 전압 발생기; 및
워드 라인과 비트 라인 사이에 접속된 복수의 상변화 메모리셀들을 가진 메모리셀 어레이을 포함하고,
데이터 액세스 동작을 위해 상기 동작 전압을 상기 메모리셀 어레이에 인가하는 상변화 메모리장치.
제1항에 있어서, 상기 변조 클락 신호의 펄스폭은
상기 기준 클락 신호의 펄스폭의 1/2배 이상으로 일정하게 유지하도록 생성되는 상변화 메모리장치.
제1항에 있어서, 상기 전압 발생기는
동작 전압과 기준전압를 비교하여 상기 펌프 인에이블 신호를 생성하는 레벨 검출기;
상기 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 상기 변조 클락 신호를 생성하는 클락 구동부; 및
상기 변조 클락 신호에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 상기 동작 전압을 생성하는 펌프 유닛을 포함하고,
상기 클락 구동부는
상기 기준 클락 신호를 생성하는 클락 발생기; 및
상기 펌프 인에이블 신호가 인에이블되는 동안 펄스폭을 일정하게 유지하는 상기 변조 클락 신호를 생성하는 클락 컨트롤러를 포함하는 상변화 메모리장치.
제3항에 있어서, 상기 클락 컨트롤러는
상기 기준 클락 신호를 일정시간 지연시켜 지연 클락 신호를 출력하는 지연부;
상기 기준 클락 신호와 상기 지연 클락 신호를 제1 논리 연산하여 변형신호를 출력하는 제1 논리연산부;
상기 펌프 인에이블 신호와 상기 변형신호를 제2 논리 연산하여 변형인에이블신호를 출력하는 제2 논리연산부; 및
상기 변형인에이블신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 변조 클락 신호를 출력하는 플립플롭을 포함하는 상변화 메모리장치.
제1항에 있어서, 상기 전압 발생기는
동작 전압과 기준전압를 비교하여 상기 펌프 인에이블 신호를 생성하는 레벨 검출기;
서로 위상을 달리하는 N개의 상기 기준 클락 신호들을 생성하는 클락 발생기(N>1); 및
상기 펌프 인에이블 신호가 인에이블되는 동안 상기 N개의 기준 클락 신호들 각각으로부터 펄스폭을 일정하게 유지하는 N개의 상기 변조 클락 신호들을 각각 생성하는 N단의 클락 컨트롤러;
상기 N개의 변조 클락 신호들 각각에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 N개의 펌핑 전압들을 생성하는 N단의 펌프 유닛들을 포함하고,
상기 펌핑 전압들을 모두 더하여 상기 동작 전압으로 출력하는 상변화 메모리장치.
제5항에 있어서, 상기 각 단의 클락 컨트롤러는
수신된 상기 각 기준 클락 신호를 일정시간 지연시켜 지연 클락 신호를 출력하는 지연부;
상기 각 기준 클락 신호와 상기 지연 클락 신호를 제1 논리 연산하여 변형신호를 출력하는 제1 논리연산부;
상기 펌프 인에이블 신호와 상기 변형신호를 제2 논리 연산하여 변형인에이블신호를 출력하는 제2 논리연산부; 및
상기 변형인에이블신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 상기 각 변조 클락 신호를 출력하는 플립플롭을 포함하는 상변화 메모리장치.
제1항에 있어서, 상기 전압 발생기는
동작 전압과 기준 전압을 비교하여 상기 펌프 인에이블 신호와 펌프 인에이블 반전 신호를 생성하는 레벨 검출기;
상기 기준 클락 신호를 생성하는 클락 생성부; 및 상기 기준 클락 신호와 상기 기준 클락 신호를 지연한 후 반전시킨 반전 클락 신호를 상기 펌프 인에이블 신호 또는 상기 펌프 인에이블 반전신호에 응답시켜, 펄스폭을 일정하게 유지하는 상기 변조 클락 신호를 생성하는 클락 컨트롤러를 포함하는 클락 구동부;
상기 변조 클락 신호에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 상기 동작 전압을 생성하는 펌프 유닛을 포함하는 상변화 메모리장치.
제7항에 있어서, 상기 클락 컨트롤러는
상기 기준 클락 신호, 상기 반전 클락 신호 및 상기 펌프 인에이블 신호를 제1 논리연산하여 제1신호를 생성하는 제1논리연산부;
상기 기준 클락 신호, 상기 반전 클락 신호 및 상기 펌프 인에이블 반전신호를 제2 논리연산하여 제2신호를 생성하는 제2논리연산부;
상기 제1신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 제3신호를 출력하는 제1플립플롭;
상기 제2신호가 제1 엣지를 가질 때까지 현재의 상태를 유지하는 제4신호를 출력하는 제2플립플롭; 및
상기 제3신호와 상기 제4신호를 제3 논리연산하여 상기 변조 클락 신호를 생성하는 제3 논리연산부를 포함하는 상변화 메모리장치.
제1항에 있어서, 상기 전압발생기는
동작 전압과 기준전압을 비교하여 상기 펌프 인에이블 신호와 펌프 인에이블 반전 신호를 생성하는 레벨 검출기;
서로 위상을 달리하는 N개의 상기 기준 클락 신호들을 생성하는 클락 발생기(N>1); 및
상기 기준 클락 신호 각각과 상기 기준 클락 신호를 지연한 후 반전시킨 반전 클락 신호 각각을 상기 펌프 인에이블 신호 또는 상기 펌프 인에이블 반전신호에 응답시켜, 펄스폭을 일정하게 유지하는 상기 변조 클락 신호 각각을 생성하는 N단의 클락 컨트롤러;
상기 변조 클락 신호들 각각에 따라 상기 공급전압에 대한 펌핑 동작을 수행하여 N개의 펌핑 전압들을 생성하는 N단의 펌프 유닛들을 포함하고,
상기 펌핑 전압들을 모두 더하여 상기 동작 전압으로 출력하는 상변화 메모리장치.
제3항에 있어서, 상기 클락 구동부는
상기 기존 클락 신호와 상기 펌프 인에이블 신호를 논리연산한 변조 이전 신호를 출력하는 논리연산부; 및
상기 변조 이전 신호와 상기 변조 클락 신호 중 제어신호에 따라 어느 하나를 선택하여 출력하는 선택기를 더 포함하는 상변화 메모리장치.