KR20130022742A - 전도성 고분자를 포함하는 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

전도성 고분자를 포함하는 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 신규한 전도성 고분자 유기물층을 포함하는 비휘발성 메모리 소자에 관한 것으로서, 보다 구체적으로 상부 및 하부 도전층; 상기 상부 및 하부 도전층 사이에 형성된 쌍안정 전도 특성을 갖는 전도성 유기물층을 포함하는 비휘발성 메모리 소자에 있어서, 상기 전도성 유기물층은 하기 화학식 (1)의 반복 단위를 갖는 전도성 고분자를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자에 관한 것이다.

Description

전도성 고분자를 포함하는 비휘발성 메모리 소자 및 그 제조 방법{Non-Volatile memory comprising conductive polymer and fabrication method thereof}
본 발명은 전도성 고분자를 포함하는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전하 저장 특성이 우수한 신규한 중합체를 전도성 유기물층에 포함하는 고성능 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
본 발명은 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것으로, 동일 전압에서 두 가지의 전도성 상태를 가질 수 있는 전도성 유기물을 이용한 비휘발성 메모리 소자 및 이의 제조 방법에 관한 것이다.
현재 메모리 소자는 휘발성의 D램(D-RAM)과, 비휘발성의 플래시 메모리가 그 주류를 이루고 있다. D램은 게이트에 인가된 전압에 따라 게이트 하부의 채널 폭을 조절하여, 소스와 드레인 단자간의 채널을 형성하고, 일 단자에 단자에 접속된 커패시터를 충전 또는 방전시킨다. 이후, 커패시터의 충전 및 방전 상태를 판독하여 0과 1의 데이터를 구분하는 소자이다. 이러한 D램은 커패시터를 계속적으로 재충전해주어야 하는 단점이 있고, 전원이 인가되지 않을 경우에는 누설 전류에 의해 소자에 입력된 데이터가 손실되는 문제가 있어 전력 소비가 많은 단점이 있다.
또한 플래시 메모리는 컨트롤 게이트와 채널 영역에 인가된 전압에 의해 F-N터널링 형상이 발생하고, 이러한 F-N터널링 현상을 통해 플로팅 게이트 내의 전하량을 변화시킨 후, 채널의 문척 전압을 측정한다. 채널 문턱 전압의 크기에 따라 0과 1의 데이터를 구분하는 소자이다. 이러한 플래시 메모리는 F-N 터널링을 이용하기 때문에 소자내에서 사용하는 전압이 매우 커지는 단점이 있고, 플래시 메모리는 데이터를 쓰고 읽는 것이 일정한 순서에 의해 진행되기 때문에 데이터 처리 속도가 떨어지는 단점이 발생한다.
또한, 상술한 종래의 메모리 소자를 구현하기 위해서는 최소 수백 내지 수천의 공정을 거쳐야 하기 때문에 수율이 떨어지고, 게이트, 소스 및 드레인을 포함하는 수십 내지 수천의 패턴을 형성하여야 하기 때문에 소자의 집적도를 향상시키기 어려운 문제점이 있었다.
현재, 이러한 D램과 플래시 메모리의 단점을 극복하고, 이들의 장점을 고루 갖춘 차세대 메모리 소자를 구현하기 위해 각국 연구기관 및 기업들은 많은 연구를 수행하고 있다.
이러한 차세대 메모리 소자는 그 내부의 기본 단위인 셀을 구성하는 물질에 따라 그 연구 분야들이 다양하게 분리되고 있다. 즉, 특정물질에 전류를 가해 물질이 저항이 적은 결정 상태가 되느냐 저항이 큰 비정질 상태가 되느냐에 따라 데이터를 저장하거나, 강유전체라는 물질의 성질을 이용하여 이에 전원을 가해 자발 분극 성질을 갖도록 하여 메모리 소자로 이용하거나, 자기장의 성질을 이용해 N극과 S극의 성질의 강자성 물질을 이용해 데이터를 저장하려는 시도가 활발히 이루어지고 있다. 또한, 서로 다른 두 가지 전도성 특징을 갖는 전도성 유기물을 메모리 소자로 이용하려는 연구 또한 활발히 이루어지고 있다.
하지만, 이러한 물질들은 그 특성을 살려 고집적화된 메모리 소자에 이를 적용하기 위한 공정 조건을 찾아내는 것이 현재 차세대 메모리 소자의 공통적인 과제로 남아 있는 실정이다.
특히 전도성 유기물을 이용하는 경우에는 실제 양산에 적용된 사례가 없을 뿐만 아니라, 이를 메모리 소자로 제작하기 위한 정확한 공정 조건을 찾기가 어려운 실정이다. 또한, 종래의 소자에 사용되는 전도성 유기물의 경우 저분자 물질로 열적 안정성이 취약하여 섭씨 200도 근방에서 소자 특성이 파괴되는 문제점이 있다.
예를 들어, 고분자를 이용한 비휘발성 메모리 소자에 있어서, 활성층으로 사용되는 화합물로는 알킬 그룹이 도입된 폴리싸이오펜(polythiophene)계, 폴리아세틸렌(polyacetylene)계 및 폴리비닐카바졸(poly vinylcarbazole)계 고분자 화합물 등이 있다 (H. S. Majumdar, A. Bolognesi, and A. J. Pal, Synthetic metal 140, 203-206 (2004); [M. P. Groves, C. F. Carvalho, and R. H. Prager, Materials Science and Engineering C, 3(3), 181-183 (1995); 및 Y. -S. Lai, C. -H., Tu and D. -L. Kwong, Applied Physics Letters, 87, 122101-122103 (2005)). 폴리싸이오펜계 고분자의 경우에는 온/오프 상태를 나타내는 전압 값이 높다는 단점과 공기 중에서 불안정하며 온/오프 비율이 일정하지 않은 단점이 있으며, 폴리아세틸렌의 경우에는 메모리 소자로서의 가능성은 있지만 일반적으로 공액결합된 고분자 중 가장 공기 중에 산화되기 쉬운 고분자로 알려져 있기 때문에 실제로 디바이스 구현이 어렵다. 또한, 폴리비닐카바졸계 고분자의 경우에는 우수한 스위칭 특성을 보이는 것으로 보고되고 있으며 현재 활발히 연구 중인 것으로 알려져 있다 (Y. -S. Lai, C. -H., Tu and D. -L. Kwong, Applied Physics Letters, 87, 122101-122103 (2005)). 또한, 폴리아닐린도 메모리 소자재료로서 사용되어 왔으나, 유기용매에 대해 용해성이 낮은 문제가 있다 (R. J. Tseng, J. Huang, J. Ouyang, R. B. Kaner, and Y. Yang, Nano Letters, 5, 1077-1080 (2005).
본 발명의 목적은 전원이 인가되지 않은 상태에서도 데이터 손실이 없고, 소비 전력이 낮으며, 고집적도가 가능하며, 처리 속도가 빠른 전도성 유기 고분자를 포함하는 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 최적의 공정 조건을 통해 전도성 유기물의 쌍안정 특성을 유지할 수 있고, 소자의 열적 안정성을 확보할 수 있는 비휘발성 메모리 소자 및 이의 제조 방법을 제공하는 것이다.
본 발명은 상기 과제를 해결하기 위하여, 상부 및 하부 도전층; 상기 상부 및 하부 도전층 사이에 형성된 쌍안정 전도 특성을 갖는 전도성 유기물층을 포함하는 비휘발성 메모리 소자에 있어서, 상기 전도성 유기물층은 하기 화학식 (1)의 반복 단위를 갖는 전도성 고분자를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자를 제공한다.
Figure pat00001
… (1)
(상기 식에서, R은 C1-C20의 직쇄 또는 분지쇄 알킬기이고, Ar은 티에노싸이오펜, 나프틸기 또는 안트라세닐기 중에서 선택된 어느 하나의 치환기이며, n은 10 내지 100의 정수이다.)
보다 구제척으로 예를 들어, 본 발명에 사용되는 전도성 고분자는 하기 화학식 (1a) 내지 (1e) 의 반복 단위를 포함하는 것일 수 있다.
Figure pat00002
Figure pat00003
(1a) (1b)
Figure pat00004
Figure pat00005
(1c) (1d)
(1e)
(상기 식에서,
R은 옥틸, 에틸헥실, 도데실 또는 헥사데실기 중에서 선택되며,
n은 10 내지 100의 정수이다.)
본 발명의 일 실시예에 의하면, 상기 유기물층은 전도성 고분자층만으로 이루어지거나 또는 나노 크리스탈이 분산된 전도성 고분자층으로 이루어질 수 있으며, 나노 크리스탈이 분산되어 있으면 더욱 향상된 성능을 나타낸다. 이때 사용 가능한 나노 크리스탈은 Au, Pt, Ag, Ni, Cu와 이들의 합금 등을 들 수 있다.
본 발명의 다른 일 실시예에 의하면, 상기 기판은 절연성 기판, 반도체성 기판 또는 도전성 기판 중에서 선택될 수 있으며, 예를 들어, 플라스틱 기판, 유리 기판, Al2O3 기판, SiC 기판, ZnO 기판, Si 기판, GaAs 기판, GaP 기판, LiAl2O3 기판, BN 기판, AlN 기판, SOI 기판 및 GaN 기판 등을 들 수 있다.
또한 본 발명의 다른 일 실시예에 의하면, 상기 기판은 절연막이 증착된 것일 수 있으며, 절연막은 예를 들어 산화막 또는 질화막 중에서 선택될 수 있다.
또한 본 발명의 다른 일 실시예에 의하면, Si위에 산화막(SiO2)가 증착된 기판을 사용하는 것이 바람직하다.
또한 본 발명의 다른 일 실시예에 의하면, 상부 도전층과 상기 하부 도전층이 서로 교차하고, 상기 상부 도전층과 상기 하부 도전층 사이의 교차 영역에 전도성 고분자 유기물층이 형성될 수 있다.
또한 본 발명의 다른 일 실시예에 의하면, 상부 또는 하부 도전층은 Al, Pt, Ag, Ni, Cu 또는 이들의 합금 중에서 선택된 어느 하나일 수 있다.
또한 본 발명은 1) 기판 상에 하부 도전층을 형성하는 단계; 2) 상기 하부 도전층이 형성된 상기 기판에 쌍안정 전도 특성을 갖는 전도성 유기물층을 형성하는 단계; 및 3) 상기 전도성 유기물층 상에 상부 도전층을 형성하는 단계를 포함하며,
상기 전도성 유기물층은 하기 화학식 (1)의 반복 단위를 갖는 전도성 고분자를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법을 제공한다.
Figure pat00007
… (1)
(상기 식에서,
R은 C1-C20의 직쇄 또는 분지쇄 알킬기이고,
Ar은 티에노싸이오펜, 나프틸기 또는 안트라세닐기 중에서 선택된 어느 하나의 치환기이며,
n은 10 내지 100의 정수이다.)
본 발명의 일 실시예에 의하면, 상기 2) 단계의 전도성 유기물층은 하부 도전층이 형성된 기판에 회전 도포 방식으로 형성될 수 있으며, 전도성 유기물층의 두께는 30 내지 100nm인 것이 적합하다.
또한 본 발명의 다른 일 실시예에 의하면, 상기 전도성 유기물층은 내부에 나노 크리스탈이 분산되어 있을 수 있다.
본 발명의 다른 일 실시예에 의하면, 상기 전도성 유기물층을 형성하는 단계는 2a) 상기 하부 도전층이 형성된 기판 상에 마스크 패턴을 형성하는 단계; 2b) 상기 마스크 패턴이 형성된 기판에 전도성 유기물을 회전 코팅하는 단계; 및 2c) 상기 마스크 패턴 및 그 상부에 형성된 전도성 유기물을 제거하는 단계를 포함할 수 있다.
본 발명의 다른 일 실시예에 의하면, 상부 또는 하부 도전층은 열 증착(thermal evaporation), 전자빔(E-beam) 증착, 스퍼터링, CVD, ALD공정 중에서 선택된 증착 공정을 이용하여 기판상에 형성될 수 있으며, 상기 도전층의 두께는 50 내지 100nm정도가 적합하다.
본 발명에 따른 전도성 고분자 유기물층 포함하는 비휘발성 메모리 소자는 소비 전력이 낮고, 처리속도가 빠르며, 4F2의 메모리 셀 사이즈를 가지는 고 집적이 가능하다. 또한 본 발명은 전도성 유기물의 쌍안정 전도 특성 및 전하 트랩 특성을 이용하여 읽기, 쓰기 및 소거 동작을 반복적으로 수행할 수 있고, 전원이 인가되지 않더라도 셀에 저장된 데이터를 유지할 수 있으며, 전도성 유기물의 쌍안정 전도 특성의 중간 상태를 이용하여, 다중비트 메모리를 제작할 수 있다. 또한, 본 발명은 전도성 고분자 유기물을 이용하여 소자의 열적 안정성을 확보할 수 있으며, 회전 도포 방법을 통해 전도성 유기물을 형성하여 전도성 유기물의 증착 시간을 단축할 수 있고, 기판상에 마스크 패턴을 직접 형성하고, 이를 이용하여 전도성 유기물층을 형성함으로써 전도성 유기물층의 패턴을 다양하게 제작할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기물층을 포함하는 비휘발성 메모리 소자의 단면도이다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 유기물층을 포함하는 비휘발성 메모리 소자의 전압-전류 특성을 나타낸 그래프이다.
도 3a 내지 3e는 상기 비휘발성 메모리 소자의 전압 전류 특성을 설명하기 위한 그래프들이다.
도 4는 본 실시예의 비휘발성 메모리 소자의 데이터 보유력을 측정한 그래프이다.
도 5는 본 발명의 다른 일 실시예에 따른 유기물층과 나노크리스탈을 포함하는 비휘발성 메모리 소자의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 유기물층 및 나노 크리스탈을 포함하는 비휘발성 메모리 소자의 전압 전류 특성을 나타낸 그래프이다.
도 7a는 본 발명의 일 실시예에 따른 유기물층을 포함하는 비휘발성 메모리 소자의 C-V 그래프이며, 도 7b는 본 발명의 다른 실시예에 따른, 유기물층 및 나노 크리스탈을 포함한 비휘발성 메모리 소자의 C-V 그래프이다.
도 8 내지 도 11은 본 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 이들 도면에서 (a)는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 A-A선상의 단면도이다.
이하 도면과 실시예를 통해 본 발명을 보다 상세히 설명한다.
도 1을 참조하면, 본 발명의 비휘발성 메모리 소자는 상부 및 하부 도전층(20, 50)과, 상부 및 하부 도전층(20, 50) 사이에 전도성 유기물층(30)을 포함한다.
본 발명에 사용할 수 있는 기판(10)으로는 절연성 기판, 반도체성 기판 또는 도전성 기판을 들 수 있다. 보다 구체적으로, 플라스틱 기판, 유리 기판, Al2O3 기판, SiC 기판, ZnO 기판, Si 기판, GaAs 기판, GaP 기판, LiAl2O3 기판, BN 기판, AlN 기판, SOI 기판 및 GaN 기판 중 적어도 어느 하나의 기판을 사용할 수 있으며, 이 중에서 Si위에 산화막(SiO2)가 증착된 기판을 사용하는 것이 바람직하다. 또한 기판(10)으로 도전성 재질로 기판을 사용하는 경우 전도성 기판과 하부 도전층(20)은 절연체로 분리시켜야 한다.
또한 본 발명에서 상기의 상부 및 하부 도전층(20, 50)은 전기 전도성을 갖는 모든 물질을 사용할 수 있다. 바람직하게는 Au, Pt, Ag, Ni, Cu와 이들의 합금 중 적어도 어느 하나를 사용하여 도전층(20, 50)을 형성하는 것이 효과적이다.
또한 본 발명에 사용되는 전도성 유기물층(30)으로는 하기 화학식 (1)의 반복단위를 포함하는 중합체가 바람직하다.
Figure pat00008
… (1)
(상기 식에서, R은 C1-C20의 직쇄 또는 분지쇄 알킬기이고, Ar은 티에노싸이오펜, 나프틸기 또는 안트라세닐기 중에서 선택된 어느 하나의 치환기이며, n은 10 내지 100의 정수이다.)
보다 구체적으로 상기 화학식 (1)에서 R은 옥틸, 에틸헥실, 도데실 또는 헥사데실기 중에서 선택될 수 있다.
또한 상기 중합체는 하기 화학식 (1a) 내지 화학식 (1e)의 반복 단위를 포함하는 중합체일 수 있다.
Figure pat00009
Figure pat00010
(1a) (1b)
Figure pat00011
Figure pat00012
(1c) (1d)
Figure pat00013
(1e)
(상기 식에서, R은 옥틸, 에틸헥실, 도데실 또는 헥사데실기 중에서 선택되며, n은 10 내지 100의 정수이다.)
상술한 전도성 유기물은 쌍안정 특성 즉, 동일 전압에서 두 가지의 전도성을 갖는다. 또한, 상기 전도성 고분자는, 고분자 중합 시 생기는 고분자 내의 불순물 (예를 들면, 미스얼라인으로 생긴 공간, 말단기, 또는 반응시 생기는 이온성 불순물 등)에 의하여, 소정의 전압이 인가되는 경우 전하를 트랩/디트랩하는 특성을 가질 수 있다.
이하에서는 도 2 내지 도 3을 참조하여 본 실시예의 메모리 소자의 동작 과정을 설명한다.
상부 및 하부 도전층(20, 50) 사이에 전도성 유기물층(30)이 형성된 구조를 갖는 본 실시예의 비휘발성 메모리 소자는 도전층(20, 50)에 전압을 인가할 경우, 도 2, 도 3 의 그래프와 같이 일정 전압(읽기 전압: Vr= 약 1V) 내에서 여러 가지 수준의 전류 상태(Ion, Ioff)를 갖게 된다.
상기 여러 가지의 전류 상태(Ion, Ioff,)는 각각 쓰기전압(Vp) 인가 후 읽기 전압(Vr)에서의 고전류(저저항)상태, 소거전압(Ve) 인가 후 읽기 전압(Vr)에서의 저전류(고저항) 상태를 나타낸다.
도 2는 상부 및 하부 도전층 사이에 전도성 유기물질 층이 존재하는 비휘발성 메모리 소자의 전압-전류 특성을 나타낸 그래프이다. 하부 도전층(20)을 접지에 연결하고, 상부 도전층(50)은 소정 전압원에 연결하여 전압원의 전압을 음의 방향으로 순차적으로 증가시키게 되면, 일정 레벨의 전압까지는 전압에 대해 전류가 증가하다가, 문턱 전압(Vth)이상의 전압이 인가되면 전류가 급격하게 증가하고, 쓰기 전압(Vp)에 이르게 된다. 이후, 쓰기 전압(Vp) 이상의 전압이 인가되면 부저항(Negative Differential Resistance; NDR) 상태가 발생하고 소거 전압(Ve)에 도달한다. 그 후 다시 전압에 대해 전류가 증가한다(도 3a 그래프 참조).
여기서, 다시 상부 도전층(50)의 전압을 0V에서 음의 방향으로 순차적으로 쓰기 전압(Vp)까지 증가시킨 후(도 3b 그래프 참조), 또다시 전압을 0V에서 음의 방향으로 똑같은 쓰기 전압(Vp)까지 증가시키게 되면 이전 보다 전류가 증가한 제 1 전류(Ion)상태가 된다(도 3c 그래프 참조). 그리고 전압을 0V에서 소거 전압(Ve)까지 증가시키면 전류패스는 제 1 전류(Ion)상태를 따라 흐르다가 쓰기 전압, 부저항 전압을 거처 소거 전압(Vp->VNDR->Ve)으로 흐르면서 축전된 전하들은 소거된다(도 3d,e 그래프 참조).
도 4는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 데이터 보유력을 도시한 그래프이다. 도 4를 참조하면, 한번 쓰여진 데이터는 메모리 소자에 전원이 인가되지 않았을 경우에도 지워지지 않고 그 상태를 유지하게 된다.
도 5는 본 발명의 다른 실시예에 따른, 전도성 유기물층과 나노크리스탈을 포함하는 비휘발성 메모리 소자를 도시한 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자는 상부 및 하부 도전층(20, 50)과, 상부 및 하부 도전층(20, 50) 사이에 위치하고 쌍안정 특성을 갖는 전도성 유기물층(30) 및 상기 전도성 유기물층(30) 내에 위치하는 나노 크리스탈(40)을 포함한다.
상기 나노 크리스탈(40)은 Au, Pt, Ag, Ni, Cu, Ti, Fe 와 이들의 합금 중 적어도 어느 하나를 사용하여 형성한다. 즉, 산화가 쉽게 이루어지지 않는 금속을 사용하여 나노 크리스탈의 형상을 균일하게 할 수 있고, 전도성 유기물층 내에 균일한 크기 분포의 양자 점을 제작할 수 있다. 본 실시예에서는 나노 크리스탈(40)은 Au을 사용하여 형성하는 것이 바람직하다.
상기와 같은 구조를 갖는 비휘발성 메모리 소자에 전압을 인가하는 경우, 전도성 유기물층(30) 및 나노 크리스탈(40)에 전하가 트랩/디트랩되어 메모리 소자로서 동작할 수 있다.
도 6은 본 발명의 다른 실시예의 상부 및 하부 도전층 사이에 나노크리스탈이 분산된 전도성 유기물층이 존재하는 비휘발성 메모리 소자의 전압 전류 특성을 나타낸 그래프이다.
도 6을 참조하면, 하부 도전층을 접지에 연결하고, 상부 도전층은 소정 전압원에 연결하여 전압원의 전압을 양의 방향으로 순차적으로 증가시키게 되면, 일정 레벨의 전압(Vth)까지는 지수적으로 전류가 완만히 상승하는 고저항 상태(Ioff)를 갖는다. 이후, 일정 레벨 이상의 전압(즉, 임계 전압 또는 문턱 전압: Vth) 이상의 전압이 인가되면 전류가 급격하게 상승하는 저저항 상태(Ion)를 갖는다. 그리고, 전압을 계속 증가시켜 최대 전류 전원 전압(Vp) 이상을 인가하면 전압이 증가할수록 전류가 오히려 감소하는 부저항(Negative Differential Resistance: NDR) 상태를 갖는다. 계속하여 전압을 증가시키면 일정 전압(Ve)부터 다시 전류가 증가하는 저저항 상태를 갖는다. 즉, 본 실시예에 따른 비휘발성 메모리 소자는 다양한 저항 상태를 갖고 있음을 알 수 있다. 여기서, 최대 전류 전압 전원(Vp)은 소자의 전류 흐름이 최대가 되는 지점을 지칭한다. 또는 부저항이 발생하기 시점의 전압을 지칭할 수도 있다.
이는 문턱 전압(Vth) 전까지는 그 전류 흐름이 미세하게 증가하는 저전류(고저항) 상태인 제 2 전류 (Ioff) 상태가 된다. 하지만, 메모리 소자의 양단에 걸리는 전압이 문턱 전압(Vth) 이상이면 전도성 유기물층 및 나노 크리스탈(40) 내에 캐리어가 충전되면서 전류 흐름이 급격하게 증가한다. 이후, 전도성 유기물층 및 나노 크리스탈 내에 캐리어가 충전되어 있을 경우에는 충전되지 않은 경우에 비해 그 전류 흐름이 수십배에서 수천배에 이르게 된다. 부저항 전압(VNDR) 이상의 전압(Ve)을 인가하면 나노 크리스탈에 충전된 캐리어가 방전되어 충전되지 않은 상태로 변화한다.
전압원의 전압을 음의 방향으로 순차적으로 증가시키게 되면 문턱 전압(Vth)까지는 전압에 대해 전류가 증가하다가, 문턱 전압(Vth)이상의 전압이 인가되면 전류가 급격하게 증가하게 된다. 이후, 문턱 전압(Vth) 이상의 전압이 쓰기 전압(Vp)까지 도착한 후 문턱 전압(Vth) 이상의 전압이 인가되면 전압증가에 따라 전류가 감소하는 부저항 (NDR) 상태가 발생하고 그 후 인가한 전압이 소거 전압(Ve) 이상이면 다시 전압에 대해 전류가 약하게 증가한다 (도 6 그래프 참조). 이는 소자의 대칭적 구조로 인한 것으로, 앞서 설명한 양의 방향 전압의 경우와 동일한 메커니즘이 작용하게 된다. 또한, 쌍안정 전도 특성 즉, 도 6의 그래프에 도시된 바와 같이 1V의 전압이 인가되었을 경우, 유기물층 (30) 및 나노 크리스탈 (40)에 캐리어가 충전되지 않을 때는 제 2 전류(Ioff) 상태인 약 2×10- 8 의 전류가 흐르고, 캐리어가 충전된 경우에는 제 1 전류(Ion) 상태인 9×10- 6 의 전류가 흐르게 된다. 이러한 원리를 이용하여 본 발명의 비휘발성 메모리 소자는 일반적인 비휘발성 메모리 소자의 주요 동작인 쓰기, 읽기, 소거 동작을 수행할 수 있게 된다.
즉, 메모리 소자에 데이터 쓰기 전압(Vp)을 인가하게 되면 전도성 유기물층(30) 및 나노 크리스탈(40) 내에 캐리어를 축적시켜 로직 하이인 '1'의 데이터를 입력 메모리 내에 쓰게 된다. 여기서 쓰기 전압(Vp)은 3.5 내지 4.5V이내의 범위인 것이 바람직하다. 이에 한정되지 않고, 쓰기 동작은 2 내지 6V의 전압 범위에서 수행될 수도 있다.
다음으로, 메모리 소자에 데이터 소거 전압(Ve)을 인가하게 되면 나노 크리스탈 내에 캐리어를 방전시켜 메모리 내의 데이터를 로직 로우인 '0'으로 소거하게 된다. 여기서 소거 전압(Ve)은 7.5V 이상의 전압인 것이 바람직하다. 한번 지워진 데이터는 메모리 소자에 전원이 인가되지 않았을 경우 그 상태를 유지하게 된다.
또한, 메모리 소자에 읽기 전압(Vr)을 인가하게 되면 전도성 유기물층 및 나노 크리스탈(40)은 그 내부에 캐리어의 충전 유무 및 충전된 양에 따라 그 전류 값이 크게 변화되어 나오고 이 전류의 차를 분석하여 메모리 소자 내의 데이터 값을 읽게 된다. 즉, 전류 값이 기준 전류 값보다 작은 경우에는 나노 크리스탈(40)에 아무런 데이터가 입력되지 않은 '0'의 상태로 메모리 내의 데이터를 읽게 되고, 전류 값이 기준 전류 값보다 클 경우에는 나노 크리스탈(40)에 데이터가 입력되어 있는 '1'의 상태로 메모리 내의 데이터를 읽게 된다. 이때, 읽기를 위한 동작 전압은 0.1 내지 2.5V인 것이 바람직하다. 물론 이에 한정되지 않고, 읽기를 위한 동작은 0.1 내지 3.5V 이내의 범위에서 수행될 수 있다. 여기서, 앞서 설명한 로직 값은 그 측정되는 전류의 방향에 따라 바뀔 수 있다.
한편, 도 2a와 도 6을 참조하면, 본 발명의 일실시예에 따른 전도성 유기물층만을 포함하는 비휘발성 메모리 소자와 본 발명의 다른 실시예에 따른 나노크리스탈을 포함하는 비휘발성 메모리 소자의 특성을 비교할 수 있다. 도 2a에서와 같이 전도성 유기물층만을 포함하는 메모리 소자의 Ion/Ioff 비율이 약 60배이며, 도 6에서와 같이 전도성 유기물층 및 나노 크리스탈에 캐리어가 충전될 수 있는 경우는 메모리 소자의 Ion/Ioff 비율이 약 330배로, 메모리 마진이 증가함을 알 수 있다.
도 7a는 본 발명의 일 실시예에 따른 유기물층을 포함하는 비휘발성 메모리 소자의 C-V 그래프이며, 도 7b는 본 발명의 다른 실시예에 따른 유기물층 및 나노크리스탈을 포함한 경우의 C-V 그래프이다.
도 7a 및 도 7b를 참조하면, 유기물층을 포함하는 비휘발성 메모리 소자와 비교하여, 유기물층 및 나노크리스탈을 포함하는 비휘발성 메모리 소자의 경우 캐리어가 충전될 수 있는 전하 트랩 사이트가 많아지기 때문에, 평탄대역전압(flat band voltage)이 증가하는 것을 볼 수 있다.
이하, 바람직한 실시예를 들어 본 발명을 더욱 상세하게 설명하지만, 이는 발명의 이해를 돕기 위해 예시적으로 제시되는 것으로서, 본 발명의 범위가 이에 한정되는 것은 아니다.
합성예 1-1: 전도성 유기 고분자(1)의 합성
Figure pat00014
본 발명의 유기물층에 이용되는 전도성 유기 고분자는 상기 식에 따라 스틸레 커플링(Stille coupling) 중합을 통하여 제조할 수 있다. 먼저 싸이클로펜타디 싸이오펜(CDT)을 기초로 한 단분자와 2,5-비스(트리메틸스태닐) 티에노[3,2-b] 싸이오펜 (각 1 당량), Pd2(dba)3 (2 mol%) 및 트리(o-톨릴)포스핀 (8 mol%)을 5mL 의 무수 1,2-디클로로벤젠을 이용하여 질소기류하에서 녹인다. 반응물의 온도를 140 ℃까지 올려 3일동안 교반하고 트리메틸스태닐 벤젠과 브로모벤젠을 순차적으로 부가하고 6시간동안 교반시킨다. 반응물의 온도를 상온으로 내려 반응한 고분자를 혼합용액 (메탄올: 진한 염산; 40 : 1 vol wt %)에 침전을 잡고 침전물를 감압여과하여 소량의 클로로포름에 녹여 메탄올에 재침전을 잡는다. 침전물을 아세톤, 헥산, 그리고 클로로포름 순으로 Soxhlet 추출을 통해 정제한 후, 0.45 마이크론 주사기 필터로 여과 후 메탄올에 재침전 시킨 후 침전물을 감압여과하여 진공건조함으로써 중합체를 얻었다.
1H NMR (300 MHz, CDC13): 16CDT-DT: δ = 7.24 (broad, 4H), 1.81-0.8 (broad, 66H, alkyl protons).
합성예 1-2: 전도성 유기 고분자(2)의 합성
Figure pat00015
Figure pat00016

본 발명의 유기물층에 이용되는 또 다른 전도성 유기 고분자는 상기 식에 따라 스즈키 커플링(Suzuki coupling) 중합을 통하여 제조할 수 있다. 각각의 단분자를 톨루엔에 녹인 후 K2CO3 (2M, 1.6 mL) 수용액과 Aliquat 336 (20 mg)을 부가하였다. 질소 기류하에서 테트라키스(트리페닐포스핀)팔라듐(5 mol%) 부가하고 반응물의 온도를 100 ℃로 올려 72 시간 동안 환류시킨다. 벤젠보론산과 브로모벤젠을 순차적으로 부가하고 6시간동안 교반시킨다. 반응물의 온도를 상온으로 내려 반응한 고분자를 혼합용액 (메탄올 : 진한 염산 ; 40 : 1 vol wt %)에 침전을 잡고 침전물을 감압여과하여 소량의 클로로포름에 녹여 메탄올에 재침전을 잡는다. 침전물을 아세톤, 헥산, 그리고 클로로포름 순으로 Soxhlet 추출을 통해 정제한 후, 0.45 마이크론 주사기 필터로 여과 후 메탄올에 재침전을 잡고 침전물을 감압여과하여 진공건조하였다.
합성예 2: 나노크리스탈이 분산된 전도성 유기물의 합성
본 실시예에서는 나노 크리스탈이 분산된 고분자를 제조하였다. 전도성 고분자는 상기 합성예에서 합성된 싸이클로펜타디싸이오펜 기반의 중합체를 사용하였으며, 나노 크리스탈은 골드(Au)를 사용하였다. 먼저 상온에서 1.5g의 테트라옥틸암모늄브로마이드(TOAB)를 80ml의 톨루엔에 완전히 용해될 때까지 교반하여 혼합하였다. 또한 0.31g의 골드(Ⅲ)클로라이드 트리하이드레이트 (HAuCl4·H2O)를 25ml 초순수(Deionized Water; Di water)에 완전히 용해 될 때까지 교반하여 혼합하였다. 제조된 두 용액을 혼합하여 혼합물 간의 층 분리가 일어나지 않도록 강력히 교반했다. 용액의 색 변화가 일어나면 안정화제 역할을 하는 DT(도데칸싸이올)를 첨가했다. 상기 안정화제는 Au 화합물 표면과의 친화도가 높아, Au 나노크리스탈의 표면을 감싸 Au 나노크리스탈의 크기 분포와 분산 안정성을 결정하는 요소로 작용한다. Au화합물과 DT가 용해 되어 있는 톨루엔에 0.38g의 소듐보로하이드라이드(NaBH4)를 25ml의 초순수에 완전히 용해될 때까지 교반하여 혼합하였다. 이 혼합액을 상기 싸이올을 첨가한 용액과 다시 혼합하여, 상온에서 약 3시간 이상 교반한 후 최종 생성물을 50도 이하에서 건조시킨 다음 얻어진 생성물을 정제과정을 통해 미반응 물질과 불순물을 제거하였다. 10ml의 클로로벤젠을 첨가하고, 이를 초음파로 재분산했다.
마지막으로, 재분산한 용액에 상기 합성예 1의 고분자를 혼합한 후 이 고분자가 클로로벤젠 내에 완전히 용해될 때까지 교반함으로써 나노 크리스탈이 분산된 전도성 유기물을 제조하였다. 본 실시예에서 사용된 성분의 함량은 예시적인 것일 뿐 사용되는 물질 및 최종 나노 크리스탈이 분산된 전도성 유기물의 양에 따라 다양하게 변화될 수 있다.
실시예 : 비휘발성 메모리 소자의 제조
본 실시예에서는 쌍안정 전도 특성을 갖는 비휘발성 메모리 소자를 제조하였다. 도 8 내지 도 11은 본 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 상기 도면에서 (a)는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 평면도이고, (b)는 (a)의 A-A선상의 단면도이다.
도 8을 참조하면, 먼저 기판(10) 상에 하부 도전층(20)을 형성하였다. 즉, 증발 증착법(Evaporation)을 이용하여 직선형태의 하부 도전층(20)을 형성하였다. 이때, 기판(10)으로는 실리콘 기판 또는 유리 기판을 사용하는 것이 효과적이고, 그 상부에 절연막을 전체적으로 증착할 수도 있다. 절연막으로는 산화막 또는 질화막 계열의 물질막을 사용하는 것이 바람직하다.
먼저 기판(10)을 금속 증착을 위한 챔버(chamber; 미도시) 내에 로딩한 다음, 제 1 새도우 마스크(shadow mask; 미도시)를 이용하여 하부 도전층(20)이 형성될 영역을 노출시켰다. 이후, 챔버 내부의 압력을 5×10-7 내지 5×10-5 Pa로 하고, 증착률을 1 내지 10Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속물질을 증발시켜 노출된 기판(10) 영역에 금속의 도전층(20)을 형성하였다. 이때, 도전층(20)으로는 Al을 사용하였으며, 도전층(20)의 두께는 50 내지 100nm로 형성했다. 하부 도전층(20)은 세로 방향으로 뻗은 직선 형태로 제작되는 것이 바람직한데, 상기의 하부 도전층(20) 증착 공정 전후에 소정의 세정공정을 실시할 수도 있다. 또한, 도전층(20)의 증착이 완료된 후에는 상기 기판(10)을 냉각시키기 위해 냉각 챔버를 이용한 별도의 냉각 공정을 수행할 수도 있다.
도 9 및 도 10을 참조하면, 하부 도전층(20)이 형성된 기판(10)상에 전도성 유기물층(30)을 형성하였다. 상기의 전도성 유기물층(30)은 기판(10) 상에 전도성 유기물층(30)이 형성될 영역을 개방하는 마스크 패턴을 형성한 다음, 마스크 패턴이 형성된 기판(10)에 전도성 유기물을 회전 코팅하였다. 이후, 마스크 패턴과 그 상부의 전도성 유기물을 제거하여 하부 도전층(20)과 그 일부가 중첩되는 전도성 유기물층(30)을 형성하였다. 이때, 마스크 패턴으로는 전도성 유기물과 식각율 차가 큰 물질을 이용하여 형성하되, 산화막 또는 질화막 계열의 물질을 사용하거나, 감광막을 사용할 수 있다. 본 실시예에서는 상기의 마스크 패턴으로 감광막을 사용하였다. 이에 관해 설명하면 다음과 같다.
감광막을 이용한 패터닝 공정을 실시하여 전도성 유기물층(30)이 형성될 영역을 개방하는 감광막 패턴(21)을 형성하였다. 즉, 하부 도전층(20)이 형성된 기판(10) 상에 감광막을 도포하였다. 이때, 감광막은 회전 도포 방식을 이용하여 도포하되, 기판(10)을 500 내지 4000rpm으로 회전시켜 감광막을 균일하게 도포하는 것이 바람직하다. 즉, 약 1000rpm의 회전속도로 기판(10)을 회전시킨 상태에서 감광액을 떨어뜨린 다음, 약 3000rpm의 회전속도로 기판 (10)을 회전시켜 감광막을 기판(10)상에 균일하게 도포하였다. 물론 이뿐만 아니라, 기판(10) 상에 감광액을 먼저 도포한 다음, 기판(10)을 회전시킬 수도 있다.
이어서, 100 내지 150도의 온도하에서 약 1 내지 10분 동안 베이킹 공정을 실시하였다. 전도성 유기물층(30) 형성을 위한 마스크를 제조하는 리소그라피(lithograph) 공정을 실시하였다. 리소그라피 공정시 다양한 종류의 광을 사용할 수 있으며, 바람직하게는 UV를 사용하는 것이 효과적이다. 식각 공정을 통해 전도성 유기물층(30)이 형성될 영역의 감광막을 제거하여 감광막 패턴(21)을 형성하였다. 식각 공정은 화학용액을 이용한 습식 식각을 실시하되, 아세톤(acetone)용액을 이용하여 45 내지 60초간 실시하는 것이 바람직하다. 여기서, 감광막의 특성에 따라 리소그라피 공정시 노광된 영역의 감광막이 식각되거나, 노광되지 않은 영역의 감광막이 식각될 수 있다. 바람직하게는 전도성 유기물층(30)이 형성될 영역에 광을 조사하고, 광이 조사된 영역의 감광막을 제거하여 감광막 패턴(21)을 형성하는 것이 효과적이다. 감광막 패턴(21) 형성 후, 소정의 세정 공정을 실시할 수도 있다.
다음으로, 감광막 패턴(21)이 형성된 기판(10) 상에 나노 크리스탈(40)이 분산된 전도성 유기물질을 회전 도포 방식을 이용하여 기판 전면에 도포하고 리프트 오프 공정을 통해 감광막 및 그 위의 전도성 유기물질을 제거하였다. 상기의 전도성 유기물질로는 상기 합성예 1에서 제조된 폴리(싸이클로펜타디싸이오펜)계 중합체(화학식 1a, n=12; 12CDT-DT)를 클로로벤젠 등의 유기용매에 혼합하여 액상 상태의 전도성 유기물질을 사용하였다.
본 실시예에서는 상기 폴리(싸이클로펜타디싸이오펜)계 전도성 고분자 유기물 또는 나노 크리스탈(40)이 분산된 폴리(싸이클로펜타디 싸이오펜)계 중합체 전도성 고분자 혼합 용액을 회전 도포 방식으로 감광막 패턴 (21)이 형성된 기판(10) 상에 도포하였다. 기판(10)을 1500 내지 3000rpm의 회전 속도로 회전시켜 전도성 유기물질을 기판(10)상에 도포하였다. 바람직하게는 기판(10)을 2000rpm으로 회전시킨 상태에서 액상의 전도성 유기물질을 기판(10)상에 떨어뜨린 후, 약 50 내지 100초간 회전시켜 전도성 유기물질을 도포하였다. 이후, 100 내지 150 도의 온도에서 5 내지 30분간 베이킹 공정을 실시하였다. 물론 이뿐만 아니라, 전도성 유기물질을 기판(10) 상에 도포한 다음, 기판(10)을 회전시켜 전도성 유기물질을 균일하게 도포할 수도 있다.
다음으로, 리프트 오프 공정을 통해 감광막 패턴(21)과 그 상부에 위치한 전도성 유기물질을 제거하여 전도성 유기물층(30)을 형성하였다. 도 10a 및 10b의 (b)에 도시된 바와 같이 회전 도포 방식을 이용하여 전도성 유기물질 또는 나노크리스탈이 분산된 전도성 유기물질을 도포하면 대부분의 전도성 유기물질은 감광막 패턴(21)에 의해 노출된 기판(10) 상부 영역에 충진되고, 나머지 일부는 감광막 패턴(21)의 상부에 잔류하였다. 이후, 감광막 패턴(21)을 소정의 스트립 공정을 통해 제거하게 되면 감광막 패턴(21) 상부의 전도성 유기물질도 같이 분리된다. 이로 인해 감광막 패턴(21)이 형성되지 않은 영역에 전도성 유기물층(30)이 형성된다.
이때 전도성 유기물층(30)은 그 일부가 하부 도전층(20)을 감싸는 형상으로 형성하되, 도 9에 도시된 바와 같이 그 중심부에 하부 도전층(20)이 위치한 사각형 형상인 것이 바람직하다. 물론 이에 한정되지 않고, 원형, 타원형, 삼각형, 다각형 등을 포함하는 도형 형상일 수도 있다.
상기 전도성 유기물층(30)의 두께는 30 내지 100nm인 것이 효과적이다. 이와 같이 전도성 유기물층(30)을 도포함으로 인해 전도성 유기물층 (30) 내의 나노 크리스탈(40)이 분사된 형상으로 형성된다. 도 10을 참조하면, 전도성 유기물층(30)을 포함하는 기판(10)상에 상부 도전층(50)을 형성하였다. 이때, 상부 도전층(50)은 하부 도전층(20)과는 서로 교차하는 방향으로 연장된 직선 형상으로 형성하는 것이 바람직하다.
이를 위해 먼저 전도성 유기물층(30)까지 형성된 기판(10)을 금속 증착을 위한 챔버 내에 로딩한 다음, 제 2 새도우 마스크를 이용하여 상부 도전층(50)이 형성될 영역을 노출시킨다. 즉, 전도성 유기물층(30)의 상부 일부 영역과 기판(10)의 일부 영역을 노출하였다. 바람직하게는 하부 도전층(30)과 상부 도전층(50)이 중첩되는 영역 사이에 전도성 유기물층(30)이 배치되도록 노출영역을 조절하는 것이 효과적이다. 이어서, 챔버 내부의 압력을 5×10-7 내지 5×10-5 Pa로 하고, 증착률을 1 내지 10Å/s로 유지한 상태에서 섭씨 1000 내지 1500도의 온도에서 금속물질을 증발시켜 노출된 전도성 유기물층(30)과, 기판(10) 영역에 금속의 도전층을 형성하였다. 이때, 본 실시예에서는 상부 도전층(50)으로는 Al을 사용하는 것이 바람직하고, 도전층의 두께는 60 내지 100nm인 것이 효과적이다. 상부 도전층(50)은 가로 방향으로 뻗은 직선 형태로 제작되는 것이 바람직하다. 이 경우는 비휘발성 메모리 셀 사이즈가 4F2 을 가질 수 있어 고집적화에 유리하다.
이어서, 상술한 상부 도전층(50)과, 하부 도전층(20) 각각을 외부 전극과 연결하기 위한 별도의 금속 배선 공정을 실시할 수도 있다.
본 실시예의 메모리 소자의 제조 방법은 상술한 설명에 한정되지 않고, 다양한 메모리 소자의 제조 방법을 통해 제조할 수 있다. 상기의 도전층(20, 50)은 열 증착(thermal evaporation)공정 이외에 E-빔 증착 공정, 스퍼터링 공정, CVD공정, ALD공정 등을 통해 형성할 수 있다. 도전층(20, 50)과, 전도성 유기물층(30)은 전체 구조상에 형성한 다음, 패터닝 공정을 통해 그 형상을 제작할 수도 있다. 즉, 기판의 상부에 도전성 물질을 형성한 다음, 마스크를 이용한 식각공정을 통해 도전층을 제외한 영역의 도전성 물질을 제거하여 도전층을 형성할 수도 있다.

Claims (18)

  1. 상부 및 하부 도전층;
    상기 상부 및 하부 도전층 사이에 형성된 전도성 유기물층을 포함하는 비휘발성 메모리 소자에 있어서,
    상기 전도성 유기물층은 하기 화학식 (1)의 반복 단위를 갖는 전도성 고분자를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자:
    Figure pat00017
    … (1)
    (상기 식에서,
    R은 C1-C20의 직쇄 또는 분지쇄 알킬기이고,
    Ar은 티에노싸이오펜, 나프틸기 또는 안트라세닐기 중에서 선택된 어느 하나의 치환기이며,
    n은 10 내지 100의 정수이다.)
  2. 제1항에 있어서,
    상기 전도성 고분자는 하기 화학식 (1a) 내지 (1e) 의 반복 단위를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자:
    Figure pat00018
    Figure pat00019

    (1a) (1b)
    Figure pat00020
    Figure pat00021

    (1c) (1d)
    Figure pat00022

    (1e)
    (상기 식에서,
    R은 옥틸, 에틸헥실, 도데실 또는 헥사데실기 중에서 선택되며,
    n은 10 내지 100의 정수이다.)
  3. 제1항에 있어서,
    상기 전도성 유기물층 내에 나노크리스탈이 분산되어 있는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제3항에 있어서,
    상기 나노크리스탈은 Au, Pt, Ag, Ni, Cu와 이들의 합금 중에서 1종 이상 선택되는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1항에 있어서,
    상기 기판은 절연성 기판, 반도체성 기판 또는 도전성 기판 중에서 선택되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 기판은 플라스틱 기판, 유리 기판, Al2O3 기판, SiC 기판, ZnO 기판, Si 기판, GaAs 기판, GaP 기판, LiAl2O3 기판, BN 기판, AlN 기판, SOI 기판 및 GaN 기판 중에서 선택되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 기판 상에 절연막이 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 전도성 유기물층은 쌍안정성 전도 특성을 갖는 비휘발성 메모리 소자.
  9. 제1항에 있어서,
    상기 비휘발성 메모리 소자에 인가되는 전압의 크기에 따라, 상기 전도성 유기물층 또는 나노 크리스탈에 캐리어가 충전 또는 방전되는 것을 특징으로 하는비휘발성 메모리 소자.
  10. 제1항에 있어서,
    상기 상부 도전층과 상기 하부 도전층이 서로 교차하고, 상기 상부 도전층과 상기 하부 도전층 사이의 교차 영역에 전도성 고분자 유기물층이 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제1항에 있어서,
    상기 상부 또는 하부 도전층은 Al, Pt, Ag, Ni, Cu 또는 이들의 합금 중에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 1) 기판 상에 하부 도전층을 형성하는 단계;
    2) 상기 하부 도전층이 형성된 상기 기판에 쌍안정 전도 특성을 갖는 전도성 유기물층을 형성하는 단계; 및
    3) 상기 전도성 유기물층 상에 상부 도전층을 형성하는 단계를 포함하며,
    상기 전도성 유기물층은 하기 화학식 (1)의 반복 단위를 갖는 전도성 고분자를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법:
    Figure pat00023
    … (1)
    (상기 식에서,
    R은 C1-C20의 직쇄 또는 분지쇄 알킬기이고,
    Ar은 티에노싸이오펜, 나프틸기 또는 안트라세닐기 중에서 선택된 어느 하나의 치환기이며,
    n은 10 내지 100의 정수이다.)
  13. 제12항에 있어서,
    상기 2) 단계의 전도성 유기물층은 하부 도전층이 형성된 기판에 회전 도포 방식으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  14. 제12항에 있어서,
    상기 전도성 유기물층은 내부에 나노 크리스탈이 분산되어 있는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  15. 제12항에 있어서,
    상기 전도성 유기물층을 형성하는 단계는
    상기 하부 도전층이 형성된 기판 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴이 형성된 기판에 전도성 유기물을 회전 코팅하는 단계; 및
    상기 마스크 패턴 및 그 상부에 형성된 전도성 유기물을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  16. 제12항에 있어서,
    상기 상부 또는 하부 도전층은 열 증착(thermal evaporation), 전자빔(E-beam) 증착, 스퍼터링, CVD, ALD공정 중에서 선택된 증착 공정을 이용하여 기판상에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제12항에 있어서,
    상기 도전층의 두께는 50 내지 100nm인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제12항에 있어서,
    상기 전도성 유기물층의 두께는 30 내지 100nm인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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