KR20130017608A - 게이트 드라이브 ｉｃ와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 게이트 드라이브 IC와 이를 이용한 표시장치에 관한 것이다. 본 발명의 게이트 드라이브 IC는 게이트 스타트 펄스 또는 전단 스테이지의 출력을 입력받는 입력 단자와, 순차적으로 출력을 발생하는 출력 단자를 구비하는 제1 내지 제n 스테이지를 포함하는 쉬프트 레지스터; 제1 노드와 제1 스테이지의 입력 단자를 접속시키는 제1 스위치; 상기 제1 노드와 제2 노드를 접속시키는 제2 스위치; 상기 제2 노드와 상기 제n-1 스테이지의 출력 단자를 접속시키는 제3 스위치; 및 상기 게이트 스타트 펄스와 상기 제n 스테이지의 출력을 이용하여 상기 스위치들의 개폐를 제어하는 스위치 제어신호를 출력하는 스위치 제어부를 포함한다.

Description

게이트 드라이브 ＩＣ와 이를 이용한 표시장치{GATE DRIVE IC AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 드라이브 IC와 이를 이용한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 평판표시장치가 활용되고 있다.
표시장치는 표시패널의 게이트 라인들에 스캔 신호를 공급하는 게이트 구동회로와 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로를 이용하여 영상을 표시한다. 게이트 구동회로를 제어하는 게이트 구동회로 제어신호는 타이밍 컨트롤러(Timing Controller)에서 생성되어 게이트 구동회로에 포함된 다수의 게이트 드라이브 IC(Integrated Circuit)에 공급된다. 타이밍 컨트롤러는 소스 인쇄회로보드(Printed Circuit Board, PCB)에 실장될 수 있고, 게이트 드라이브 IC는 TAB(Tape Automated Bonding) 방식으로 표시패널에 부착되거나 COG(Chip On Glass) 방식으로 표시패널 상에 실장될 수 있다. 이 경우, 게이트 드라이브 IC와 타이밍 컨트롤러는 LOG(Line On Glass) 방식으로 연결될 수 있다. 즉, 타이밍 컨트롤러는 표시패널의 기판 위에 형성된 게이트 스타트 펄스 라인(GSPL)을 통해 게이트 스타트 펄스를 공급하고, 게이트 쉬프트 클럭 라인(GSCL)을 통해 게이트 쉬프트 클럭을 공급하며, 게이트 출력 인에이블 신호 라인(GOEL)를 통해 게이트 출력 인에이블 신호를 공급한다.
한편, 표시패널의 상부에 소스 인쇄회로보드(PCB)가 부착될 경우 표시장치의 슬림화가 어렵기 때문에, 최근에 소스 인쇄회로보드(PCB)는 도 1과 같이 표시패널의 하부에 부착된다. 다수의 게이트 드라이브 IC(IC#1, IC#2, IC#3)들이 스캔 신호를 표시패널의 상부에서 하부로 공급하는 경우, 소스 인쇄회로보드(PCB)에 실장된 타이밍 컨트롤러(T/C)로부터 출력된 게이트 스타트 펄스는 제1 게이트 드라이브 IC(IC#1)의 첫 번째 쉬프트 레지스터에 입력되어야 한다. 하지만, 소스 인쇄회로보드(PCB)가 표시패널의 하부에 부착되어 있기 때문에, 소스 인쇄회로보드(PCB)로부터 제1 게이트 드라이브 IC(IC#1)까지 연결된 게이트 스타트 펄스 라인(GSPL)이 필요하다. 게이트 스타트 펄스 라인(GSPL)으로 인해 표시장치의 비표시영역인 베젤(Bezel, B1)이 커지게 된다. 특히, 구동 트랜지스터의 문턱전압을 보상하기 위해 다수의 스캔 신호들을 표시패널에 공급하는 유기발광다이오드 표시장치의 경우, 게이트 스타트 펄스 라인(GSPL)의 증가로 인해 더욱 베젤(B1)이 커지게 된다. 이는 표시장치의 슬림화에 따라 베젤(B1)을 줄이고 있는 최근 추세에 역행한다.
본 발명은 게이트 스타트 펄스 라인을 삭제하여 표시장치의 베젤을 줄일 수 있는 게이트 드라이브 IC와 이를 이용한 표시장치를 제공한다.
본 발명의 게이트 드라이브 IC는 게이트 스타트 펄스 또는 전단 스테이지의 출력을 입력받는 입력 단자와, 순차적으로 출력을 발생하는 출력 단자를 구비하는 제1 내지 제n 스테이지를 포함하는 쉬프트 레지스터; 제1 노드와 제1 스테이지의 입력 단자를 접속시키는 제1 스위치; 상기 제1 노드와 제2 노드를 접속시키는 제2 스위치; 상기 제2 노드와 상기 제n-1 스테이지의 출력 단자를 접속시키는 제3 스위치; 및 상기 게이트 스타트 펄스와 상기 제n 스테이지의 출력을 이용하여 상기 스위치들의 개폐를 제어하는 스위치 제어신호를 출력하는 스위치 제어부를 포함한다.
본 발명의 표시장치는 데이터 라인들과, 상기 데이터 라인들과 교차되는 게이트 라인들을 포함하는 표시패널; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및 상기 데이터 전압에 동기되는 스캔 신호를 상기 게이트 라인들에 순차적으로 공급하는 제1 내지 제m(m은 2 이상의 자연수) 게이트 드라이브 IC를 포함하는 게이트 구동회로를 포함하고, 상기 제1 내지 제m 게이트 드라이브 IC 각각은, 게이트 스타트 펄스 또는 전단 스테이지의 출력을 입력받는 입력 단자와, 순차적으로 출력을 발생하는 출력 단자를 구비하는 제1 내지 제n 스테이지를 포함하는 쉬프트 레지스터; 제1 노드와 제1 스테이지의 입력 단자를 접속시키는 제1 스위치; 상기 제1 노드와 제2 노드를 접속시키는 제2 스위치; 상기 제2 노드와 상기 제n-1 스테이지의 출력 단자를 접속시키는 제3 스위치; 및 상기 게이트 스타트 펄스와 상기 제n 스테이지의 출력을 이용하여 상기 스위치들의 개폐를 제어하는 스위치 제어신호를 출력하는 스위치 제어부를 포함하는 것을 특징으로 한다.
본 발명은 스위치 제어신호를 이용하여 게이트 스타트 펄스 라인의 접속을 제어함으로써, 게이트 스타트 펄스 라인이 게이트 스타트 펄스를 공급받을 뿐만 아니라, 캐리 신호를 전달할 수 있다. 그 결과, 본 발명은 종래의 캐리 신호 라인을 이용하여 게이트 스타트 펄스를 공급하므로, 종래의 게이트 스타트 펄스 라인을 삭제할 수 있으며, 이로 인해 표시장치의 베젤을 줄일 수 있다. 또한, 본 발명은 표시장치의 베젤을 줄일 수 있으므로, 표시장치를 더욱 슬림화할 수 있다.
도 1은 종래 기술에서 타이밍 컨트롤러로부터 게이트 드라이브 IC로의 신호 라인들을 보여주는 도면들이다.
도 2는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다.
도 3은 도 2의 게이트 구동회로를 상세히 보여주는 블록도이다.
도 4는 도 3의 스위치 회로를 상세히 보여주는 회로도이다.
도 5는 도 4의 옵션신호 입력 단자의 일 예를 보여주는 도면이다.
도 6은 도 3의 게이트 드라이브 IC의 입력 및 출력 신호를 보여주는 파형도이다.
도 7은 도 3의 게이트 드라이브 IC를 상세히 보여주는 회로도이다.
도 8은 도 7의 레벨 쉬프터의 입력 및 출력 신호를 보여 주는 파형도이다.
도 9는 도 3의 제1 게이트 드라이브 IC의 쉬프트 레지스터와 제1 스위치 제어부를 상세히 보여주는 회로도이다.
도 10은 도 9의 제1 스위치 제어부의 입력 및 출력 파형의 일 예를 보여주는 파형도이다.
도 11은 본 발명의 게이트 구동회로로부터 출력된 게이트 펄스를 보여주는 실험결과 도면이다.
도 12는 본 발명의 실시예에 따른 타이밍 컨트롤러로부터 게이트 드라이브 IC로의 신호 라인들을 보여주는 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 2는 본 발명의 실시예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 타이밍 컨트롤러(110), 데이터 구동회로, 및 게이트 구동회로(130) 등을 구비한다.
표시패널(10)에는 데이터 라인(DL)들과 스캔 라인(SL)들이 서로 교차되도록 형성된다. 표시패널(10)은 데이터 라인(DL)들과 스캔 라인(SL)들에 의해 정의된 셀 영역들에 화소들이 매트릭스 형태로 배치된 화소 어레이(PIXEL ARRAY)를 포함한다.
데이터 구동회로는 다수의 소스 드라이브 IC(120)들을 포함한다. 소스 드라이브 IC(120)들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC(120)들은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 스캔 펄스(SP)에 동기되도록 표시패널(10)의 데이터 라인(DL)들에 공급한다. 소스 드라이브 IC(120)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다.
게이트 구동회로(130)는 다수의 게이트 드라이브 IC를 포함한다. 게이트 드라이브 IC 각각은 레벨 쉬프터와 쉬프트 레지스터를 포함한다. 쉬프트 레지스터는 스캔 신호를 순차적으로 출력한다. 레벨 쉬프터는 쉬프트 레지스터로부터 출력되는 스캔 신호의 TTL(Transistor-Transistor-Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 게이트 드라이브 IC로부터 출력되는 순차적인 스캔 신호는 표시패널(10)의 게이트 라인들에 공급된다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(RGB)를 입력받는다. 타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 게이트 구동회로(130)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터들(RGB)을 상기 타이밍 제어신호들에 따라 소스 드라이브 IC(120)들로 전송한다. 타이밍 제어신호들은 게이트 구동회로(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC(120)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 및 게이트 출력 인에이블 신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호(GOE)는 쉬프트 레지스터의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC(120)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(120)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC(120)들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(110)와 소스 드라이브 IC(120)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 3은 도 2의 게이트 구동회로를 상세히 보여주는 블록도이다. 도 3을 참조하면, 도 3에 도시된 게이트 구동회로(130)는 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)을 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 게이트 구동회로(130)는 제1 내지 제m(m은 2 이상의 자연수) 게이트 드라이브 IC를 포함할 수 있다. 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)은 게이트 스타트 펄스 라인(GSPL)을 통해 게이트 스타트 펄스(GSP)를 공급받고, 게이트 스타트 펄스 라인(GSPL)을 통해 캐리신호를 출력한다. 캐리신호는 제k(k는 1≤k≤m을 만족하는 자연수) 게이트 드라이브 IC의 쉬프트 레지스터(SR)가 첫 번째 출력을 발생하기 위해 제k-1 게이트 드라이브 IC로부터 전달되는 제k 게이트 드라이브 IC의 쉬프트 레지스터(SR)의 출력을 의미한다.
제1 내지 제3 게이트 드라이브 IC(200, 210, 220) 각각은 쉬프트 레지스터(SR), 제1 내지 제3 스위치(S1~S3), 및 스위치 제어부(201, 211, 221)를 포함한다. 또한, 제1 내지 제3 게이트 드라이브 IC(200, 210, 220) 각각은 쉬프트 레지스터(SR)의 출력과 게이트 출력 인에이블 신호의 반전신호를 논리곱하여 출력하는 AND 게이트와, 레벨 쉬프터를 더 포함하며, 이에 대하여는 도 5를 결부하여 상세히 설명한다.
쉬프트 레지스터(SR)는 제1 내지 제5 스테이지(ST1~ST5)를 포함하는 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 즉, 쉬프트 레지스터(SR)는 제1 내지 제n(n은 2 이상의 자연수) 스테이지(ST1~STn)을 포함할 수 있다. 제1 내지 제5 스테이지(ST1~ST5) 각각은 게이트 스타트 펄스 또는 전단 스테이지의 출력에 응답하여 출력을 발생한다. 제1 내지 제4 스테이지(ST1~ST4)는 도 4와 같이 순차적으로 스캔 신호로 출력된다. 다만, 쉬프트 레지스터(SR)의 제5 스테이지(ST5)의 출력은 스위치 제어부(201, 211, 221)에 입력될 뿐이며, 스캔 신호로 출력되지 않는다.
제1 내지 제3 스위치(S1~S3)는 스위치 제어부(201, 211, 221)로부터 스위치 제어신호(SW_C1, SW_C2, SW_C3)를 입력받는다. 스위치 제어부(201, 211, 221)는 게이트 스타트 펄스(GSP)와 제5 스테이지(ST5)의 출력을 입력받고, 제1 내지 제3 스위치(S1~S3)들의 개폐를 제어하는 스위치 제어신호(SW_C1, SW_C2, SW_C3)를 생성하여 출력한다. 이에 대한 자세한 설명은 도 7을 결부하여 후술한다.
제1 스위치(S1)는 제1 노드(N1)와 쉬프트 레지스터(SR)의 제1 스테이지(ST1)의 입력단자 사이에 접속된다. 제1 노드(N1)는 제1 스위치(S1)와 제2 스위치(S2) 사이의 접점이다. 제1 스위치(S1)는 제1 로직 레벨의 GPS 제어신호(SW_C1, SW_C2, SW_C3)에 응답하여 턴-온되어 제1 노드(N1)와 쉬프트 레지스터(SR)의 제1 스테이지(ST1)의 입력단자를 접속시킨다. 본 발명에서는 제1 로직 레벨은 하이 로직 레벨, 제2 로직 레벨은 로우 로직 레벨인 것을 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 제2 스위치(S2)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 제2 노드(N2)는 제2 스위치(S2)와 제3 스위치(S3) 사이의 접점이다. 제2 스위치(S2)는 제1 로직 레벨의 스위치 제어신호(SW_C1, SW_C2, SW_C3)에 응답하여 턴-온되어 제1 노드(N1)와 제2 노드(N2)를 접속시킨다. 제3 스위치(S3)는 제2 노드(N2)와 쉬프트 레지스터(SR)의 제4 스테이지(ST4)의 출력단자 사이에 접속된다. 제3 스위치(S3)는 제1 로직 레벨의 스위치 제어신호(SW_C1, SW_C2, SW_C3)에 응답하여 턴-온되어 쉬프트 레지스터(SR)의 제4 스테이지(ST4)의 출력을 반전시켜 제2 노드(N2)로 출력한다. 이때, 제3 스위치(S3)는 스위치 제어신호(SW_C1, SW_C2, SW_C3)의 반전신호를 입력받는다. 또한, 제1 게이트 드라이브 IC(200)의 제1 스위치(S1)는 스위치 제어신호(SW_C1, SW_C2, SW_C3)를 그대로 입력받는 반면, 제2 및 제3 게이트 드라이브 IC(210, 220)의 제1 스위치(S1)는 스위치 제어신호(SW_C1, SW_C2, SW_C3)의 반전신호를 입력받는다.
도 4는 도 3의 스위치 회로를 상세히 보여주는 회로도이다. 도 4를 참조하면, 스위치 회로(SC)는 제1 내지 제3 스위치(S1~S3)를 포함한다. 제1 게이트 드라이브 IC(200)의 제1 내지 제3 스위치(S1~S3)의 기능을 선택하기 위해, 제1 내지 제3 스위치(S1~S3)에는 제1 내지 제3 옵션 신호(OPT1~OPT3) 중 어느 하나가 입력된다. 제1 내지 제3 옵션 신호(OPT1~OPT3)는 하이 또는 로우 로직 레벨로 발생할 수 있다. 상기 스위치 회로(SC)는 제1 게이트 드라이브 IC(200)에 포함된 것을 중심으로 설명하였다.
제1 스위치(S1)는 비반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제1-1 스위치(S1-1), 반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제1-2 스위치(S1-2), 제1 옵션 신호(OPT1)에 따라 제1-1 스위치(S1-1)의 출력과 제1-2 스위치(S1-2)의 출력 중 어느 하나를 선택하여 출력하는 제1 멀티플렉서(MUX1)를 포함한다.
제2 스위치(S2)는 비반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제2-1 스위치(S2-1), 반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제2-2 스위치(S2-2), 제2 옵션 신호(OPT2)에 따라 제2-1 스위치(S2-1)의 출력과 제2-2 스위치(S2-2)의 출력 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서(MUX2)를 포함한다.
제3 스위치(S3)는 비반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제3-1 스위치(S3-1)와, 제3 옵션 신호(OPT3)에 따라 제3-1 스위치(S3-1)의 출력을 출력할지 결정하는 제3-2 스위치(S3-2)를 포함한다.
제1 게이트 드라이브 IC(200)의 경우, 제1 스위치(S1)의 제1 멀티플렉서(MUX1)는 제1 옵션 신호(OPT1)에 따라 비반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제1-1 스위치(S1-1)의 출력을 선택하여 출력한다. 제2 스위치(S2)의 제2 멀티플렉서(MUX2)는 제2 옵션 신호(OPT2)에 따라 비반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제2-1 스위치(S2-1)의 출력을 선택하여 출력한다. 제3 스위치(S3)의 제3-2 스위치(S3-2)는 제3 옵션 신호(OPT3)에 따라 제3-1 스위치(S3-1)의 출력을 출력하도록 턴-온된다.
한편, 제2 및 제3 게이트 드라이브 IC(210, 220)의 스위치 회로(SC)의 구성 및 동작은 제1 게이트 드라이브 IC(200)와 실질적으로 동일하다. 다만, 제2 게이트 드라이브 IC(210)의 스위치 회로(SC)에는 제1 내지 제3 옵션 신호(OPT1~OPT3) 대신에 제4 내지 제6 옵션 신호(OPT4~OPT6)가 입력될 수 있고, 제3 게이트 드라이브 IC(220)의 스위치 회로(SC)에는 제1 내지 제3 옵션 신호(OPT1~OPT3) 대신에 제7 내지 제9 옵션 신호(OPT7~OPT9)가 입력될 수 있다. 또는, 제1 내지 제3 옵션 신호(OPT1~OPT3)를 이용하여 제2 게이트 드라이브 IC(210)의 스위치 회로(SC)의 동작을 제어할 수도 있다. 즉, 제1 내지 제p 옵션 신호(OPT1~OPTp)를 이용하여 제1 내지 제3 게이트 드라이브 IC(200, 210, 220) 별로 제1 내지 제3 스위치(S1~S3)의 기능을 선택할 수 있다. 이 경우, 제1 및 제2 멀티플렉서(MUX1, MUX2)는 제1 내지 제p 옵션 신호(OPT1~OPTp) 중 어느 하나를 입력받고, 그에 따라 어느 하나의 출력을 발생한다. 또한, 제3-2 스위치(S3-2)는 제1 내지 제p 옵션 신호(OPT1~OPTp) 중 어느 하나를 입력받고, 그에 따라 제3-1 스위치(S3-1)의 출력을 출력하거나 출력하지 않는다.
제2 게이트 드라이브 IC(210)의 경우, 제1 스위치(S1)의 제1 멀티플렉서(MUX1)는 반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제1-2 스위치(S1-2)의 출력을 선택하여 출력한다. 제2 스위치(S2)의 제2 멀티플렉서(MUX2)는 비반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제2-1 스위치(S2-1)의 출력을 선택하여 출력한다. 제3 스위치(S3)의 제3-2 스위치(S3-2)는 제3-1 스위치(S3-1)의 출력을 출력하도록 턴-온된다.
제3 게이트 드라이브 IC(220)의 경우, 제1 스위치(S1)의 제1 멀티플렉서(MUX1)는 반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제1-2 스위치(S1-2)의 출력을 선택하여 출력한다. 제2 스위치(S2)의 제2 멀티플렉서(MUX2)는 비반전된 제1 스위치 제어신호(SW_C1)를 입력받는 제2-1 스위치(S2-1)의 출력을 선택하여 출력한다. 제3 스위치(S3)의 제3-2 스위치(S3-2)는 제3-1 스위치(S3-1)의 출력을 출력하지 않도록 턴-오프된다.
도 5는 도 4의 옵션 신호 입력 단자의 일 예를 보여주는 도면이다. 도 5를 참조하면, 제1 내지 제3 옵션 입력 단자(OPT1_INPUT~OPT3_INPUT)가 나타나 있다. 제1 옵션 입력 단자(OPT1_INPUT)에는 제1 옵션 신호(OPT1)가 입력되고, 제2 옵션 입력 단자(OPT2_INPUT)에는 제2 옵션 신호(OPT2)가 입력되며, 제3 옵션 입력 단자(OPT3_INPUT)에는 제3 옵션 신호(OPT3)가 입력된다.
제1 옵션 입력 단자(OPT_INPUT)는 도 5와 같이 하이 로직 레벨 전압과 로우 로직 레벨 전압 사이를 스위칭하는 스위치(SW)를 포함한다. 하이 로직 레벨 전압은 전원 전압(VCC)로 설정되고, 로우 로직 레벨 전압은 그라운드 전압(GND)로 설정될 수 있다. 스위치(SW)를 이용하여 전원 전압(VCC) 또는 그라운드 전압(GND)을 연결함으로써, 제1 옵션 신호(OPT1)는 하이 또는 로우 로직 레벨로 발생할 수 있다. 제2 옵션 입력 단자(OPT2_INPUT)와 제3 옵션 입력 단자(OPT3_INPUT)도 제1 옵션 입력 단자(OPT1_INPUT)과 실질적으로 동일하게 구성될 수 있다.
한편, 제1 내지 제3 옵션 신호(OPT1~OPT3)는 타이밍 컨트롤러(110)의 옵션 제어부에서 생성된 후, 제1 내지 제3 옵션 입력 단자(OPT1_INPUT~OPT3_INPUT)에 입력될 수도 있다.
도 6은 도 4의 게이트 드라이브 IC의 입력 및 출력 신호를 보여주는 파형도이다. 도 6을 참조하면, 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(GSC), 제1 내지 제3 스위치 제어신호(SW_C1, SW_C2, SW_C3), 및 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)의 쉬프트 레지스터(SR)의 출력(OUT1~OUT12)이 나타나 있다.
게이트 스타트 펄스(GSP)는 첫 번째 쉬프트 레지스터의 출력을 발생하기 위해 프레임의 시작 초기에 발생한다. 게이트 쉬프트 클럭(GSC)은 소정의 주기로 발생하는 클럭 신호이다. 제1 내지 제3 스위치 제어신호(SW_C1, SW_C2, SW_C3)는 제1 내지 제3 게이트 드라이브 IC 각각의 제1 내지 제3 스위치(S1~S3)를 제어하기 위한 신호이다. 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)의 쉬프트 레지스터(SR)의 출력은 순차적으로 발생한다. 제1 게이트 드라이브 IC(200)의 쉬프트 레지스터(SR)는 순차적인 제1 내지 제4 출력(OUT1~OUT4)을 발생하고, 제2 게이트 드라이브 IC(210)의 쉬프트 레지스터(SR)는 순차적인 제5 내지 제8 출력(OUT5~OUT8)을 발생하며, 제3 게이트 드라이브 IC(220)의 쉬프트 레지스터(SR)는 순차적인 제9 내지 제12 출력(OUT9~OUT12)을 발생한다.
이하에서, 도 3 및 도 6을 참조하여 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)의 쉬프트 레지스터(SR)의 동작을 상세히 설명한다. 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)의 제1 내지 제3 스위치(S1~S3)의 기능은 도 4 및 도 5를 결부하여 설명한 바와 같이 옵션 신호(OPT)에 의해 선택된다.
t1 기간 동안, 게이트 스타트 펄스(GSP)는 제1 로직 레벨인 하이 로직 레벨(H)로 발생한다. 제1 내지 제3 스위치 제어신호(SW_C1, SW_C2, SW_C3)는 제1 로직 레벨인 하이 로직 레벨(H)로 발생한다.
제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2)는 하이 로직 레벨(H)의 제1 스위치 제어신호(SW_C1)에 응답하여 턴-온된다. 제1 게이트 드라이브 IC(200)의 제3 스위치(S3)는 반전된 제1 스위치 제어신호(SW_C1)가 입력되므로, 제2 로우 로직 레벨인 로우 로직 레벨(L)의 제1 스위치 제어신호(SW_C1)에 의해 턴-오프된다.
제2 게이트 드라이브 IC(210)의 제1 스위치(S1)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다. 제2 게이트 드라이브 IC(210)의 제2 스위치(S2)는 하이 로직 레벨(H)의 제2 스위치 제어신호(SW_C2)에 응답하여 턴-온된다. 제2 게이트 드라이브 IC(210)의 제3 스위치(S3)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다.
제3 게이트 드라이브 IC(220)의 제1 스위치(S1)는 반전된 제3 스위치 제어신호(SW_C3)가 입력되므로, 로우 로직 레벨(L)의 제3 스위치 제어신호(SW_C3)에 의해 턴-오프된다. 제3 게이트 드라이브 IC(220)의 제2 스위치(S2)는 하이 로직 레벨(H)의 제3 스위치 제어신호(SW_C3)에 응답하여 턴-온된다. 제3 게이트 드라이브 IC(220)의 제3 스위치(S3)는 옵션 신호(OPT)에 의해 제3 스위치 제어신호(SW_C3)에 상관없이 턴-오프된다.
종합해보면, 제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2), 제2 게이트 드라이브 IC(210)의 제2 스위치(S2), 제3 게이트 드라이브 IC(220)의 제2 스위치(S2)가 턴-온된다. 따라서, 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(200)의 쉬프트 레지스터(SR)의 제1 스테이지(ST1)에 공급된다. 제1 게이트 드라이브 IC(200)의 쉬프트 레지스터(SR)는 순차적으로 출력을 발생하기 시작한다.
t2 기간 동안, 게이트 스타트 펄스(GSP)는 제2 로직 레벨인 로우 로직 레벨(H)로 발생한다. 제1 내지 제3 스위치 제어신호(SW_C1, SW_C2, SW_C3)는 제2 로직 레벨인 로우 로직 레벨(L)로 발생한다.
제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2)는 로우 로직 레벨(L)의 제1 스위치 제어신호(SW_C1)에 의해 턴-오프된다. 제1 게이트 드라이브 IC(200)의 제3 스위치(S3)는 반전된 제1 스위치 제어신호(SW_C1)가 입력되므로, 하이 로직 레벨(H)의 제1 스위치 제어신호(SW_C1)에 응답하여 턴-온된다.
제2 게이트 드라이브 IC(210)의 제1 스위치(S1)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 하이 로직 레벨(H)의 제2 스위치 제어신호(SW_C2)에 응답하여 턴-온된다. 제2 게이트 드라이브 IC(210)의 제2 스위치(S2)는 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다. 제2 게이트 드라이브 IC(210)의 제3 스위치(S3)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 하이 로직 레벨(H)의 제2 스위치 제어신호(SW_C2)에 응답하여 턴-온된다.
제3 게이트 드라이브 IC(220)의 제1 스위치(S1)는 반전된 제3 스위치 제어신호(SW_C3)가 입력되므로, 하이 로직 레벨(H)의 제3 스위치 제어신호(SW_C3)에 응답하여 턴-온된다. 제3 게이트 드라이브 IC(220)의 제2 스위치(S2)는 로우 로직 레벨(L)의 제3 스위치 제어신호(SW_C3)에 의해 턴-오프된다. 제3 게이트 드라이브 IC(220)의 제3 스위치(S3)는 옵션 신호(OPT)에 의해 제3 스위치 제어신호(SW_C3)에 상관없이 턴-오프된다.
종합해보면, 제1 게이트 드라이브 IC(200)의 제1 스위치(S1)와 제3 스위치(S3), 제2 게이트 드라이브 IC(210)의 제1 스위치(S1)와 제3 스위치(S3), 제3 게이트 드라이브 IC(220)의 제1 스위치(S1)가 턴-온된다. 따라서, t2 기간 동안 제1 게이트 드라이브 IC(200)의 쉬프트 레지스터(SR)는 순차적으로 출력을 발생한다. 또한, 제1 게이트 드라이브 IC(200)의 쉬프트 레지스터(SR)의 제4 스테이지(ST4)의 출력이 제2 게이트 드라이브 IC(210)의 쉬프트 레지스터(SR)의 제1 스테이지(ST1)에 공급된다. 그러므로, 제2 게이트 드라이브 IC(210)의 쉬프트 레지스터(SR)는 순차적으로 출력을 발생하기 시작한다.
t3 기간 동안, 게이트 스타트 펄스(GSP)는 로우 로직 레벨(H)로 발생한다. 제1 스위치 제어신호(SW_C1)는 하이 로직 레벨(H)로 발생한다. 제2 및 제3 스위치 제어신호(SW_C2, SW_C3)는 로우 로직 레벨(L)로 발생한다.
제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2)는 하이 로직 레벨(H)의 제1 스위치 제어신호(SW_C1)에 응답하여 턴-온된다. 제1 게이트 드라이브 IC(200)의 제3 스위치(S3)는 반전된 제1 스위치 제어신호(SW_C1)가 입력되므로, 로우 로직 레벨(L)의 제1 스위치 제어신호(SW_C1)에 의해 턴-오프된다.
제2 게이트 드라이브 IC(210)의 제1 스위치(S1)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 하이 로직 레벨(H)의 제2 스위치 제어신호(SW_C2)에 응답하여 턴-온된다. 제2 게이트 드라이브 IC(210)의 제2 스위치(S2)는 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다. 제2 게이트 드라이브 IC(210)의 제3 스위치(S3)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 하이 로직 레벨(H)의 제2 스위치 제어신호(SW_C2)에 응답하여 턴-온된다.
제3 게이트 드라이브 IC(220)의 제1 스위치(S1)는 반전된 제3 스위치 제어신호(SW_C3)가 입력되므로, 하이 로직 레벨(H)의 제3 스위치 제어신호(SW_C3)에 응답하여 턴-온된다. 제3 게이트 드라이브 IC(220)의 제2 스위치(S2)는 로우 로직 레벨(L)의 제3 스위치 제어신호(SW_C3)에 의해 턴-오프된다. 제3 게이트 드라이브 IC(220)의 제3 스위치(S3)는 옵션 신호(OPT)에 의해 제3 스위치 제어신호(SW_C3)에 상관없이 턴-오프된다.
종합해보면, 제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2), 제2 게이트 드라이브 IC(210)의 제1 스위치(S1)와 제3 스위치(S3), 제3 게이트 드라이브 IC(220)의 제1 스위치(S1)가 턴-온된다. 따라서, t3 기간 동안 제2 게이트 드라이브 IC(210)의 쉬프트 레지스터(SR)는 순차적으로 출력을 발생한다. 또한, 제2 게이트 드라이브 IC(210)의 쉬프트 레지스터(SR)의 제4 스테이지(ST4)의 출력이 제3 게이트 드라이브 IC(220)의 쉬프트 레지스터(SR)의 제1 스테이지(ST1)에 공급된다. 그러므로, 제3 게이트 드라이브 IC(220)의 쉬프트 레지스터(SR)는 순차적으로 출력을 발생하기 시작한다.
t4 기간 동안, 게이트 스타트 펄스(GSP)는 로우 로직 레벨(H)로 발생한다. 제1 및 제2 스위치 제어신호(SW_C1, SW_C2)는 하이 로직 레벨(H)로 발생한다. 제3 스위치 제어신호(SW_C3)는 로우 로직 레벨(L)로 발생한다.
제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2)는 하이 로직 레벨(H)의 제1 스위치 제어신호(SW_C1)에 응답하여 턴-온된다. 제1 게이트 드라이브 IC(200)의 제3 스위치(S3)는 반전된 제1 스위치 제어신호(SW_C1)가 입력되므로, 로우 로직 레벨(L)의 제1 스위치 제어신호(SW_C1)에 의해 턴-오프된다.
제2 게이트 드라이브 IC(210)의 제1 스위치(S1)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다. 제2 게이트 드라이브 IC(210)의 제2 스위치(S2)는 하이 로직 레벨(H)의 제2 스위치 제어신호(SW_C2)에 응답하여 턴-온된다. 제2 게이트 드라이브 IC(210)의 제3 스위치(S3)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다.
제3 게이트 드라이브 IC(220)의 제1 스위치(S1)는 반전된 제3 스위치 제어신호(SW_C3)가 입력되므로, 하이 로직 레벨(H)의 제3 스위치 제어신호(SW_C3)에 응답하여 턴-온된다. 제3 게이트 드라이브 IC(220)의 제2 스위치(S2)는 로우 로직 레벨(L)의 제3 스위치 제어신호(SW_C3)에 의해 턴-오프된다. 제3 게이트 드라이브 IC(220)의 제3 스위치(S3)는 옵션 신호(OPT)에 의해 제3 스위치 제어신호(SW_C3)에 상관없이 턴-오프된다.
종합해보면, 제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2), 제2 게이트 드라이브 IC(210)의 제2 스위치(S2), 제3 게이트 드라이브 IC(220)의 제1 스위치(S1)가 턴-온된다. 따라서, t4 기간 동안 제3 게이트 드라이브 IC(220)의 쉬프트 레지스터(SR)가 순차적으로 출력을 발생한다.
t5 기간 동안, 게이트 스타트 펄스(GSP)는 로우 로직 레벨(H)로 발생한다. 제1 내지 제3 스위치 제어신호(SW_C1, SW_C2, SW_C3)는 하이 로직 레벨(H)로 발생한다.
제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2)는 하이 로직 레벨(H)의 제1 스위치 제어신호(SW_C1)에 응답하여 턴-온된다. 제1 게이트 드라이브 IC(200)의 제3 스위치(S3)는 반전된 제1 스위치 제어신호(SW_C1)가 입력되므로, 로우 로직 레벨(L)의 제1 스위치 제어신호(SW_C1)에 의해 턴-오프된다.
제2 게이트 드라이브 IC(210)의 제1 스위치(S1)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다. 제2 게이트 드라이브 IC(210)의 제2 스위치(S2)는 하이 로직 레벨(H)의 제2 스위치 제어신호(SW_C2)에 응답하여 턴-온된다. 제2 게이트 드라이브 IC(210)의 제3 스위치(S3)는 반전된 제2 스위치 제어신호(SW_C2)가 입력되므로, 로우 로직 레벨(L)의 제2 스위치 제어신호(SW_C2)에 의해 턴-오프된다.
제3 게이트 드라이브 IC(220)의 제1 스위치(S1)는 반전된 제3 스위치 제어신호(SW_C3)가 입력되므로, 로우 로직 레벨(L)의 제3 스위치 제어신호(SW_C3)에 의해 턴-오프된다. 제3 게이트 드라이브 IC(220)의 제2 스위치(S2)는 하이 로직 레벨(H)의 제3 스위치 제어신호(SW_C3)에 응답하여 턴-온된다. 제3 게이트 드라이브 IC(220)의 제3 스위치(S3)는 옵션 신호(OPT)에 의해 제3 스위치 제어신호(SW_C3)에 상관없이 턴-오프된다.
종합해보면, 제1 게이트 드라이브 IC(200)의 제1 및 제2 스위치(S1, S2), 제2 게이트 드라이브 IC(210)의 제2 스위치(S2), 제3 게이트 드라이브 IC(220)의 제2 스위치(S2)가 턴-온된다. 따라서, t5 기간은 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)가 어떠한 출력도 발생하지 않는 휴지 기간이다.
이상에서 살펴본 바와 같이, 본 발명의 제1 내지 제3 게이트 드라이브 IC(200, 210, 220)는 제1 내지 제3 스위치 제어신호(SW_C1, SW_C2, SW_C3)를 이용하여 게이트 스타트 펄스 라인(GSPL)의 접속을 제어함으로써, 게이트 스타트 펄스 라인(GSPL)을 통해 게이트 스타트 펄스(GSP)를 공급받을 뿐만 아니라, 게이트 스타트 펄스 라인(GSPL)을 캐리 신호 라인으로 이용할 수 있도록 하였다. 그 결과, 본 발명은 종래의 캐리 신호 라인(CL)을 이용하여 게이트 스타트 펄스를 공급할 수 있으므로, 종래의 게이트 스타트 펄스 라인(GSPL)을 삭제할 수 있다. 따라서, 본 발명은 표시장치의 베젤을 줄일 수 있는 장점이 있다.
도 7은 도 3의 게이트 드라이브 IC를 더욱 상세히 보여주는 회로도이다. 도 3에서는 게이트 스타트 펄스 라인(GSPL)과 쉬프트 레지스터(SR) 만이 도시되어 있다. 도 7을 참조하면, 게이트 드라이브 IC는 쉬프트 레지스터(SR), 레벨 쉬프터(LS), 쉬프트 레지스터(SR)와 레벨 쉬프터(LS) 사이에 접속된 다수의 논리곱 게이트(이하, "AND 게이트"라 함)(AG) 및 게이트 출력 인에이블 신호(GOE)를 반전시키기 위한 제1 인버터(I1)를 포함한다.
쉬프트 레지스터(SR)는 종속적으로 접속된 다수의 스테이지들(ST1~ST5)을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. 다수의 스테이지들(ST1~ST5) 각각은 D-플립플롭으로 형성될 수 있다. AND 게이트들(AG) 각각은 쉬프트 레지스터(SR)의 출력신호와 게이트 출력 인에이블 신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 제1 인버터(I1)는 게이트 출력 인에이블 신호(GOE)를 반전시켜 AND 게이트들(AG)에 공급한다. 따라서, 게이트 드라이브 IC는 게이트 출력 인에이블 신호(GOE)가 로우 로직 레벨일 때에만 출력을 발생한다.
레벨 쉬프터(LS)는 AND 게이트(AG)의 출력전압 스윙폭을 표시패널(10)의 픽셀 어레이(PIXEL ARRAY)에 형성된 박막 트랜지스터(Thin Film Transistor, TFT)의 동작이 가능한 스윙 폭으로 쉬프트시킨다. 즉, 레벨 쉬프터(LS)는 도 8과 같이 AND 게이트(AG)의 출력전압의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프터(LS)로부터 출력되는 스캔 신호는 표시패널(10)의 게이트 라인들에 순차적으로 공급된다.
도 9는 도 3의 제1 게이트 드라이브 IC를 상세히 보여주는 회로도이다. 도 9를 참조하면, 제1 게이트 드라이브 IC(200)는 쉬프트 레지스터(SR), 제1 내지 제3 스위치(S1~S3), 및 제1 스위치 제어부(201)를 포함한다. 쉬프트 레지스터(SR), 제1 내지 제3 스위치(S1~S3)는 도 3에서 설명한 바와 같다.
제1 스위치 제어부(201)는 제2 내지 제4 인버터(I2~I4), 및 D-플립플롭(F)을 포함한다. D-플립플롭(F)은 클럭 단자(CLK), 리셋 단자(CLR), 입력 단자(D), 출력 단자(Q)를 포함한다. D-플립플롭(F)은 클럭 단자(CLK)를 통해 입력되는 신호의 라이징 에지에 동기하여 라이징되고, 리셋 단자(CLR)를 통해 입력되는 신호의 라이징 에지에 동기하여 폴링되는 신호를 출력한다. 제2 인버터(I2)는 D-플립플롭(F)의 클럭 단자(CLK)와 게이트 스타트 펄스 라인(GSPL) 사이에 접속된다. 제2 인버터(I2)는 게이트 스타트 펄스 라인(GSPL)으로부터 공급되는 게이트 스타트 펄스(GSP)를 반전시켜 D-플립플롭(F)의 클럭 단자(CLK)로 공급한다. 제3 인버터(I3)는 D-플립플롭(F)의 리셋 단자(CLR)와 제5 스테이지(ST5)의 출력 단자 사이에 접속된다. 제3 인버터(I3)는 제5 스테이지(ST5)의 출력(OUT(5))을 반전시켜 D-플립플롭(F)의 리셋 단자(CLR)로 공급한다. 제4 인버터(I4)는 D-플립플롭(F)의 출력 단자(Q)에 접속되어 D-플립플롭(F)의 출력을 반전시킨다.
도 10은 도 9의 제1 스위치 제어부의 입력 및 출력 파형의 일 예를 보여주는 파형도이다. 도 10을 참조하면, 게이트 스타트 펄스(GSP), 반전된 게이트 스타트 펄스(GSP_INV), 제5 스테이지(ST5)의 출력(OUT(5)), 반전된 제5 스테이지(ST5)의 출력(OUT(5)_INV), D-플립플롭(F)의 출력(Q_OUT), 및 제1 스위치 제어신호(SW_C1)가 나타나 있다. 이하에서, 도 9 및 도 10을 참조하여 제1 스위치 제어부(201)의 제1 스위치 제어신호(SW_C1) 출력 방법에 대해 상세히 설명한다.
게이트 스타트 펄스(GSP)는 제2 인버터(I2)에 의해 반전된다. 반전된 게이트 스타트 펄스(GSP_INV)는 D-플립플롭(F)의 클럭 단자(CLK)로 입력된다. 제5 스테이지(ST5)의 출력(OUT(5))은 제3 인버터(I3)에 의해 반전된다. 반전된 제5 스테이지(ST5)의 출력(OUT(5)_INV)은 D-플립플롭(F)의 리셋 단자(CLR)로 입력된다. D-플립플롭(F)은 클럭 단자(CLK)를 통해 입력된 반전된 게이트 스타트 펄스(GSP_INV)의 라이징 에지에 동기하여 라이징되고, 리셋 단자(CLR)를 통해 입력된 반전된 제5 스테이지(ST5)의 출력(OUT(5)_INV)의 라이징 에지에 동기하여 폴링되는 출력(Q_OUT)을 발생한다. D-플립플롭(F)의 출력(Q_OUT)은 제4 인버터(I4)에 의해 반전된다. 즉, 제1 스위치 제어신호(SW_C1)는 D-플립플롭(F)의 출력(Q_OUT)을 반전시킴으로써 생성된다. 따라서, 제1 스위치 제어신호(SW_C1)는 게이트 스타트 펄스(GSP)의 폴링 에지에 동기하여 폴링되고, 제5 스테이지(ST5)의 출력(OUT(5))의 폴링 에지에 동기하여 라이징된다.
제2 및 제3 스위치 제어신호(SW_C2, SW_C3)는 제1 스위치 제어신호(SW_C1)와 같은 방법으로 발생한다. 다만, 제2 게이트 드라이브 IC(210)의 쉬프트 레지스터(SR)의 제5 스테이지(ST5)의 출력(OUT(5))은 제1 게이트 드라이브 IC(210)의 쉬프트 레지스터(SR)의 제5 스테이지(ST5)의 출력(OUT(5))보다 지연되므로, 제2 스위치 제어신호(SW_C2)는 도 6과 같이 제1 스위치 제어신호(SW_C1)보다 더 긴 기간 동안 제2 로직 레벨인 로우 로직 레벨(L)을 유지한다. 또한, 제3 게이트 드라이브 IC(220)의 쉬프트 레지스터(SR)의 제5 스테이지(ST5)의 출력(OUT(5))은 제1 및 제2 게이트 드라이브 IC(200, 210)의 쉬프트 레지스터(SR)의 제5 스테이지(ST5)의 출력(OUT(5))보다 지연되므로, 제3 스위치 제어신호(SW_C3)는 도 6과 같이 제1 및 제2 스위치 제어신호(SW_C1, SW_C2)보다 더 긴 기간 동안 로우 로직 레벨(L)을 유지한다.
도 11은 본 발명의 실시예에 따른 게이트 구동회로의 입력 및 출력 신호를 보여주는 실험결과 도면이다. 도 11을 참조하면, 아래에서부터 게이트 쉬프트 클럭(GSC), 게이트 스타트 펄스(GSP), 제1 및 제2 스위치 제어신호(SW_C1, SW_C2), 쉬프트 레지스터로부터 출력된 제1 내지 제12 출력(OUT1~OUT12)이 나타나 있다.
본 발명의 실시예에 따른 게이트 구동회로는 게이트 스타트 펄스(GSP)가 발생한 시점을 기준으로 제1 내지 제12 출력(OUT1~OUT12)을 순차적으로 발생시킨다. 즉, 본 발명의 게이트 구동회로는 제1 및 제2 스위치 제어신호(SW_C1, SW_C2)를 이용하여 게이트 스타트 펄스 라인(GSPL)의 접속을 제어함으로써, 게이트 스타트 펄스 라인(GSPL)을 통해 게이트 스타트 펄스(GSP)를 공급받을 뿐만 아니라, 게이트 스타트 펄스 라인(GSPL)을 캐리 신호 라인으로 이용할 수 있도록 하였다. 그 결과, 본 발명은 캐리 신호 라인(CL)을 이용하여 게이트 스타트 펄스를 공급할 수 있으므로, 종래의 게이트 스타트 펄스 라인(GSPL)을 삭제할 수 있다. 따라서, 본 발명은 표시장치의 베젤을 줄일 수 있는 장점이 있다.
도 12는 본 발명의 실시예에 따른 타이밍 컨트롤러로부터 게이트 드라이브 IC로의 신호 라인들을 보여주는 도면이다. 도 12를 참조하면, 표시패널의 하부에 소스 인쇄회로보드(PCB)가 부착된 경우, 게이트 스타트 펄스 라인(GSPL), 게이트 쉬프트 클럭 라인(GSCL), 게이트 출력 인에이블 신호 라인(GOEL)이 나타나 있다.
본 발명의 실시예에서 게이트 스타트 펄스 라인(GSPL)은 제3 게이트 드라이브 IC(220)으로 입력되고, 캐리 신호 라인(CL)을 이용하여 제1 게이트 드라이브 IC(200)의 쉬프트 레지스터(SR)의 제1 스테이지(ST1)로 공급된다. 그 결과, 본 발명은 도 1에 도시된 종래의 캐리 신호 라인(CL)을 이용하여 게이트 스타트 펄스를 공급할 수 있으므로, 종래의 게이트 스타트 펄스 라인(GSPL)은 삭제될 수 있다. 따라서, 도 12에 도시된 본 발명의 실시예에 따른 표시장치의 베젤(B2)은 도 1에 도시된 종래 표시장치의 베젤(B1)에 비하여 줄어들게 된다. 본 발명의 실시예에 따른 표시장치는 베젤(B2)의 감소로 인하여 슬림하게 구현될 수 있는 장점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: 표시패널 110: 타이밍 콘트롤러
120: 소스 드라이브 IC 130: 게이트 구동회로
140: 인쇄회로보드 200: 제1 게이트 드라이브 IC
201: 제1 스위치 제어부 210: 제2 게이트 드라이브 IC
211: 제2 스위치 제어부 220: 제3 게이트 드라이브 IC
221: 제3 스위치 제어부

Claims (13)

  1. 게이트 스타트 펄스 또는 전단 스테이지의 출력을 입력받는 입력 단자와, 순차적으로 출력을 발생하는 출력 단자를 구비하는 제1 내지 제n 스테이지를 포함하는 쉬프트 레지스터;
    제1 노드와 제1 스테이지의 입력 단자를 접속시키는 제1 스위치;
    상기 제1 노드와 제2 노드를 접속시키는 제2 스위치;
    상기 제2 노드와 상기 제n-1 스테이지의 출력 단자를 접속시키는 제3 스위치; 및
    상기 게이트 스타트 펄스와 상기 제n 스테이지의 출력을 이용하여 상기 스위치들의 개폐를 제어하는 스위치 제어신호를 출력하는 스위치 제어부를 포함하는 게이트 드라이브 IC.
  2. 제 1 항에 있어서,
    상기 제1 스위치는 비반전된 스위치 제어신호를 입력받는 제1-1 스위치, 반전된 스위치 제어신호를 입력받는 제1-2 스위치, 및 상기 제1-1 스위치의 출력과 상기 제1-2 스위치의 출력 중 어느 하나를 선택하여 출력하는 제1 멀티플렉서를 포함하고,
    상기 제2 스위치는 비반전된 스위치 제어신호를 입력받는 제2-1 스위치, 반전된 스위치 제어신호를 입력받는 제2-2 스위치, 및 상기 제2-1 스위치의 출력과 상기 제2-2 스위치의 출력 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서를 포함하며,
    상기 제3 스위치는 반전된 스위치 제어신호를 입력받는 제3-1 스위치, 및 상기 제3-1 스위치의 출력을 출력할지 결정하는 제3-2 스위치를 포함하는 것을 특징으로 하는 게이트 드라이브 IC.
  3. 제 1 항에 있어서,
    상기 게이트 스타트 펄스 제어신호 출력부는,
    상기 게이트 스타트 펄스를 반전시키는 제2 인버터;
    상기 제n 스테이지의 출력을 반전시키는 제3 인버터;
    상기 제2 인버터에 의해 반전된 게이트 스타트 펄스의 라이징 에지에 동기하여 라이징되고, 상기 제3 인버터에 의해 반전된 제n 스테이지의 출력의 라이징 에지에 동기하여 폴링되는 신호를 출력하는 D-플립플롭; 및
    상기 D-플립플롭의 출력을 반전시키는 제4 인버터를 포함하는 것을 특징으로 하는 게이트 드라이브 IC.
  4. 제 3 항에 있어서,
    상기 스위치 제어신호는,
    상기 게이트 스타트 펄스의 폴링 에지에 동기하여 폴링되고 상기 제n 스테이지의 출력의 폴링 에지에 동기하여 라이징되는 것을 특징으로 하는 게이트 드라이브 IC.
  5. 제 1 항에 있어서,
    상기 제1 내지 제n-1 스테이지의 출력을 게이트 인에이블 신호의 반전신호와 논리곱 연산하는 AND 게이트들; 및
    상기 AND 게이트들로부터 연산된 신호를 게이트 하이 전압과 상기 게이트 하이 전압보다 낮은 게이트 로우 전압으로 레벨 쉬프팅하는 레벨 쉬프터를 더 포함하는 게이트 드라이브 IC.
  6. 데이터 라인들과, 상기 데이터 라인들과 교차되는 게이트 라인들을 포함하는 표시패널;
    상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동회로; 및
    상기 데이터 전압에 동기되는 스캔 신호를 상기 게이트 라인들에 순차적으로 공급하는 제1 내지 제m(m은 2 이상의 자연수) 게이트 드라이브 IC를 포함하는 게이트 구동회로를 포함하고,
    상기 제1 내지 제m 게이트 드라이브 IC 각각은,
    게이트 스타트 펄스 또는 전단 스테이지의 출력을 입력받는 입력 단자와, 순차적으로 출력을 발생하는 출력 단자를 구비하는 제1 내지 제n 스테이지를 포함하는 쉬프트 레지스터;
    제1 노드와 제1 스테이지의 입력 단자를 접속시키는 제1 스위치;
    상기 제1 노드와 제2 노드를 접속시키는 제2 스위치;
    상기 제2 노드와 상기 제n-1 스테이지의 출력 단자를 접속시키는 제3 스위치; 및
    상기 게이트 스타트 펄스와 상기 제n 스테이지의 출력을 이용하여 상기 스위치들의 개폐를 제어하는 스위치 제어신호를 출력하는 스위치 제어부를 포함하는 것을 특징으로 하는 표시장치.
  7. 제 6 항에 있어서,
    상기 게이트 드라이브 IC별로 상기 제1 내지 제3 스위치들의 기능을 선택하기 위해 제1 내지 제p 옵션 신호를 발생하는 것을 특징으로 하는 표시장치.
  8. 제 7 항에 있어서,
    제 1 항에 있어서,
    상기 제1 스위치는 비반전된 스위치 제어신호를 입력받는 제1-1 스위치, 반전된 스위치 제어신호를 입력받는 제1-2 스위치, 및 상기 제1 내지 제p 옵션 신호 중 어느 하나를 입력받고 상기 제1-1 스위치의 출력과 상기 제1-2 스위치의 출력 중 어느 하나를 선택하여 출력하는 제1 멀티플렉서를 포함하고,
    상기 제2 스위치는 비반전된 스위치 제어신호를 입력받는 제2-1 스위치, 반전된 스위치 제어신호를 입력받는 제2-2 스위치, 및 상기 제1 내지 제p 옵션 신호 중 어느 하나를 입력받고 상기 제2-1 스위치의 출력과 상기 제2-2 스위치의 출력 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서를 포함하며,
    상기 제3 스위치는 반전된 스위치 제어신호를 입력받는 제3-1 스위치, 및 상기 제1 내지 제p 옵션 신호 중 어느 하나를 입력받고 상기 제3-1 스위치의 출력을 출력할지 결정하는 제3-2 스위치를 포함하는 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 제1 게이트 드라이브 IC의 경우, 제1 스위치는 상기 제1-1 스위치의 출력을 출력하고, 상기 제2 스위치는 상기 제2-1 스위치의 출력을 출력하며, 상기 제3 스위치는 상기 제3-1 스위치의 출력을 출력하고,
    상기 제2 게이트 드라이브 IC의 경우, 제1 스위치는 상기 제1-2 스위치의 출력을 출력하고, 상기 제2 스위치는 상기 제2-1 스위치의 출력을 출력하며, 상기 제3 스위치는 상기 제3-1 스위치의 출력을 출력하고,
    상기 제3 게이트 드라이브 IC의 경우, 제1 스위치는 상기 제1-2 스위치의 출력을 출력하고, 상기 제2 스위치는 상기 제2-1 스위치의 출력을 출력하며, 상기 제3 스위치는 상기 제3-1 스위치의 출력을 출력하지 않는 것을 특징으로 하는 표시장치.
  10. 제 6 항에 있어서,
    상기 게이트 스타트 펄스 제어신호 출력부는,
    상기 게이트 스타트 펄스를 반전시키는 제2 인버터;
    상기 제n 스테이지의 출력을 반전시키는 제3 인버터;
    상기 제2 인버터에 의해 반전된 게이트 스타트 펄스의 라이징 에지에 동기하여 라이징되고, 상기 제3 인버터에 의해 반전된 제n 스테이지의 출력의 라이징 에지에 동기하여 폴링되는 신호를 출력하는 D-플립플롭; 및
    상기 D-플립플롭의 출력을 반전시키는 제4 인버터를 포함하는 것을 특징으로 하는 표시장치.
  11. 제 10 항에 있어서,
    상기 게이트 스타트 펄스 제어신호는,
    상기 게이트 스타트 펄스의 폴링 에지에 동기하여 폴링되고 상기 제n 스테이지의 출력의 폴링 에지에 동기하여 라이징되는 것을 특징으로 하는 표시장치.
  12. 제 10 항에 있어서,
    상기 제1 게이트 드라이브 IC의 스위치 제어신호는 제2 로직 레벨 기간이 가장 짧고, 상기 제m 게이트 드라이브 IC의 스위치 제어신호는 제2 로직 레벨 기간이 가장 긴 것을 특징으로 하는 표시장치.
  13. 제 6 항에 있어서,
    상기 제1 내지 제m 게이트 드라이브 IC들 각각은
    상기 제1 내지 제n-1 스테이지의 출력을 게이트 인에이블 신호의 반전신호와 논리곱 연산하는 AND 게이트들; 및
    상기 AND 게이트들로부터 연산된 신호를 게이트 하이 전압과 상기 게이트 하이 전압보다 낮은 게이트 로우 전압으로 레벨 쉬프팅하는 레벨 쉬프터를 더 포함하는 것을 특징으로 하는 표시장치.
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