KR20120134507A - 자기장 통신 시스템과 그 시스템에 사용되는 자기장 통신 송신기 및 자기장 통신 수신기 - Google Patents

자기장 통신 시스템과 그 시스템에 사용되는 자기장 통신 송신기 및 자기장 통신 수신기 Download PDF

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Abstract

자기장 통신 시스템이 개시된다. 상기 자기장 통신 시스템은 자기장 통신 송신기와 자기장 통신 수신기를 포함하며, 상기 자기장 통신 송신기는 데이터 신호를 인코딩하고, 인코드된 신호를 반송파 주파수 정현파 신호와 혼합하여 전송 신호를 발생하고, 상기 전송 신호를 안테나를 이용하여 자기장 통신 채널을 통하여 외부의 자기장 통신 시스템으로 송신하며, 상기 자기장 통신 수신기는 상기 자기장 통신 채널을 통하여 상기 외부의 자기장 통신 시스템으로부터 전송된 자기장 신호를 상기 안테나를 이용하여 수신하고, 상기 자기장 신호를 반송파 주파수 정현파 신호와 반송파 주파수 여현파 신호 각각을 이용하여 복조하고, 복조된 신호들 각각에 대해서 서로 다른 위상을 갖는 복수의 보드 레이트(baud rate) 클럭 신호들 각각을 이용하여 디코딩한다.

Description

자기장 통신 시스템과 그 시스템에 사용되는 자기장 통신 송신기 및 자기장 통신 수신기{MAGNETIC FIELD COMMUNICATION SYSTEM AND MAGNETIC FIELD COMMUNICATION TRANSMITTER AND MAGNETIC FIELD COMMUNICATION RECIEVER USING THEREIN}
본 발명의 개념에 따른 실시 예는 자기장 통신 장치에 관한 것으로, 특히 구조가 간단하고 제조가격이 낮고 통신가능범위가 넓은 자기장 통신 시스템과 그 시스템에 사용되는 자기장 통신 송신기 및 자기장 통신 수신기에 관한 것이다.
자기장은 통신 채널의 매질(meduim)에 따라 유전율(dielctric permeability)이 크게 변하는 전기장과 달리, 자성 물질을 제외한 매질에서 거의 일정한 투자율(magnetic permeability)을 가진다. 따라서, 자기장 통신은 금속, 수중, 지중, 건물 붕괴 장해 등 극한 환경에서도 무선 통신을 가능하게 하여 매질에 따라 수신율이 크게 변하는 기존 무선 통신의 문제점을 해결하는 차세대 무선통신 시스템으로 각광받고 있다.
종래의 자기장 통신 시스템에서는, 송신기에서 반송파(carrier)는 오실레이터(oscillator)를 이용하여 발생되고, 수신기에서 수신 신호는 PLL(phase-locked loop) 칩을 이용하여 발생된 정현파 신호를 사용하여 복조하므로, 회로의 구조가 복잡하고 제조 가격이 비싼 문제가 있다. 특히, 상기 PLL 칩은 가격이 비쌀 뿐 아니라 임의로 반송파 주파수를 변경할 수 없는 문제점이 있다. 또한, 종래의 자기장 통신 시스템은 통신 범위가 좁다는 제한이 있다.
본 발명이 이루고자 하는 기술적인 과제는 송신기에서 전류 증폭기를 이용하여 통신 가능 범위를 넓히고, 송신기에서 반송파는 FPGA(field programmable gate array)의 내부 클럭을 이용하여 반송파를 발생되고, 수신기에서 수신 신호는 FPGA의 내부 클럭 신호를 이용하여 발생된 정현파와 여현파 각각을 이용하여 복조되고 상기 FPGA의 상기 내부 클럭 신호를 분주한 위상이 서로 다른 복수의 보드 레이트(baud rate) 클럭 신호들 각각을 이용하여 복조된 신호들 각각을 디코딩함으로써 구조를 간단하게 하고 제조 가격을 낮출 수 있도록 하는 자기장 통신 시스템과 그 시스템에 사용되는 자기장 통신 송신기 및 자기장 통신 수신기를 제공하는 것이다.
본 발명의 실시 예에 따른 자기장 통신 시스템은 자기장 통신 송신기와 자기장 통신 수신기를 포함하며, 상기 자기장 통신 송신기는 데이터 신호를 인코딩하고, 인코드된 신호를 반송파 주파수 정현파 신호와 혼합하여 전송 신호를 발생하고, 상기 전송 신호를 안테나를 이용하여 자기장 통신 채널을 통하여 외부의 자기장 통신 시스템으로 송신하며, 상기 자기장 통신 수신기는 상기 자기장 통신 채널을 통하여 상기 외부의 자기장 통신 시스템으로부터 전송된 자기장 신호를 상기 안테나를 이용하여 수신하고, 상기 자기장 신호를 반송파 주파수 정현파 신호와 반송파 주파수 여현파 신호 각각을 이용하여 복조하고, 복조된 신호들 각각에 대해서 서로 다른 위상을 갖는 복수의 보드 레이트(baud rate) 클럭 신호들 각각을 이용하여 디코딩한다.
상기 반송파 주파수 정현파 신호의 위상과 상기 반송파 주파수 여현파 신호의 위상의 차이는 90도일 수 있고, 상기 복수의 보드 레이트 클럭 신호들 사이의 위상차는 90도일 수 있다.
상기 자기장 통신 송신기는 상기 전송 신호의 전류를 증폭하여 송신할 수 있다.
상기 반송파 주파수 정현파 신호 및 상기 반송파 주파수 여현파 신호 각각은 FPGA(Field Programmable Gate Array)의 내부 클럭 신호를 분주하고, 분주된 신호를 변환하여 발생될 수 있고, 상기 복수의 보드 레이트 클럭 신호들 각각은 상기 FPGA의 상기 내부 클럭 신호를 분주하여 발생될 수 있다.
본 발명의 실시 예에 따른 자기장 통신 송신기는 데이터 신호를 인코딩하고, 인코드된 신호와 반송파 주파수 클럭 신호를 출력하는 FPGA(Field Programmable Gate Arrat); 상기 인코드된 신호를 레귤레이팅하고, 상기 반송파 주파수 클럭 신호를 반송파 주파수 정현파 신호로 변환하고, 상기 레귤레이트된 인코드된 신호와 상기 반송파 주파수 정현파 신호를 혼합하여 전송 신호를 발생하고, 상기 전송 신호를 출력하는 변조부; 및 상기 전송 신호를 증폭하고, 상기 증폭된 전송 신호를 자기장 통신 채널을 통하여 송신하는 송신부를 포함한다.
상기 FPGA는 상기 데이터 신호를 수신하는 데이터 입력 모듈; 상기 FPGA의 내부 클럭 신호를 반송파 주파수로 분주하여 상기 반송파 주파수 클럭 신호를 발생하는 반송파 주파수 분주 모듈; 상기 FPGA의 상기 내부 클럭 신호를 보드 레이트(baud rate)로 분주하여 보드 레이트 클럭 신호를 발생하는 보드 레이트 분주 모듈; 및 상기 데이터 신호와 상기 보드 레이트 클럭 신호를 혼합하여 상기 인코드된 신호를 발생하는 인코딩 모듈을 포함할 수 있다.
상기 변조부는 상기 반송파 주파수 클럭 신호를 상기 반송파 주파수 정현파 신호로 변환하는 저역통과필터; 상기 인코드된 신호를 레귤레이팅하는 전압 레벨 레귤레이터; 및 상기 반송파 주파수 정현파 신호와 상기 레귤레이트된 인코드된 신호를 혼합하여 상기 전송 신호를 발생하는 믹서를 포함할 수 있다.
상기 송신부는 상기 전송 신호의 전압을 증폭하는 전압 증폭기; 상기 전압 증폭기로부터 출력된 상기 전송 신호의 전류를 증폭하는 전류 증폭기; 및 상기 전류 증폭기로부터 출력된 상기 전송 신호를 상기 자기장 통신 채널을 통하여 송신하는 송신 안테나를 포함할 수 있다.
본 발명의 실시 예에 따른 자기장 통신 수신기는 자기장 통신 채널을 통하여 자기장 통신 송신기로부터 자기장 신호를 수신하고, 상기 자기장 신호의 잡음을 제거하고 증폭된 수신 신호를 출력하는 수신부; 제1 반송파 주파수 클럭 신호를 반송파 주파수 정현파 신호로 변환하고, 제2 반송파 주파수 클럭 신호를 반송파 주파수 여현파 신호로 변환하고, 상기 수신 신호와 상기 반송파 주파수 정현파 신호를 혼합하여 제1 복조 신호를 출력하고, 상기 수신 신호와 상기 반송파 주파수 여현파 신호를 혼합하여 제2 복조 신호를 출력하는 복조부; 및 상기 제1 반송파 주파수 클럭 신호와 상기 제2 반송파 주파수 클럭 신호를 출력하고, 상기 제1 복조 신호를 다수의 보드 레이트(baud rate) 클럭 신호들 각각과 혼합하여 생성된 신호들 중에서 데이터가 존재하는 신호를 제1 출력 신호로 선택하고, 상기 제2 복조 신호를 상기 다수의 보드 레이트 클럭 신호들 각각과 혼합하여 생성된 신호들 중에서 데이터가 존재하는 신호를 제2 출력 신호로 선택하고, 상기 제1 출력신호와 상기 제2 출력신호 중 프리엠블(preamble) 조건을 만족하는 적어도 하나를 적어도 하나의 데이터 신호로 출력하는 FPGA(Field Programmable Gate Array)를 포함한다.
상기 복조부는 상기 제1 반송파 주파수 클럭 신호를 상기 반송파 주파수 정현파 신호로 변환하고, 상기 제2 반송파 주파수 클럭 신호를 상기 반송파 주파수 여현파 신호로 변환하는 복수의 제1 저역통과필터들; 상기 수신 신호를 상기 반송파 주파수 정현파 신호와 혼합하여 제1 베이스밴드 신호를 발생하고, 상기 수신 신호를 상기 반송파 주파수 여현파 신호와 혼합하여 제2 베이스밴드 신호를 발생하는 복수의 믹서들; 상기 제1 베이스밴드 신호 및 상기 제2 베이스밴드 신호 각각의 고주파 잡음을 제거하는 복수의 제2 저역통과필터들; 각각이 상기 복수의 제2 저역통과필터들 각각으로부터 출력된 상기 제1 베이스밴드 신호 및 상기 제2 베이스밴드 신호를 증폭하는 복수의 제2 증폭기들; 상기 복수의 제2 증폭기들 각각으로부터 출력된 상기 제1 베이스밴드 신호와 상기 제2 베이스밴드 신호를 디지털 신호로 변환하여 상기 제1 복조 신호와 상기 제2 복조 신호로 출력하는 복수의 아날로그-디지털 변환기들을 포함할 수 있다.
상기 FPGA는 상기 FPGA의 내부 클럭 신호를 반송파 주파수로 분주하여 상기 제1 반송파 주파수 클럭 신호를 발생하는 제1 반송파 주파수 분주 모듈; 상기 FPGA의 상기 내부 클럭 신호를 상기 반송파 주파수로 분주하여 상기 제2 반송파 주파수 클럭 신호를 발생하는 제2 반송파 주파수 분주 모듈; 상기 FPGA의 상기 내부 클럭 신호를 보드 레이트로 분주하여 제1 보드 레이트 클럭 신호를 발생하는 제1 보드 레이트 분주 모듈; 상기 FPGA의 상기 내부 클럭 신호를 상기 보드 레이트로 분주하여 제2 보드 레이트 클럭 신호를 발생하는 제2 보드 레이트 분주 모듈; 상기 제1 복조 신호와 상기 제1 보드 레이트 클럭 신호를 혼합하여 제1 출력 신호를 발생하고, 상기 제1 복조 신호와 상기 제2 보드 레이트 클럭 신호를 혼합하여 제2 출력 신호를 발생하는 복수의 제1 출력 모듈들; 상기 제2 복조 신호와 상기 제1 보드 레이트 클럭 신호를 혼합하여 제3 출력 신호를 발생하고, 상기 제2 복조 신호와 상기 제2 보드 레이트 클럭 신호를 혼합하여 제4 출력 신호를 발생하는 복수의 제2 출력 모듈들; 상기 제1 출력 신호와 상기 제2 출력 신호 중 데이터가 존재하는 신호를 선택하여 출력하는 제1 선택 모듈; 상기 제3 출력 신호와 상기 제4 출력 신호 중 데이터가 존재하는 신호를 선택하여 출력하는 제2 선택 모듈; 및 상기 제1 선택 모듈로부터 출력된 신호와 상기 제2 선택 모듈로부터 출력된 신호 중 프리엠블 조건을 만족하는 신호를 데이터 신호로 출력하는 디코딩 모듈을 포함할 수 있다.
본 발명의 실시 예에 따른 자기장 통신 시스템과 그 시스템에 사용되는 자기장 통신 송신기 및 자기장 통신 수신기는 자기장 통신의 통신 가능 범위를 넓히고, 그 구조를 간단하게 하고 제조 가격을 낮출 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 자기장 통신 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 실시 예에 따른 자기장 통신 송신기의 개략적인 블록도이다.
도 3은 도 2에 도시된 FPGA(Field Programmable Gate Array)의 개략적인 블록도이다.
도 4는 도 2에 도시된 변조부의 개략적인 블록도이다.
도 5는 도 2에 도시된 송신부의 개략적인 블록도이다.
도 6은 본 발명의 실시 예에 따른 자기장 통신 수신기를 설명하기 위한 도면이다.
도 7은 도 6에 도시된 수신부의 개략적인 블록도이다.
도 8은 도 6에 도시된 복조부의 개략적인 블록도이다.
도 9는 도 6에 도시된 FPGA(Field Programmable Gate Array)의 개략적인 블록도이다.
도 10은 도 1, 도 5 또는 도 7에 각각 도시된 안테나의 회로도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 자기장 통신 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 자기장 통신 시스템(100)은 자기장 통신 채널(600)을 통하여 서로 통신하는 제1 자기장 통신 시스템(200-1)과 제2 자기장 통신 시스템(200-2)를 포함한다.
제1 자기장 통신 시스템(200-1)은 제1 자기장 통신 송신기(300-1), 제1 자기장 통신 수신기(400-1) 및 제1 안테나(500-1)를 포함한다.
제1 자기장 통신 송신기(300-1)는 데이터 신호를 인코딩하고, 인코드된 신호를 반송파 주파수 정현파 신호와 혼합(mix)하여 전송 신호를 발생하고, 상기 전송 신호를 제1 안테나(500-1)를 이용하여 자기장 통신 채널(600)을 통하여 제2 자기장 통신 시스템(300-2)으로 송신한다.
제1 자기장 통신 수신기(400-1)는 자기장 통신 채널(600)을 통하여 제2 자기장 통신 시스템(300-2)으로부터 전송된 자기장 신호를 제1 안테나(500-1)를 이용하여 수신하고, 상기 자기장 신호를 반송파 주파수 정현파 신호와 반송파 주파수 여현파 신호 각각을 이용하여 복조하고, 복조된 신호들 각각에 대해서 서로 다른 위상을 갖는 복수의 보드 레이트 클럭 신호들 각각을 이용하여 디코딩한다.
반송파 주파수 정현파 신호의 위상과 상기 반송파 주파수 여현파 신호의 위상의 차이는 90도일 수 있고, 상기 복수의 보드 레이트 클럭 신호들 사이의 위상차는 90도일 수 있다.
자기장 신호와 반송파 주파수 정현파 신호의 위상차가 0도인 경우, 제1 자기장 통신 수신기(400-1)가 자기장 신호와 반송파 주파수 정현파 신호를 혼합하여 복조하면 수학식 1이 성립한다.
[수학식 1]
Figure pat00001
여기서, fc는 반송파 주파수를 나타내고, T는 주기를 나타내고, t는 시간을 나타낸다.
자기장 신호와 반송파 주파수 정현파 신호의 위상차가 90도인 경우, 제1 자기장 통신 수신기(400-1)가 자기장 신호와 반송파 주파수 정현파 신호를 혼합하여 복조하면 수학식 2가 성립한다.
[수학식 2]
Figure pat00002
여기서, fc는 반송파 주파수를 나타내고, T는 주기를 나타내고, t는 시간을 나타낸다.
즉, 제1 자기장 통신 수신기(400-1)가 반송 주파수 정현파 신호와 반송 주파수 여현파 신호 각각과 자기장 신호를 혼합하면, 어느 하나의 복조 신호가 0일 때, 다른 하나의 복조 신호는 1/2 T의 값을 가진다.
제1 자기장 통신 수신기(400-1)는 가장 복조율이 낮은 경우, 예컨대, 위상차가 45도인 경우에도 약 70% 이상의 복조율을 가진다. 따라서, 본 발명의 자기장 통신 수신기(400-1)는 PLL 칩을 사용하지 않고 반송파 주파수 정현파 신호와 반송파 주파수 여현파 신호 각각을 이용하여 자기장 신호를 복조할 수 있으므로 회로를 간단하게 하고 제조 가격을 낮출 수 있는 효과가 있다.
제1 자기장 통신 송신기(300-1)는 전송 신호의 전류를 증폭하여 송신할 수 있다. 전송 신호의 전류를 증폭하여 제1 안테나(500-1)에 고전류가 공급되므로, 제1 안테나(500-1)는 강한 자기장을 발생시킬 수 있어 자기장 통신 시스템(100)의 통신 가능 범위를 넓힐 수 있다.
반송파 주파수 정현파 신호 및 반송파 주파수 여현파 신호 각각은 FPGA의 내부 클럭 신호를 분주하고, 분주된 신호를 변환, 예컨대, 저역통과필터링하여 발생될 수 있고, 복수의 보드 레이트 클럭 신호들 각각은 상기 FPGA의 상기 내부 클럭 신호를 분주하여 발생될 수 있다.
따라서, 제1 자기장 통신 시스템(200-1)은 별도의 오실레이터(Oscillator)를 포함하지 않고 자기장 통신을 수행할 수 있으므로, 회로를 간단하게 하고 제조 가격을 낮출 수 있는 효과가 있다.
제2 자기장 통신 시스템(200-2)의 구조는 제1 자기장 통신 시스템(200-1)의 구조와 동일하므로 동일한 부분에 대한 설명은 생략한다.
도 2는 본 발명의 실시 예에 따른 자기장 통신 송신기의 개략적인 블록도이다.
도 2를 참조하면, 도 1에 도시된 제1 자기장 통신 송신기(300-1)와 제2 자기장 통신 송신기(300-1)의 실시예로 구현된 자기장 통신 송신기(300)는 FPGA(340), 변조부(360) 및 송신부(380)을 포함한다.
FPGA(340)는 입력장치(320)로부터 수신한 데이터 신호(DS)를 인코딩하고, 인코드된 신호(EDS)와 반송파 주파수 클럭 신호(CFC)를 출력한다.
변조부(360)는 FPGA(340)로부터 출력된 인코드된 신호(EDS)를 레귤레이팅하고, FPGA(340)로부터 출력된 반송파 주파수 클럭 신호(CFC)를 반송파 주파수 정현파 신호(CFS)로 변환하고, 상기 레귤레이트된 인코드된 신호(REDS)와 상기 반송파 주파수 정현파 신호(CFS)를 혼합하여 전송 신호(SS')를 발생하고, 상기 전송 신호(SS')를 출력한다.
송신부(380)는 변조부(360)로부터 출력된 전송 신호(SS')를 증폭하고, 상기 증폭된 전송 신호(SS)를 도 5에 도시된 송신 안테나(386)를 이용하여 자기장 통신 채널(600)을 통하여 송신한다.
도 5에 도시된 송신 안테나(386)는 도 1에 도시된 제1 안테나(500-1) 또는 제2 안테나(500-2)와 동일한 안테나이다.
도 3은 도 2에 도시된 FPGA의 개략적인 블록도이다.
도 2와 도 3을 참조하면, FPGA(340)는 데이터 입력 모듈(342), 반송파 주파수 분주 모듈(344), 보드 레이트 분주 모듈(346) 및 인코딩 모듈(348)을 포함할 수 있다.
본 명세서에서의 모듈(module)이라 함은 본 명세서에서 설명되는 각각의 명칭에 따른 기능과 동작을 수행할 수 있는 하드웨어를 의미할 수도 있고, 또는 특정한 기능과 동작을 수행할 수 있는 컴퓨터 프로그램 코드를 의미할 수 있고, 또는 특정한 기능과 동작을 수행시킬 수 있는 컴퓨터 프로그램 코드가 탑재된 전자적 기록 매체, 예컨대 프로세서를 의미할 수 있다.
다시 말해, 모듈이란 본 발명의 기술적 사상을 수행하기 위한 하드웨어 및/또는 상기 하드웨어를 구동하기 위한 소프트웨어의 기능적 및/또는 구조적 결합을 의미할 수 있다.
데이터 입력 모듈(342)은 입력장치(320)로부터 데이터 신호(DS)를 수신한다.
반송파 주파수 분주 모듈(344)은 FPGA(340)의 내부 클럭 신호(CLK)를 반송파 주파수로 분주하여 반송파 주파수 클럭 신호(CFC)를 발생한다.
예컨대, FPGA(340)의 내부 클럭 신호(CLK)가 50MHz이고 반송파 주파수가 125kHz인 경우, 상기 FPGA(340)의 상기 내부 클럭 신호(CLK)를 분주비 200으로 분주하여 125kHz인 반송파 주파수 클럭 신호(CFC)를 발생한다.
보드 레이트 분주 모듈(346)은 FPGA의 내부 클럭 신호(CLK)를 보드 레이트로 분주하여 보드 레이트 클럭 신호(BRC)를 발생한다.
예컨대, FPGA(340)의 내부 클럭 신호(CLK)가 50MHz이고 보드 레이트가 1kHz인 경우, 상기 FPGA(340)의 상기 내부 클럭 신호(CLK)를 분주비 25000으로 분주하여 1kHz인 보드 레이트 클럭 신호(BRC)를 발생한다.
인코딩 모듈(348)은 데이터 입력 모듈(342)로부터 출력된 데이터 신호(DS)와 보드 레이트 분주 모듈(346)로부터 출력된 보드 레이트 클럭 신호(BRC)를 혼합하여 상기 인코드된 신호(EDS)를 발생한다.
인코딩 모듈(348)은 도 6에 도시된 자기장 통신 수신기(400)에서 프리엠블(preamble) 조건을 만족하는지 판단할 수 있도록 데이터 입력 모듈(342)로부터 출력된 데이터 신호(DS)에 시작 비트(start bit)/종료 비트(end bit), 프레임 확인 비트, 또는 에러정정 비트 중 적어도 어느 하나를 추가하여 인코딩할 수 있다.
도 4는 도 2에 도시된 변조부의 개략적인 블록도이다.
도 2와 도 4를 참조하면, 변조부(360)는 저역통과필터(362), 전압 레벨 레귤레이터(364) 및 믹서(366)를 포함한다.
저역통과필터(362)는 FPGA(340)로부터 출력된 반송파 주파수 클럭 신호(CFC)를 반송파 주파수 정현파 신호(CFS)로 변환한다.
전압 레벨 레귤레이터(364)는 FPGA(340)로부터 출력된 인코드된 신호(EDS)를 레귤레이팅한다.
믹서(366)는 저역통과필터(362)로부터 출력된 반송파 주파수 정현파 신호(CFS)와 전압 레벨 레귤레이터(364)로부터 출력된 레귤레이트된 인코드된 신호(REDS)를 혼합한다.
도 5는 도 2에 도시된 송신부의 개략적인 블록도이다.
도 2와 도 5를 참조하면, 송신부(380)는 전압 증폭기(382), 전류 증폭기(384), 송신 안테나(386)을 포함한다.
전압 증폭기(382)는 변조부(360)로부터 출력된 전송 신호(SS')의 전압을 증폭한다.
전류 증폭기(384)는 전압 증폭기(382)로부터 출력된 전송 신호(SS'')의 전류를 증폭한다.
송신 안테나(386)는 전류 증폭기(384)로부터 출력된 전송 신호(SS)를 자기장 통신 채널(600)을 통하여 송신한다.
도 6은 본 발명의 실시 예에 따른 자기장 통신 수신기를 설명하기 위한 도면이다.
도 6을 참조하면, 도 1에 도시된 제1 자기장 통신 수신기(400-1)와 제2 자기장 통신 수신기(400-2) 각각의 실시예로 구현된 자기장 통신 수신기(400)는 수신부(420), 복조부(440) 및 FPGA(460)를 포함한다.
수신부(420)는 자기장 통신 채널(600)을 통하여 자기장 통신 송신기(300)로부터 자기장 신호(SS)를 수신하고, 상기 자기장 신호(SS)의 잡음을 제거하여 증폭하고, 증폭된 수신 신호(RS)를 출력한다.
복조부(440)는 FPGA(460)로부터 출력된 제1 반송파 주파수 클럭 신호(CFC1)를 반송파 주파수 정현파 신호(SIN)로 변환하고, FPGA(460)로부터 출력된 제2 반송파 주파수 클럭 신호(CFC2)를 반송파 주파수 여현파 신호(COSIN)로 변환하고, 수신부로(420)부터 출력된 수신 신호(RS)와 상기 반송파 주파수 정현파 신호(SIN)를 혼합하여 제1 복조 신호(DMS1)를 출력하고, 상기 수신 신호(RS)와 상기 반송파 주파수 여현파 신호(COSIN)를 혼합하여 제2 복조 신호(DMS2)를 출력한다.
FPGA(460)는 제1 반송파 주파수 클럭 신호(CFC1)와 제2 반송파 주파수 클럭 신호(CFC2)를 출력하고, 복조부(440)로부터 출력된 제1 복조 신호(DMS1)를 다수의 보드 레이트 클럭 신호들(BRC1 및 BRC2) 각각과 혼합하여 생성된 신호들 중에서 데이터가 존재하는 신호를 제1 선택 신호(SS1)로 선택하고, 복조부(440)로부터 출력된 제2 복조 신호(DMS2)를 상기 다수의 보드 레이트 클럭 신호들(BRC1 및 BRC2) 각각과 혼합하여 생성된 신호들 중에서 데이터가 존재하는 신호를 제2 선택 신호(SS2)로 선택하고, 상기 제1 선택 신호(SS1)와 상기 제2 선택 신호(SS2) 중 프리엠블(preamble) 조건을 만족하는 적어도 어느 하나를 적어도 하나의 데이터 신호(DS')로 출력한다.
도 7은 도 6에 도시된 수신부의 개략적인 블록도이다.
도 6과 도 7을 참조하면, 수신부(420)는 수신 안테나(422), 대역통과필터(424) 및 증폭기(426)를 포함한다.
송신 안테나(386)는 도 1에 도시된 제1 안테나(500-1) 또는 제2 안테나(500-2)와 동일한 안테나이다.
수신 안테나(422)는 자기장 통신 채널(600)을 통하여 자기장 통신 송신기(300)로부터 자기장 신호(SS)를 수신한다.
대역통과필터(424)는 수신 안테나(422)로부터 출력된 자기장 신호(SS)에서 잡음을 제거한다.
증폭기(426)는 대역통과필터(424)로부터 출력된 잡음이 제거된 자기장 신호(SS')를 증폭하여 수신신호(RS)를 발생한다.
도 8은 도 6에 도시된 복조부의 개략적인 블록도이다.
도 6과 도 8을 참조하면, 복조부(440)는 복수의 제1 저역통과필터들(442-1, 442-2), 복수의 믹서들(444-1, 444-2), 복수의 제2 저역통과필터들(446-1, 446-2), 복수의 제2 증폭기들(448-1, 448-2) 및 복수의 아날로그-디지털 변환기들(450-1, 450-2)을 포함한다.
제1 저역통과필터(442-1)는 FPGA(460)로부터 출력된 제1 반송파 주파수 클럭 신호(CFC1)를 반송파 주파수 정현파 신호(SIN)로 변환하고, 제1 저역통과필터(442-2)는 FPGA(460)로부터 출력된 제2 반송파 주파수 클럭 신호(CFC2)를 반송파 주파수 여현파 신호(COSIN)로 변환한다.
믹서(444-1)는 수신부(420)로부터 출력된 수신 신호(RS)를 반송파 주파수 정현파 신호(SIN)와 혼합하여 제1 베이스밴드 신호(BBS1)를 발생하고, 믹서(444-2)는 상기 수신 신호(RS)를 반송파 주파수 여현파 신호(COSIN)와 혼합하여 제2 베이스밴드 신호(BBS2)를 발생한다.
복수의 제2 저역통과필터(446-1 및 448-2) 각각은 복수의 믹서들(444-1 및 444-2) 각각으로부터 출력된 제1 베이스밴드 신호(BBS1) 및 제2 베이스밴드 신호(BBS2) 각각의 고주파 잡음을 제거한다.
복수의 제2 증폭기들(448-1 및 448-2) 각각은 복수의 제2 저역통과필터들(446-1 및 446-2) 각각으로부터 출력된 제1 베이스밴드 신호(BBS1') 및 상기 제2 베이스밴드 신호(BBS2') 각각을 증폭한다.
복수의 아날로그-디지털 변환기들(450-1, 450-2) 각각은 복수의 제2 증폭기들(448-1, 448-2) 각각으로부터 출력된 제1 베이스밴드 신호(BBS1'')와 제2 베이스밴드 신호(BBS2'') 각각을 디지털 신호로 변환하여 제1 복조 신호(DMS1)와 상기 제2 복조 신호(DMS2)로 출력한다.
도 9는 도 6에 도시된 FPGA의 개략적인 블록도이다.
도 6과 도 9를 참조하면, FPGA(460)는 제1 반송파 주파수 모듈(462), 제2 반송파 주파수 분주 모듈(464), 제1 보드 레이트 분주 모듈(466), 제2 보드 레이트 분주 모듈(468), 복수의 제1 출력 모듈들(470-1 및 470-2), 복수의 제2 출력 모듈들(472-1 및 472-2), 제1 선택 모듈(474), 제2 선택 모듈(476) 및 디코딩 모듈(478)을 포함한다.
제1 반송파 주파수 분주 모듈(462)은 FPGA(460)의 내부 클럭 신호(CLK')를 반송파 주파수로 분주하여 제1 반송파 주파수 클럭 신호(CFC1)를 발생한다.
제2 반송파 주파수 분주 모듈(464)는 FPGA(460)의 내부 클럭 신호(CLK')를 반송파 주파수로 분주하여 제2 반송파 주파수 클럭 신호(CFC2)를 발생한다.
제1 반송파 주파수 분주 모듈(462) 및 제2 반송파 분주 모듈(464) 각각은 초기값을 다르게 선택하여 제1 반송파 주파수 클럭 신호(CFC1)의 위상과 제2 반송파 주파수 클럭 신호(CFC2)의 위상 각각을 서로 다르게 발생한다.
예컨대, FPGA(460)의 내부 클럭 신호(CLK')가 50MHz이고, 반송파 주파수가 125kHz인 경우, 상기 FPGA(460)의 상기 내부 클럭 신호(CLK')를 분주비 200으로 분주하여 125kHz 클럭 신호를 발생한다.
제1 보드 레이트 분주 모듈(466)은 FPGA(460)의 내부 클럭 신호(CLK')를 보드 레이트로 분주하여 제1 보드 레이트 클럭 신호(BRC1)를 발생한다.
제2 보드 레이트 분주 모듈(468)은 FPGA(460)의 내부 클럭 신호(CLK')를 보드 레이트로 분주하여 제2 보드 레이트 클럭 신호(BRC2)를 발생한다.
예컨대, FPGA(460)의 내부 클럭 신호(CLK')가 50MHz이고, 보드 레이트가 1kHz인 경우, 상기 FPGA(460)의 상기 내부 클럭 신호(CLK')를 분주비 25000으로 분주하여 1kHz 클럭 신호를 발생한다.
제1 출력 모듈(470-1)은 복조부(440)로부터 출력된 제1 복조 신호(DMS1)와 제1 보드 레이트 분주 모듈(466)로부터 출력된 제1 보드 레이트 클럭 신호(BRC1)를 혼합하여 제1 출력 신호(OS1)를 발생하고, 제1 출력 모듈(470-2)은 상기 제1 복조 신호(DMS1)와 제2 보드 레이트 분주 모듈(468)로부터 출력된 제2 보드 레이트 클럭 신호(BRC2)를 혼합하여 제2 출력 신호(OS2)를 발생한다.
제2 출력 모듈(472-1)은 복조부(440)로부터 출력된 제2 복조 신호(DMS2)와 제1 보드 레이트 분주 모듈(466)로부터 출력된 제1 보드 레이트 클럭 신호(BRC1)를 혼합하여 제3 출력 신호(OS3)를 발생하고, 제2 출력 모듈(472-2)은 상기 제2 복조 신호(DMS2)와 제2 보드 레이트 분주 모듈(468)로부터 출력된 제2 보드 레이트 클럭 신호(BRC2)를 혼합하여 제4 출력 신호(OS4)를 발생한다.
복수의 제1 출력 모듈들(470-1 및 470-2) 각각은 제1 보드 레이트 클럭 신호(BRC1)와 제2 보드 레이트 클럭 신호(BRC2) 각각의 한 클럭 동안 복조부(440)로부터 출력된 제1 복조 신호(DMS1)가 1인 경우를 카운트한다. 상기 카운트 결과가 기준값 이상이면 제1 출력 신호(OS1) 및 제2 출력 신호(OS2) 각각을 1로 발생하고, 그렇지 않은 경우 0으로 발생한다.
예컨대, 반송파 주파수가 125kHz이고, 보드 레이트가 1khz인 경우, 복수의 제1 출력 모듈들(470-1 및 470-2) 각각은 제1 보드 레이트 클럭 신호(BRC1) 및 제2 보드 레이트 클럭 신호(BRC2) 각각의 한 클럭(1ms) 동안 125kHz인 반송파 주파수 클럭 신호(CFC')를 이용하여 복조부(440)로부터 출력된 제1 복조 신호(DMS1)가 1인 경우를 카운트한다. 상기 카운트 결과가 56회 이상이면 제1 출력 신호(OS1)를 1로 발생하고, 그렇지 않은 경우 상기 제1 출력 신호(OS2)를 0으로 발생한다.
복수의 제2 출력 모듈들(472-1 및 472-2) 각각의 구조는 복수의 제1 출력 모듈들(470-1 및 470-2) 각각의 구조가 동일하므로 동일한 부분의 기재를 생략한다.
제1 선택 모듈(474)은 복수의 제1 출력 모듈들(470-1 및 470-2) 각각으로부터 출력된 제1 출력 신호(OS1)와 제2 출력 신호(OS2) 중 데이터가 존재하는 신호를 선택하여 제1 선택 신호(SS1)로 출력한다.
제2 선택 모듈(476)은 복수의 제2 출력 모듈들(472-1 및 472-2) 각각으로부터 출력된 제3 출력 신호(OS3)와 제4 출력 신호(OS4) 중 데이터가 존재하는 신호를 선택하여 제2 선택 신호(SS2)로 출력한다.
제1 선택 모듈(474) 및 제2 선택 모듈(476) 각각은 복수의 출력신호들을 수신하여 복수의 출력신호들 중 단위 프레임 동안 비트 1이 한번이라도 있으면 데이터가 존재하는 것으로 간주한다.
디코딩 모듈(478)은 제1 선택 모듈(474)로부터 출력된 신호(SS1)와 제2 선택 모듈(476)로부터 출력된 신호(SS2) 중 프리엠블 조건을 만족하는 신호를 데이터 신호(DS')로 출력한다.
디코딩 모듈(478)은 자기장 통신 송신기(300)의 반송파 주파수 정현파 신호(SIN)의 위상과 자기장 통신 수신기(400)의 반송파 주파수 정현파 신호(SIN)의 위상이 180도 차이가 나는 경우, 제1 선택 모듈(474)로부터 출력된 신호(SS1) 또는 제2 선택 모듈(476)로부터 출력된 신호(SS2) 중 어느 하나의 신호는 상기 자기장 통신 송신기(300)에서 입력장치로부터 수신한 입력신호가 뒤바뀌어 0은 1로, 1은 0으로 출력될 수 있으므로 프리엠블 조건을 판별할 때 상기 제1 선택 모듈(474)로부터 출력된 신호(SS1) 및 상기 제2 선택 모듈(476)로부터 출력된 신호(SS2) 각각의 비트 각각을 반대로 바뀐 신호도 고려할 수 있다.
도 10은 도 1, 도 5, 또는 도 7에 각각 도시된 안테나의 회로도이다.
도 1, 도 5, 도 7과 도 10을 참조하면, 안테나(500-1, 500-2), 송신 안테나(386), 수신 안테나(422) 각각은 루프 안테나이므로 인덕터(720)로 표현할 수 있으며, 반송파 주파수에서 공진회로를 구성하도록 하는 커패시턴스를 갖는 커패시터(740)를 포함할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
200 : 자기장 통신 시스템
300 : 자기장 통신 송신기
400 : 자기장 통신 수신기
340 : FPGA
360 : 변조부
380 : 송신부
420 : 수신부
440 : 복조부
460 : FPGA

Claims (11)

  1. 자기장 통신 송신기와 자기장 통신 수신기를 포함하는 자기장 통신 시스템에서,
    상기 자기장 통신 송신기는,
    데이터 신호를 인코딩하고, 인코드된 신호를 반송파 주파수 정현파 신호와 혼합하여 전송 신호를 발생하고, 상기 전송 신호를 안테나를 이용하여 자기장 통신 채널을 통하여 외부의 자기장 통신 시스템으로 송신하며,
    상기 자기장 통신 수신기는,
    상기 자기장 통신 채널을 통하여 상기 외부의 자기장 통신 시스템으로부터 전송된 자기장 신호를 상기 안테나를 이용하여 수신하고, 상기 자기장 신호를 반송파 주파수 정현파 신호와 반송파 주파수 여현파 신호 각각을 이용하여 복조하고, 복조된 신호들 각각에 대해서 서로 다른 위상을 갖는 복수의 보드 레이트(baud rate) 클럭 신호들 각각을 이용하여 디코딩하는 자기장 통신 시스템.
  2. 제 1항에 있어서,
    상기 반송파 주파수 정현파 신호의 위상과 상기 반송파 주파수 여현파 신호의 위상의 차이는 90도이고, 상기 복수의 보드 레이트 클럭 신호들 사이의 위상차는 90도인 자기장 통신 시스템..
  3. 제 1항에 있어서,
    상기 자기장 통신 송신기는 상기 전송 신호의 전류를 증폭하여 송신하는 자기장 통신 시스템
  4. 제 1항에 있어서,
    상기 반송파 주파수 정현파 신호 및 상기 반송파 주파수 여현파 신호 각각은 FPGA(Field Programmable Gate Array)의 내부 클럭 신호를 분주하고, 분주된 신호를 변환하여 발생되고,
    상기 복수의 보드 레이트 클럭 신호들 각각은 상기 FPGA의 상기 내부 클럭 신호를 분주하여 발생되는 자기장 통신 시스템.
  5. 데이터 신호를 인코딩하고, 인코드된 신호와 반송파 주파수 클럭 신호를 출력하는 FPGA(Field Programmable Gate Array);
    상기 인코드된 신호를 레귤레이팅하고, 상기 반송파 주파수 클럭 신호를 반송파 주파수 정현파 신호로 변환하고, 상기 레귤레이트된 인코드된 신호와 상기 반송파 주파수 정현파 신호를 혼합하여 전송 신호를 발생하고, 상기 전송 신호를 출력하는 변조부; 및
    상기 전송 신호를 증폭하고, 상기 증폭된 전송 신호를 자기장 통신 채널을 통하여 송신하는 송신부를 포함하는 자기장 통신 송신기.
  6. 제 5항에 있어서,
    상기 FPGA는,
    상기 데이터 신호를 수신하는 데이터 입력 모듈;
    상기 FPGA의 내부 클럭 신호를 반송파 주파수로 분주하여 상기 반송파 주파수 클럭 신호를 발생하는 반송파 주파수 분주 모듈;
    상기 FPGA의 상기 내부 클럭 신호를 보드 레이트(baud rate)로 분주하여 보드 레이트 클럭 신호를 발생하는 보드 레이트 분주 모듈; 및
    상기 데이터 신호와 상기 보드 레이트 클럭 신호를 혼합하여 상기 인코드된 신호를 발생하는 인코딩 모듈을 포함하는 자기장 통신 송신기.
  7. 제 5항에 있어서,
    상기 변조부는,
    상기 반송파 주파수 클럭 신호를 상기 반송파 주파수 정현파 신호로 변환하는 저역통과필터;
    상기 인코드된 신호를 레귤레이팅하는 전압 레벨 레귤레이터; 및
    상기 반송파 주파수 정현파 신호와 상기 레귤레이트된 인코드된 신호를 혼합하여 상기 전송 신호를 발생하는 믹서를 포함하는 자기장 통신 송신기.
  8. 제 5항에 있어서,
    상기 송신부는,
    상기 전송 신호의 전압을 증폭하는 전압 증폭기;
    상기 전압 증폭기로부터 출력된 상기 전송 신호의 전류를 증폭하는 전류 증폭기; 및
    상기 전류 증폭기로부터 출력된 상기 전송 신호를 상기 자기장 통신 채널을 통하여 송신하는 송신 안테나를 포함하는 자기장 통신 송신기.
  9. 자기장 통신 채널을 통하여 자기장 통신 송신기로부터 자기장 신호를 수신하고, 상기 자기장 신호의 잡음을 제거하고 증폭된 수신 신호를 출력하는 수신부;
    제1 반송파 주파수 클럭 신호를 반송파 주파수 정현파 신호로 변환하고, 제2 반송파 주파수 클럭 신호를 반송파 주파수 여현파 신호로 변환하고, 상기 수신 신호와 상기 반송파 주파수 정현파 신호를 혼합하여 제1 복조 신호를 출력하고, 상기 수신 신호와 상기 반송파 주파수 여현파 신호를 혼합하여 제2 복조 신호를 출력하는 복조부; 및
    상기 제1 반송파 주파수 클럭 신호와 상기 제2 반송파 주파수 클럭 신호를 출력하고, 상기 제1 복조 신호를 다수의 보드 레이트(baud rate) 클럭 신호들 각각과 혼합하여 생성된 신호들 중에서 데이터가 존재하는 신호를 제1 선택 신호로 선택하고, 상기 제2 복조 신호를 상기 다수의 보드 레이트 클럭 신호들 각각과 혼합하여 생성된 신호들 중에서 데이터가 존재하는 신호를 제2 선택 신호로 선택하고, 상기 제1 출력신호와 상기 제2 출력신호 중 프리엠블(preamble) 조건을 만족하는 적어도 하나를 적어도 하나의 데이터 신호로 출력하는 FPGA(Field Programmable Gate Array)를 포함하는 자기장 통신 수신기.
  10. 제 9항에 있어서,
    상기 복조부는,
    상기 제1 반송파 주파수 클럭 신호를 상기 반송파 주파수 정현파 신호로 변환하고, 상기 제2 반송파 주파수 클럭 신호를 상기 반송파 주파수 여현파 신호로 변환하는 복수의 제1 저역통과필터들;
    상기 수신 신호를 상기 반송파 주파수 정현파 신호와 혼합하여 제1 베이스밴드 신호를 발생하고, 상기 수신 신호를 상기 반송파 주파수 여현파 신호와 혼합하여 제2 베이스밴드 신호를 발생하는 복수의 믹서들;
    상기 제1 베이스밴드 신호 및 상기 제2 베이스밴드 신호 각각의 고주파 잡음을 제거하는 복수의 제2 저역통과필터들;
    각각이 상기 복수의 제2 저역통과필터들 각각으로부터 출력된 상기 제1 베이스밴드 신호 및 상기 제2 베이스밴드 신호를 증폭하는 복수의 제2 증폭기들;
    상기 복수의 제2 증폭기들 각각으로부터 출력된 상기 제1 베이스밴드 신호와 상기 제2 베이스밴드 신호를 디지털 신호로 변환하여 상기 제1 복조 신호와 상기 제2 복조 신호로 출력하는 복수의 아날로그-디지털 변환기들을 포함하는 자기장 통신 수신기.
  11. 제 9항에 있어서,
    상기 FPGA는,
    상기 FPGA의 내부 클럭 신호를 반송파 주파수로 분주하여 상기 제1 반송파 주파수 클럭 신호를 발생하는 제1 반송파 주파수 분주 모듈;
    상기 FPGA의 상기 내부 클럭 신호를 상기 반송파 주파수로 분주하여 상기 제2 반송파 주파수 클럭 신호를 발생하는 제2 반송파 주파수 분주 모듈;
    상기 FPGA의 상기 내부 클럭 신호를 보드 레이트로 분주하여 제1 보드 레이트 클럭 신호를 발생하는 제1 보드 레이트 분주 모듈;
    상기 FPGA의 상기 내부 클럭 신호를 상기 보드 레이트로 분주하여 제2 보드 레이트 클럭 신호를 발생하는 제2 보드 레이트 분주 모듈;
    상기 제1 복조 신호와 상기 제1 보드 레이트 클럭 신호를 혼합하여 제1 출력 신호를 발생하고, 상기 제1 복조 신호와 상기 제2 보드 레이트 클럭 신호를 혼합하여 제2 출력 신호를 발생하는 복수의 제1 출력 모듈들;
    상기 제2 복조 신호와 상기 제1 보드 레이트 클럭 신호를 혼합하여 제3 출력 신호를 발생하고, 상기 제2 복조 신호와 상기 제2 보드 레이트 클럭 신호를 혼합하여 제4 출력 신호를 발생하는 복수의 제2 출력 모듈들;
    상기 제1 출력 신호와 상기 제2 출력 신호 중 데이터가 존재하는 신호를 선택하여 출력하는 제1 선택 모듈;
    상기 제3 출력 신호와 상기 제4 출력 신호 중 데이터가 존재하는 신호를 선택하여 출력하는 제2 선택 모듈; 및
    상기 제1 선택 모듈로부터 출력된 신호와 상기 제2 선택 모듈로부터 출력된 신호 중 프리엠블 조건을 만족하는 신호를 데이터 신호로 출력하는 디코딩 모듈을 포함하는 자기장 통신 수신기.
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