KR20120126223A - 표시 기판 - Google Patents

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KR20120126223A
KR20120126223A KR20110043855A KR20110043855A KR20120126223A KR 20120126223 A KR20120126223 A KR 20120126223A KR 20110043855 A KR20110043855 A KR 20110043855A KR 20110043855 A KR20110043855 A KR 20110043855A KR 20120126223 A KR20120126223 A KR 20120126223A
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박민욱
김종인
송준호
백범기
윤영수
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삼성디스플레이 주식회사
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Abstract

표시 기판은 제1 스위칭 소자, 제2 스위칭 소자, 제3 스위칭 소자, 쉴딩 라인 및 보조 전극을 포함한다. 상기 제1 스위칭 소자는 베이스 기판 위에 형성된 데이터 라인, 상기 데이터 라인과 교차하는 메인 게이트 라인 및 제1 서브 화소 전극에 연결된다. 상기 제2 스위칭 소자는 상기 데이터 라인, 상기 메인 게이트 라인 및 상기 제1 서브 화소 전극과 이격된 제2 서브 화소 전극에 연결된다. 상기 제3 스위칭 소자는 상기 데이터 라인 및 상기 메인 게이트 라인과 인접한 서브 게이트 라인에 연결된다. 상기 쉴딩 라인은 상기 제1 및 제2 서브 화소 전극과 이격되어 상기 데이터 라인과 중첩되고, 기준 전압이 인가된다. 상기 보조 전극은 상기 쉴딩 라인으로부터 연장되고, 상기 제3 스위칭 소자와 연결된 단 전극과 중첩된다. 이에따르면, 보조 커패시터는 쉴드 라인에서 연장된 보조 전극과 얇은 두께의 보호층을 유전층으로 사용함으로써 상기 보조 전극의 면적을 증가시키기지 않고도 상기 보조 커패시터의 용량을 증가시킬 수 있다. 이에 따라서 화소의 개구율 손실 없이 투과율 및 시인성을 향상시킬 수 있다.

Description

표시 기판{DISPLAY SUBSTRATE}
본 발명은 액정 표시 패널용 표시 기판에 관한 것으로, 보다 상세하게는 투과율 및 시인성을 향상시키기 위한 표시 기판을 제공하는 것이다.
일반적으로 액정 표시(Liquid Crystal Display; LCD) 패널은 표시 기판(Thin Film Transistor substrate)과 대향 기판(counter substrate) 사이에 주입된 액정층을 포함한다. 상기 표시 기판에는 게이트 라인들 및 게이트 라인들과 교차하는 데이터 라인들이 형성되며, 게이트 라인과 데이터 라인에 연결된 스위칭 소자와, 스위칭 소자에 연결된 화소 전극이 형성된다. 상기 스위칭 소자는 상기 게이트 라인으로부터 연장된 게이트 전극, 상기 데이터 라인으로부터 연장되어 반도체 패턴을 통해 게이트 전극과 전기적으로 연결된 소스 전극 및 소스 전극과 이격되며 채널과 전기적으로 연결된 드레인 전극을 포함한다.
상기 LCD 패널은 자체적으로 광을 발생하지 못하므로, 상기 LCD 패널의 배면에서 광을 제공하는 백라이트 방식 또는 상기 LCD 패널의 상면에서 광을 제공하는 프론트 라이트 방식 등을 이용하여 영상을 수동형 패널이다. 이에 따라서, 상기 표시 기판의 개구율 및 투과율이 표시 품질을 향상시키기 위한 중요한 요소로 작용하고 있다. 또한, 상기 LCD 패널은 정면 시인성은 우수한 반면 측면 시인성이 떨어지는 단점을 갖는다. 이에 화소 전극이 형성되는 영역을 복수의 도메인들로 분할하여 액정 분자를 도메인별로 서로 다르게 배열하는 기술이 개발되고 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 개구율 손실 없이 투과율 및 시인성을 향상시키기 위한 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 제1 스위칭 소자, 제2 스위칭 소자, 제3 스위칭 소자, 쉴딩 라인 및 보조 전극을 포함한다. 상기 제1 스위칭 소자는 베이스 기판 위에 형성된 데이터 라인, 상기 데이터 라인과 교차하는 메인 게이트 라인 및 제1 서브 화소 전극에 연결된다. 상기 제2 스위칭 소자는 상기 데이터 라인, 상기 메인 게이트 라인 및 상기 제1 서브 화소 전극과 이격된 제2 서브 화소 전극에 연결된다. 상기 제3 스위칭 소자는 상기 데이터 라인 및 상기 메인 게이트 라인과 인접한 서브 게이트 라인에 연결된다. 상기 쉴딩 라인은 상기 제1 및 제2 서브 화소 전극과 이격되어 상기 데이터 라인과 중첩되고, 기준 전압이 인가된다. 상기 보조 전극은 상기 쉴딩 라인으로부터 연장되고, 상기 제3 스위칭 소자와 연결된 단 전극과 중첩된다.
본 실시예에서, 상기 보조 전극은 상기 단 전극과 부분적으로 중첩될 수 있다.
본 실시예에서, 상기 단 전극 아래에 상기 단 전극과 중첩되어 광을 차단하는 차광 전극을 더 포함할 수 있다.
본 실시예에서, 상기 기준 전압이 인가되고 상기 메인 게이트 라인과 평행한 전압 라인을 더 포함하고, 상기 차광 전극은 상기 전압 라인과 연결될 수 있다.
본 실시예에서, 상기 메인 게이트 라인 및 상기 서브 게이트 라인을 덮도록 상기 베이스 기판 위에 형성된 게이트 절연층을 더 포함하고, 상기 게이트 절연층은 상기 차광 전극과 상기 단 전극 사이에 형성될 수 있다.
본 실시예에서, 상기 제1 스위칭 소자와 상기 제1 서브 화소 전극을 연결하는 제1 콘택홀 및 상기 제2 스위칭 소자와 상기 제2 서브 화소 전극을 연결하는 제2 콘택홀이 형성된 보호층을 더 포함하고, 상기 단 전극과 상기 보조 전극 사이에 상기 보호층이 형성될 수 있다.
본 실시예에서, 상기 보조 전극은 상기 단 전극과 전체적으로 중첩될 수 있다.
본 발명의 실시예들에 따르면, 쉴드 라인에서 연장된 보조 전극과 얇은 두께의 보호층을 유전층으로 사용하는 보조 커패시터를 형성함으로써 상기 보조 전극의 면적을 증가시키지 않고도 상기 보조 커패시터의 용량을 증가시킬 수 있다. 이에 따라서 화소의 개구율 손실 없이 투과율 및 시인성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2a는 도 1에 도시된 화소의 등가 회로도이다.
도 2b는 도 1에 도시된 화소의 구동 방법을 설명하기 위한 파형도들이다.
도 3은 도 2에 도시된 보조 커패시터의 용량에 따른 전압비를 나타낸 그래프들이다.
도 4는 도 2에 도시된 승압 커패시터의 용량에 따른 전압비를 나타낸 그래프들이다.
도 5는 도 1에 도시된 I-I'선을 따라 절단한 표시 패널의 단면도이다.
도 6a 내지 도 6d는 도 5에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
도 8은 도 7에 도시된 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 기판의 평면도이다.
도 10은 도 9에 도시된 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 기판의 평면도이다.
도 12는 도 11에 도시된 IV-IV'선을 따라 절단한 표시 기판의 단면도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 1을 참조하면, 상기 표시 패널은 메인 게이트 라인(GLm), 서브 게이트 라인(GLs), 전압 라인(VL), 데이터 라인(DL), 쉴딩 라인(SL) 및 화소(P)를 포함한다. 각 화소(P)는 제1 스위칭 소자(TR1), 제1 서브 화소 전극(SPE1), 제2 스위칭 소자(TR2), 제2 서브 화소 전극(SPE2), 제3 스위칭 소자(TR3), 승압 커패시터(CBT), 보조 커패시터(CAX)를 포함한다. 상기 화소(P)는 제1 스토리지 커패시터 및 제2 스토리지 커패시터를 더 포함할 수 있다.
상기 메인 게이트 라인(GLm)은 제1 방향(D1)으로 연장되고, 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 배열될 수 있다. 상기 메인 게이트 라인(GLm)은 상기 제1 및 제2 스위칭 소자들(TR1, TR2)과 전기적으로 연결된다.
상기 서브 게이트 라인(GLs)은 상기 메인 게이트 라인(GLm)과 평행하게 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열될 수 있다. 상기 서브 게이트 라인(GLs)은 상기 제3 스위칭 소자(TR3)와 전기적으로 연결된다.
상기 전압 라인(VL)은 상기 제1 방향(D1)으로 연장되고, 상기 제2 방향(D2)으로 배열될 수 있다. 상기 전압 라인(VL)에는 기준 전압(Vcom)이 인가될 수 있다.
상기 데이터 라인(DL)은 상기 제2 방향(D2)으로 연장되고, 상기 제1 방향(D1)으로 배열될 수 있다. 상기 데이터 라인(DL)은 상기 제1, 제2 및 제3 스위칭 소자들(TR1, TR2, TR3)과 전기적으로 연결된다.
상기 쉴딩 라인(SL)은 상기 데이터 라인(DL)과 중첩되고, 상기 제1 방향(D1)으로 배열될 수 있다. 상기 쉴딩 라인(SL)에는 상기 기준 전압(Vcom)이 인가될 수 있다.
상기 제1 서브 화소 전극(SPE1)은 상기 화소 영역의 제1 서브 영역(SA1)에 형성되고, 상기 전압 라인(VL)과 부분적으로 중첩될 수 있다. 상기 제1 서브 화소 전극(SPE1)에는 상기 제1 및 제2 방향(D1, D2)과 교차하는 방향으로 기울어진 슬릿(slit) 형상으로 복수의 제1 개구 패턴들이 서로 평행하게 형성될 수 있다.
상기 제1 스위칭 소자(TR1)는 상기 메인 게이트 라인(GLm)에 연결된 제1 게이트 전극(GE1), 상기 데이터 라인(DL)에 연결된 제1 소스 전극(SE1) 및 상기 제1 서브 화소 전극(SPE1)과 전기적으로 연결된 제1 드레인 전극(DE1)을 포함한다. 상기 제1 드레인 전극(DE1)은 제1 단 전극(E1)에 형성된 제1 콘택홀(C1)을 통해 상기 제1 서브 화소 전극(SPE1)과 연결된다.
상기 제2 서브 화소 전극(SPE2)은 상기 화소 영역의 제2 서브 영역(SA2)에 형성되고, 상기 서브 게이트 라인(GLs)과 부분적으로 중첩될 수 있다. 상기 제2 서브 화소 전극(SPE2)에는 상기 제1 및 제2 방향(D1, D2)과 교차하는 방향으로 기울어진 슬릿(slit) 형상으로 복수의 제2 개구 패턴들이 서로 평행하게 형성될 수 있다.
상기 제2 스위칭 소자(TR2)는 상기 메인 게이트 라인(GLm)에 연결된 제2 게이트 전극(GE2), 상기 데이터 라인(DL)에 연결된 제2 소스 전극(SE2) 및 상기 제2 서브 화소 전극(SPE2)과 전기적으로 연결된 제2 드레인 전극(DE2)을 포함한다. 상기 제2 드레인 전극(DE2)은 제2 단 전극(E2)에 형성된 제2 콘택홀(C2)을 통해 상기 제2 서브 화소 전극(SPE2)과 연결된다.
상기 제3 스위칭 소자(TR3)는 상기 서브 게이트 라인(GLs)에 연결된 제3 게이트 전극(GE3), 상기 데이터 라인(DL)에 연결된 제3 소스 전극(SE3) 및 상기 승압 커패시터(CBT)와 전기적으로 연결된 제3 드레인 전극(DE3)을 포함한다.
상기 승압 커패시터(CBT)는 상기 제1 서브 화소 전극(SPE1)과 연결되고 상기 제3 드레인 전극(DE3)의 제3 단 전극(E3)과 부분적으로 중첩된 승압 전극(BE)을 포함한다.
상기 보조 커패시터(CAX)는 상기 쉴딩 라인(SL)과 연결되고 상기 제3 드레인 전극(DE3)의 상기 제3 단 전극(E3)과 부분적으로 중첩된 보조 전극(AE)을 포함한다.
상기 제1 스토리지 커패시터는 상기 제1 서브 화소 전극(SPE1)과 상기 전압 라인(VL)이 중첩 영역에서 정의될 수 있다. 상기 제2 스토리지 커패시터는 상기 제2 서브 화소 전극(SPE2)과 상기 서브 게이트 라인(GLs)의 중첩 영역에서 정의될 수 있다.
도 1에 도시된 바와 같이, 상기 화소(P)는 제1 서브 영역(SA1)과 제2 서브 영역(SA2) 및 회로 영역(CA)으로 구분될 수 있다. 상기 제1 서브 영역(SA1)에는 상기 제1 서브 화소 전극(SPE1)이 형성된 영역으로 제1 액정 커패시터가 형성될 수 있다. 상기 제2 서브 영역(SA2)에는 상기 제2 서브 화소 전극(SPE2)이 형성된 영역으로 제2 액정 커패시터가 형성될 수 있다. 상기 회로 영역(CA)에는 상기 제1, 제2, 제3 스위칭 소자들(TR1, TR2, TR3), 상기 승압 커패시터(CBT), 상기 보조 커패시터(CAX), 제1 콘택홀(C1) 및 제2 콘택홀(C2)이 형성될 수 있다.
도 2a는 도 1에 도시된 화소의 등가 회로도이다. 도 2b는 도 1에 도시된 화소의 구동 방법을 설명하기 위한 신호들을 파형도들이다.
도 1, 도 2a 및 도 2b를 참조하면, 상기 화소(P)는 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3), 제1 액정 커패시터(CLC1), 제1 스토리지 커패시터(CST1), 제2 액정 커패시터(CLC2), 제2 스토리지 커패시터(CST2), 승압 커패시터(CBT) 및 보조 커패시터(CAX)를 포함한다.
상기 메인 게이트 라인(GLm)에 메인 게이트 신호(Gm)가 인가되면, 상기 제1 및 제2 스위칭 소자들(TR1 TR2)은 턴-온 되어, 상기 데이터 라인(DL)에 인가된 데이터 전압(Vd)은 상기 제1 액정 커패시터(CLC1), 제1 스토리지 커패시터(CST1), 제2 액정 커패시터(CLC2), 제2 스토리지 커패시터(CST2), 승압 커패시터(CBT)에 각각 인가된다. 이에 따라서, 상기 제1 액정 커패시터(CLC1), 제1 스토리지 커패시터(CST1), 제2 액정 커패시터(CLC2) 및 제2 스토리지 커패시터(CST2) 각각은 상기 데이터 전압(Vd)과 상기 기준 전압(Vcom) 사이의 전압 차가 충전된다.
이후, 상기 서브 게이트 라인(GLs)에 서브 게이트 신호(Gs)가 인가되면, 상기 제3 스위칭 소자(TR3)가 턴-온 될 때, 상기 데이터 라인(DL)에 인가된 상기 데이터 전압(Vd)과 다른 데이터 전압(Vd')이 상기 승압 커패시터(CBT)의 제1 전극(E3)에 인가될 수 있다. 여기서 설명의 편의상 상기 제1 전극(E3)에 인가되는 데이터 전압이 상기 데이터 전압(Vd)라고 할 때, 상기 승압 커패시터(CBT)는 상기 전압 차를 유지하기 위해 제2 전극(BE)의 전압이 승압 전압(Vbst)으로 상승한다. 이에 따라서, 상기 승압 커패시터(CBT)의 제2 전극(BE)과 연결된 상기 제1 액정 커패시터(CLC1)의 상기 제1 서브 화소 전극(SPE1)에 상기 승압 전압(Vbst)이 인가된다.
한편, 상기 보조 커패시터(CAX)는 상기 메인 게이트 신호(Gm)가 인가될 때, 상기 보조 커패시터(CAX)와 연결된 상기 제3 스위칭 소자(TR3)의 전극의 전위가 변동되는 것을 감소시키고, 상기 제3 스위칭 소자(TR3)에 의한 킥백(kickback) 전압을 감소시켜 상기 제1 액정 커패시터(CLC1)의 제1 서브 화소 전극(SPE1)의 전위가 쉽게 승압 되도록 한다.
여기서, 상기 서브 게이트 라인(GLs)은 상기 데이터 전압(Vd)과 상기 기준 전압(Vcom) 대비 동일 극성의 데이터 전압이 제1 및 제2 서브 화소 전극에 인가되는 화소의 메인 게이트 라인과 전기적으로 연결된다. 도시된 바와 같이, 상기 데이터 전압(Vd)이 1 도트 방식으로 반전하는 경우, 상기 메인 게이트 라인(GLm)이 N 번째 메인 게이트 라인인 경우, 상기 서브 게이트 라인(GLs)은 N+2 번째 메인 게이트 라인과 표시 패널의 주변 영역에서 연결될 수 있다. 상기 N은 자연수이다. 물론, 상기 서브 게이트 라인(GLs)은 N+4 번째 메인 게이트 라인, N+6 번째 메인 게이트 라인,... 중 하나와 연결될 수 있다.
상기 제2 액정 커패시터(CLC1)의 상기 제2 서브 화소 전극(SPE2)에는 상기 메인 게이트 신호(Gm)에 동기되어 상기 데이터 전압(Vd)이 인가된다. 상기 제1 액정 커패시터(CLC1)의 상기 제1 서브 화소 전극(SPE1)에는 상기 메인 게이트 신호(Gm)에 동기되어 상기 데이터 전압(Vd)이 인가되고, 이어 상기 서브 게이트 신호(Gs)에 동기되어 상기 승압 전압(Vbst)이 인가된다.
결과적으로 상기 제1 서브 화소 전극(SPE1)에 인가된 제1 전압(V1)과 상기 제2 서브 화소 전극(SPE2)에 인가된 제2 전압(V2)의 전압비(V1/V2)가 클수록 상기 화소(P)의 투과율 및 시인성이 우수할 수 있다. 상기 제1 및 제2 전압들(V1, V2)의 전압비(V1/V2)는 상기 승압 커패시터(CBT) 및 상기 보조 커패시터(CAX)에 따라 달라질 수 있다.
도 3은 도 2a에 도시된 보조 커패시터의 용량에 따른 전압비를 나타낸 그래프들이다.
도 2a 및 도 3을 참조하면, 설정된 용량의 승압 커패시터(CBT)를 적용한 조건에서, 상기 보조 커패시터(CAX)의 용량을 가변시키면서 상기 전압비(V1/V2)를 측정하였다.
예를 들면, 상기 승압 커패시터(CBT)의 용량이 0.18 pF인 조건을 살펴본다. 상기 보조 커패시터(CAX)의 용량이 0.2 pF 일 때, 상기 전압비(V1/V2)는 약 1.28 정도 이고, 상기 보조 커패시터(CAX)의 용량이 0.4 pF 일 때, 상기 전압비(V1/V2)는 약 1.35 정도 이고, 상기 보조 커패시터(CAX)의 용량이 0.55 pF 일 때, 상기 전압비(V1/V2)는 약 1.38 정도 이었다.
결과적으로 상기 보조 커패시터(CAX)의 용량이 클수록 상기 전압비(V1/V2)가 증가하는 것을 알 수 있다.
도 4는 도 2a에 도시된 승압 커패시터의 용량에 따른 전압비를 나타낸 그래프들이다.
도 2a 및 도 4를 참조하면, 설정된 용량의 보조 커패시터(CAX)를 적용한 조건에서, 상기 승압 커패시터(CBT)의 용량을 가변시키면서 상기 전압비(V1/V2)를 측정하였다.
예를 들면, 상기 보조 커패시터(CAX)의 용량이 0.06 pF인 조건에서, 상기 승압 커패시터(CBT)의 용량이 약 0.18 pF 일 때, 상기 전압비(V1/V2)는 최대인 약 1.11 정도 이었다. 상기 보조 커패시터(CAX)의 용량이 0.28 pF인 조건에서, 상기 승압 커패시터(CBT)의 용량이 약 0.3 pF 일 때, 상기 전압비(V1/V2)는 최대인 약 1.32 정도 이었다. 상기 보조 커패시터(CAX)의 용량이 0.56 pF인 조건에서, 상기 승압 커패시터(CBT)의 용량이 약 0.39 pF 일 때, 상기 전압비(V1/V2)는 최대인 약 1.46 정도 이었다.
결과적으로 상기 보조 커패시터(CAX)의 용량이 클수록 상기 전압비(V1/V2)는 증가하는 반면, 상기 승압 커패시터(CBT)의 용량은 약 0.18 pF 내지 0.4 pF에서 최대 전압비(V1/V2)를 얻을 수 있음을 알 수 있다.
도 3 및 도 4의 측정 결과에서 검토된 바와 같이, 상기 보조 커패시터(CAX)의 용량을 크게 설계하여 화소의 제1 및 제2 서브 화소 전극들에 인가되는 상기 전압비(V1/V2)를 증가시킴으로써 상기 화소의 투과율 및 시인성을 향상시킬 수 있다.
도 5는 도 1에 도시된 I-I'선을 따라 절단한 표시 패널의 단면도이다.
도 1 및 도 5를 참조하면, 상기 표시 패널은 표시 기판(100), 대향 기판(200) 및 액정층(300)을 포함한다.
상기 표시 기판(100)은 제1 베이스 기판(101)을 포함하고, 상기 제1 베이스 기판(101) 위에 형성된 상기 메인 게이트 라인(GLm), 상기 서브 게이트 라인(GLs), 전압 라인(VL), 상기 데이터 라인(DL), 상기 쉴딩 라인(SL), 상기 제1 스위칭 소자(TR1), 상기 제1 서브 화소 전극(SPE1), 상기 제2 스위칭 소자(TR2), 상기 제2 서브 화소 전극(SPE2), 상기 제3 스위칭 소자(TR3), 상기 승압 커패시터(CBT), 상기 보조 커패시터(CAX), 게이트 절연층(120), 보호층(150), 유기층(160) 및 캡핑층(170)을 포함한다.
상기 메인 게이트 라인(GLm), 상기 서브 게이트 라인(GLs), 상기 제1, 제2, 제3 게이트 전극들(GE1, GE2, GE3) 및 전압 라인(VL)은 동일 금속층으로 형성된 제1 금속 패턴일 수 있다. 상기 제1 금속 패턴 위에는 상기 게이트 절연층(120)이 형성된다.
상기 데이터 라인(DL), 제1, 제2, 제3 소스 전극들(SE1, SE2, SE3), 제1, 제2 및 제3 드레인 전극들(DE1, DE2, DE3), 제1, 제2 및 제3 단 전극들(E1, E2. E3)은 동일 금속층으로 형성된 제2 금속 패턴일 수 있다. 상기 제2 금속 패턴의 아래에는 반도체층(130)이 형성될 수 있다. 상기 반도체층(130)은 아몰퍼스 실리콘층 및 오믹 콘택층을 포함할 수 있고, 약 2200 Å의 두께로 형성될 수 있다. 상기 제2 금속 패턴 위에는 상기 보호층(150)이 형성된다. 상기 보호층(150)은 상기 제1 단 전극(E1) 및 상기 제2 단 전극(E2)을 노출하는 제1 및 제2 콘택홀들(C1, C2)이 형성된다.
상기 제1 및 제2 서브 영역들(SA1, SA2)의 상기 보호층(150) 위에는 유기층(160)이 형성된다. 상기 유기층(160)은 투명한 유기 물질 또는 염료를 포함하는 포토 물질일 수 있다.
상기 유기층(160)의 상면 및 측면을 커버하도록 상기 제1 베이스 기판(101) 위에 상기 캡핑층(170)이 형성된다. 상기 캡핑층(170)은 상기 유기층(160)과 상기 제1 및 제2 서브 화소 전극들(SPE1, SPE2) 사이에 형성되어 상기 유기층(160)으로부터 발생되는 오염 물질이 상기 액정층(300)에 유입되는 것을 방지할 수 있다.
상기 제1 서브 화소 전극(SPE1), 상기 제2 서브 화소 전극(SPE2), 상기 승압 전극(BE), 상기 보조 전극(AE) 및 상기 쉴딩 라인(SL)은 동일 투명 도전층으로 형성된 투명 도전 패턴일 수 있다.
상기 제1 및 제2 서브 화소 전극들(PE1, PE2)은 상기 유기층(160) 위에 형성된다. 상기 쉴딩 라인(SL)은 상기 데이터 라인(DL) 위에 형성되어 상기 데이터 라인(DL)과 중첩되고, 상기 제1 및 제2 서브 화소 전극들(SPE1, SPE2)과 이격된다. 상기 쉴딩 라인(SL)에는 상기 기준 전압(Vcom)이 인가되고, 상기 데이터 라인(DL)의 전압 변동을 차단하여 상기 제1 및 제2 서브 화소 전극(SPE1, SPE2)의 전압을 안정화 한다.
상기 승압 전극(BE)은 상기 제3 단 전극(E3) 위에 형성되어, 상기 제3 단 전극(E3)과 부분적으로 중첩된다. 상기 승압 커패시터(CBT)의 용량은 상기 승압 전극(BE)과 상기 제3 단 전극(E3)의 중첩 면적 및 상기 승압 전극(BE)과 상기 제3 단 전극(E3) 사이에 배치된 유전층인, 상기 보호층(150) 및 상기 캡핑층(170)의 두께에 의해 정의될 수 있다.
상기 보조 전극(AE)은 상기 제3 단 전극(E3) 위에 상기 승압 전극(BE)과 이격되어 형성되어, 상기 제3 단 전극(E3)과 부분적으로 중첩된다. 상기 보조 커패시터(CAX)의 용량은 상기 보조 전극(AE)과 상기 제3 단 전극(E3)의 중첩 면적 및 상기 보조 전극(AE)과 상기 제3 단 전극(E3) 사이에 배치된 유전층인, 상기 보호층(150) 및 상기 캡핑층(170)의 두께에 의해 정의될 수 있다.
상기 게이트 절연층(120)의 두께는 약 4400 Å 이고, 상기 보호층(150)의 두께는 약 700Å 내지 1000Å 이고, 상기 캡핑층(170)의 두께는 약 700Å 이다.
일반적으로 커패시터의 용량은 유전층의 두께가 작을수록 그리고 전극의 면적이 클수록 증가한다. 따라서 상기 보조 전극(AE)의 면적이 동일한 조건에서 상기 유전층으로 상기 게이트 절연층(120) 및 상기 반도체층(130)을 사용하는 보조 커패시터의 용량에 비해 본 실시예와 같이 상기 유전층으로 상기 보호층(150) 및 상기 캡핑층(170)을 사용하는 보조 커패시터(CAX)의 용량은 약 1.3 배 내지 2 배 증가될 수 있다.
앞서 도 3 및 도 4에서 설명된 바와 같이, 상기 보조 커패시터(CAX)의 유전층을 상기 보호층(150) 및 상기 캡핑층(170)을 적용함으로써 상기 보조 전극(AE)의 면적을 증가시키지 않고 상기 보조 커패시터(CAX)의 용량이 크게 형성할 수 있다. 따라서 상기 화소(P)의 전압비를 증가시켜 투과율 및 시인성을 향상시킬 수 있고, 개구율 손실을 막을 수 있다.
상기 대향 기판(200)은 제2 베이스 기판(201)을 포함하고, 상기 제2 베이스 기판(201) 상에 형성된 차광 패턴(210) 및 공통 전극층(230)을 포함한다.
상기 차광 패턴(210)은 상기 표시 기판(100)의 회로 영역(CA)에 대응하는 상기 제2 베이스 기판(201) 상에 형성된다. 상기 회로 영역(CA)은 상기 제1, 제2, 제3 스위칭 소자들(TR1, TR2, TR3), 상기 승압 커패시터(CBT) 및 상기 보조 커패시터(CAX)가 형성된 영역일 수 있다.
상기 공통 전극층(230)은 상기 차광 패턴(210)이 형성된 상기 제2 베이스 기판(201) 상에 형성된다. 상기 공통 전극층(230)은 상기 표시 기판(100)에 형성된 상기 제1 서브 화소 전극(SPE1)과 상기 제2 서브 화소 전극(SPE2)에 의해 제1 액정 커패시터(CLC1) 및 제2 액정 커패시터(CLC2)를 정의할 수 있다.
도 6a 내지 도 6d는 도 5에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도들이다.
도 1 및 도 6a를 참조하면, 상기 제1 베이스 기판(101) 위에 제1 금속층을 형성하고, 상기 제1 금속층을 패터닝하여 상기 메인 게이트 라인(GLm), 상기 서브 게이트 라인(GLs), 상기 전압 라인(VL), 상기 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3) 등을 포함하는 제1 금속 패턴을 형성한다.
상기 제1 금속 패턴이 형성된 제1 베이스 기판(101) 위에 상기 게이트 절연층(120)을 형성한다. 상기 게이트 절연층(120)은 약 4400 Å의 두께로 형성될 수 있다.
도 1 및 도 6b를 참조하면, 상기 게이트 절연층(120)이 형성된 상기 제1 베이스 기판(101) 위에 반도체층(130) 및 제2 금속층을 순차적으로 형성한다. 상기 반도체층(130)은 약 2200 Å의 두께로 형성될 수 있다.
상기 반도체층(130) 및 상기 제2 금속층을 패터닝하여 상기 데이터 라인(DL), 상기 제1, 제2, 제3 소스 전극들(SE1, SE2, SE3), 상기 제1, 제2 및 제3 드레인 전극들(DE1, DE2, DE3), 제1, 제2 및 제3 단 전극들(E1, E2, E3) 등을 포함하는 제2 금속 패턴을 형성한다.
상기 제2 금속 패턴이 형성된 상기 제1 베이스 기판(101) 위에 상기 보호층(150)을 형성한다. 상기 보호층(150)은 약 1000 Å의 두께로 형성될 수 있다.
도 1 및 도 6c를 참조하면, 상기 보호층(150)이 형성된 상기 제1 베이스 기판(101) 위에 유기층(160)을 형성하고, 상기 유기층(160)을 패터닝하여 상기 제1 서브 영역(SA1) 및 상기 제2 서브 영역(SA2)에 형성한다. 즉, 상기 회로 영역(CA)에는 상기 유기층(160)이 형성되지 않을 수 있다.
상기 유기층(160)은 투명한 유기 물질 또는 염료를 포함하는 포토 물질일 수 있다. 예를 들면, 상기 유기층(160)은 적색, 녹색 및 청색을 갖는 컬러 필터일 수 있다.
상기 유기층(160)이 형성된 상기 제1 베이스 기판(101) 위에 상기 캡핑층(170)을 형성한다. 상기 캡핑층(170)은 약 700Å 의 두께로 형성될 수 있다.
상기 회로 영역(CA)의 상기 캡핑층(170) 및 상기 보호층(150)을 제거하여 상기 제1 및 제2 콘택홀들(C1, C2)을 형성한다.
도 1 및 도 6d를 참조하면, 상기 제1 및 제2 콘택홀들(C1, C2)이 형성된 상기 제1 베이스 기판(101) 위에 투명 도전층을 형성하고, 상기 투명 도전층을 패터닝하여 제1 서브 화소 전극(SPE1), 제2 서브 화소 전극(SPE2), 상기 쉴드 라인(SL), 상기 승압 전극(BE), 상기 보조 전극(AE) 등을 포함하는 투명 도전 패턴을 형성한다.
상기 제1 서브 화소 전극(SPE1)은 상기 제1 서브 영역(SA1)에 형성되어 상기 제1 콘택홀(C1)을 통해 상기 제1 스위칭 소자(TR1)와 연결된다. 상기 제2 서브 화소 전극(SPE2)은 상기 제2 서브 영역(SA2)에 형성되어 상기 제2 콘택홀(C2)을 통해 상기 제2 스위칭 소자(TR2)와 연결된다.
상기 승압 전극(BE)은 상기 제1 서브 화소 전극(SPE1)과 연결되어 상기 제1 단 전극(E1)과 부분적으로 중첩된다. 상기 보조 전극(AE)은 상기 쉴드 라인(SL)과 연결되어 상기 승압 전극(BE)과 이격되어 상기 제1 단 전극(E1)과 부분적으로 중첩된다.
이하에서는 앞서 설명된 실시예와 동일한 구성요소는 동일한 도면부호를 부여하고 반복되는 설명은 생략한다.
도 7은 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다. 도 8은 도 7에 도시된 II-II'선을 따라 절단한 표시 기판의 단면도이다.
도 7 및 도 8을 참조하면, 본 실시예의 표시 기판(400)은 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3), 제1 단 전극(E1), 제2 단 전극(E2), 제3 단 전극(E3), 승압 전극(BE), 보조 전극(AE) 및 차광 전극(111)을 포함한다. 도 1을 참조하여 설명된 실시예에 따른 표시 기판과 비교할 때, 본 실시예의 표시 기판(400)은 상기 차광 전극(111)을 더 포함한다.
상기 차광 전극(111)은 메인 게이트 라인(GLm), 서브 게이트 라인(GLs), 전압 라인(VL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3)과 동일한 제1 금속층으로 형성될 수 있다.
상기 차광 전극(111)은 상기 제3 스위칭 소자(TR3)의 제3 드레인 전극(DE3)으로부터 연장된 상기 제3 단 전극(E3)과 중첩되도록 형성된다. 상기 차광 전극(111)은 전기적으로 플로팅 된 상태이고, 광을 차단하여 상기 제3 단 전극(E3)에 광이 제공되는 것을 방지한다.
상기 승압 전극(BE)은 제1 서브 화소 전극(SPE1)과 연결되어 상기 제3 단 전극(E3)과 부분적으로 중첩되어 승압 커패시터(CBT)를 형성한다. 상기 승압 커패시터(CBT)는 상기 승압 전극(BE)과 상기 제3 단 전극(E3) 및 상기 승압 전극(BE)과 상기 제3 단 전극(E3) 사이에 개재된 보호층(150)에 의해 정의된다.
상기 보조 전극(AE)은 쉴딩 라인(SL)과 연결되어 상기 제3 단 전극과 부분적으로 중첩되어 보조 커패시터(CAX)를 형성한다. 상기 보조 커패시터(CAX)는 상기 보조 전극(AE)과 상기 제3 단 전극(E3) 및 상기 보조 전극(AE) 및 상기 제3 단 전극(E3) 사이에 개재된 상기 보호층(150)에 의해 정의된다.
상기 차광 전극(111)은 상기 보조 커패시터(CAX) 및 상기 승압 커패시터(CBT)를 광으로부터 차단한다. 상기 차광 전극(111)은 마스크 저감(Maskless) 공정에 의해 상기 제3 단 전극(E3) 아래에 형성된 반도체층(130)에 의한 광 누설 전류를 방지함으로써 상기 보조 커패시터(CAX) 및 상기 승압 커패시터(CBT)의 용량 변동을 억제할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 표시 기판의 평면도이다. 도 10은 도 10에 도시된 III-III'선을 따라 절단한 표시 기판의 단면도이다.
도 9 및 도 10을 참조하면, 본 실시예의 표시 기판(500)은 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3), 제1 단 전극(E1), 제2 단 전극(E2), 제3 단 전극(E3), 승압 전극(BE), 보조 전극(AE), 전압 라인(VL) 및 차광 전극(111)을 포함한다. 도 7을 참조하여 설명된 실시예에 따른 표시 기판(400)과 비교할 때, 본 실시예의 표시 기판(500)은 상기 전압 라인(VL)에 연결된 차광 전극(111)을 포함한다.
상기 차광 전극(111)은 상기 전압 라인(VL)과 연결되어 상기 제3 단 전극(E3)과 중첩되도록 형성된다. 상기 차광 전극(111)은 상기 전압 라인(VL)에 인가되는 기준 전압(Vcom)이 인가되고, 상기 제3 단 전극(E3)을 광으로부터 차단한다.
상기 차광 전극(111)은 메인 게이트 라인(GLm), 서브 게이트 라인(GLs), 전압 라인(VL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3)과 동일한 제1 금속층으로 형성될 수 있다.
상기 승압 전극(BE)은 제1 서브 화소 전극(SPE1)과 연결되어 상기 제3 단 전극(E3)과 부분적으로 중첩되어 승압 커패시터(CBT)를 형성한다. 상기 승압 커패시터(CBT)는 상기 승압 전극(BE)과 상기 제3 단 전극(E3) 및 상기 승압 전극(BE)과 상기 제3 단 전극(E3) 사이에 개재된 보호층(150)에 의해 정의된다.
상기 보조 전극(AE)은 쉴딩 라인(SL)과 연결되어 상기 제3 단 전극(E3)과 부분적으로 중첩되어 제1 보조 커패시터(CAX1)를 형성한다. 상기 제1 보조 커패시터(CAX1)는 상기 보조 전극(AE)과 상기 제3 단 전극(E3) 및 상기 보조 전극(AE) 및 상기 제3 단 전극(E3) 사이에 개재된 상기 보호층(150)에 의해 정의된다.
또한, 본 실시예의 표시 기판(500)은 상기 제1 보조 커패시터(CAX1)와 직렬로 연결된 제2 보조 커패시터(CAX2)를 더 포함한다. 상기 제2 보조 커패시터(CAX2)는 상기 차광 전극(111)과 상기 제3 단 전극(E3) 및 상기 차광 전극(111)과 상기 제3 단 전극(E3) 사이에 개재된 게이트 절연층(120) 및 반도체층(130)에 의해 정의될 수 있다. 상기 게이트 절연층(120)은 약 4400 Å의 두께를 가지며, 상기 반도체층(130)은 약 2200 Å의 두께를 가질 수 있다.
결과적으로 상기 보조 전극(AE)의 면적이 동일한 조건에서, 유전층으로 약 4400 Å의 상기 게이트 절연층(120) 및 약 2200 Å의 상기 반도체층(130)을 사용하는 보조 커패시터의 용량과 비교해 본 실시예와 같이 상기 제1 및 제2 보조 커패시터들(CAX1, CAX2)을 포함하는 보조 커패시터(CAX)의 용량은 약 2.3 내지 3 배 증가될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 기판의 평면도이다. 도 12는 도 11에 도시된 IV-IV'선을 따라 절단한 표시 기판의 단면도이다.
도 11 및 도 12를 참조하면, 본 실시예의 표시 기판(600)은 제1 스위칭 소자(TR1), 제2 스위칭 소자(TR2), 제3 스위칭 소자(TR3), 제1 단 전극(E1), 제2 단 전극(E2), 제3 단 전극(E3), 승압 전극(BE) 및 보조 전극(AE)을 포함한다.
상기 제1 스위칭 소자(TR1)의 제1 드레인 전극(DE1)으로부터 연장된 상기 제1 단 전극(E1)과 제1 서브 화소 전극(SPE1)은 제1 콘택홀(C1)을 통해 전기적으로 연결된다. 본 실시예의 상기 제1 서브 화소 전극(SPE1)은 상기 제1 콘택홀(C1)을 통해 상기 제1 단 전극(E1)의 상면 및 측면과 접촉한다. 상기 제1 단 전극(E1)은 상기 승압 전극(BE)과 부분적으로 중첩될 수 있다.
또한, 상기 제1 서브 화소 전극(SPE1)은 상기 제1 콘택홀(C1)을 통해 상기 승압 전극(BE)과 접촉된다. 상기 승압 전극(BE)은 상기 제3 스위칭 소자(TR3)의 제3 드레인 전극(DE3)으로부터 연장된 상기 제3 단 전극(E3)과 중첩되도록 형성되어 승압 커패시터(CBT)를 형성한다. 상기 승압 커패시터(CBT)는 상기 승압 전극(BE)과 상기 제3 단 전극(E3) 및 상기 승압 전극(BE)과 상기 제3 단 전극(E3) 사이에 개재된 게이트 절연층(120) 및 반도체층(130)에 의해 정의된다.
본 실시예의 표시 기판(600)은 상기 제1 콘택홀(C1)을 통해 상기 제1 서브 화소 전극(SPE1)과 상기 제1 단 전극(E1)과 상기 승압 전극(BE)을 동시에 접촉하는 구조를 예로 하였으나, 상기 제1 단 전극(E1) 및 상기 승압 전극(BE) 위에 각각 콘택홀을 형성하여 상기 제1 서브 화소 전극(SPE1)과 각각 접촉시킬 수 있다.
상기 승압 전극(BE)은 상기 메인 게이트 라인(GLm), 서브 게이트 라인(GLs), 전압 라인(VL), 제1 게이트 전극(GE1), 제2 게이트 전극(GE2), 제3 게이트 전극(GE3)과 동일한 제1 금속층으로 형성될 수 있다.
상기 보조 전극(AE)은 쉴딩 라인(SL)과 연결되어 상기 제3 단 전극(E3)과 전체적으로 중첩되어 보조 커패시터(CAX)를 형성한다. 상기 보조 커패시터(CAX)는 상기 보조 전극(AE)과 상기 제3 단 전극(E3) 및 상기 보조 전극(AE) 및 상기 제3 단 전극(E3) 사이에 개재된 상기 보호층(150)에 의해 정의된다. 상기 보조 전극(AE)이 형성되는 면적을 증가시킴으로써 상기 보조 커패시터(CAX)의 용량을 크게 형성할 수 있다.
상기 보조 전극(AE)이 상기 제3 단 전극(E3)과 1/2 중첩하는 보조 커패시터의 용량과 비교할 때, 본 실시예의 상기 보조 커패시터(CAX)의 용량은 약 2.6 내지 3.9 배 증가될 수 있다.
이상의 본 발명의 실시예들에 따르면, 보조 커패시터는 쉴드 라인에서 연장된 보조 전극과 얇은 두께의 보호층을 유전층으로 사용함으로써 상기 보조 전극의 면적을 증가시키지 않고도 상기 보조 커패시터의 용량을 증가시킬 수 있다. 이에 따라서 화소의 개구율 손실 없이 투과율 및 시인성을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 기판 200 : 대향 기판
300 : 액정층 111 : 차광 전극
120 : 게이트 절연층 130 : 반도체층
150 : 보호층 160 : 유기층
170 : 캡핑층 P : 화소
BE : 승압 전극 CBT : 승압 커패시터
AE : 보조 전극 CAX : 보조 커패시터
GLm : 메인 게이트 라인 GLs : 보조 게이트 라인
DL : 데이터 라인 SL : 쉴딩 라인
SPE1, SPE2 : 제1 및 제2 서브 화소 전극
TR1, TR2, TR3 : 제1, 제2 및 제3 스위칭 소자
E1, E2, E3 : 제1, 제2 및 제3 단 전극

Claims (20)

  1. 베이스 기판 위에 형성된 데이터 라인, 상기 데이터 라인과 교차하는 메인 게이트 라인 및 제1 서브 화소 전극에 연결된 제1 스위칭 소자;
    상기 데이터 라인, 상기 메인 게이트 라인 및 상기 제1 서브 화소 전극과 이격된 제2 서브 화소 전극에 연결된 제2 스위칭 소자;
    상기 데이터 라인 및 상기 메인 게이트 라인과 인접한 서브 게이트 라인에 연결된 제3 스위칭 소자;
    상기 제1 및 제2 서브 화소 전극과 이격되어 상기 데이터 라인과 중첩되고, 기준 전압이 인가되는 쉴딩 라인; 및
    상기 쉴딩 라인으로부터 연장되고, 상기 제3 스위칭 소자와 연결된 단 전극과 중첩된 보조 전극을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 보조 전극은 상기 단 전극과 부분적으로 중첩된 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 단 전극 아래에 상기 단 전극과 중첩되어 광을 차단하는 차광 전극을 더 포함하는 표시 기판.
  4. 제3항에 있어서, 상기 기준 전압이 인가되고 상기 메인 게이트 라인과 평행한 전압 라인을 더 포함하는 표시 기판.
  5. 제4항에 있어서, 상기 차광 전극은 상기 전압 라인과 연결된 것을 특징으로 하는 표시 기판.
  6. 제3항에 있어서, 상기 메인 게이트 라인 및 상기 서브 게이트 라인을 덮도록 상기 베이스 기판 위에 형성된 게이트 절연층을 더 포함하고,
    상기 게이트 절연층은 상기 차광 전극과 상기 단 전극 사이에 형성된 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 게이트 절연층과 상기 단 전극 사이에 형성된 반도체층을 더 포함하는 표시 기판.
  8. 제6항에 있어서, 상기 제1 스위칭 소자와 상기 제1 서브 화소 전극을 연결하는 제1 콘택홀 및 상기 제2 스위칭 소자와 상기 제2 서브 화소 전극을 연결하는 제2 콘택홀이 형성된 보호층을 더 포함하는 표시 기판.
  9. 제8항에 있어서, 상기 제1 서브 화소 전극으로부터 연장되고, 상기 보조 전극과 이격되어 상기 단 전극과 부분적으로 중첩되는 승압 전극을 더 포함하는 표시 기판.
  10. 제8항에 있어서, 상기 단 전극과 상기 보조 전극 사이에 상기 보호층이 형성된 것을 특징으로 하는 표시 기판.
  11. 제8항에 있어서, 상기 보조 전극은 상기 단 전극과 전체적으로 중첩된 것을 특징으로 하는 표시 기판.
  12. 제8항에 있어서, 상기 단 전극 아래에 형성되어 상기 단 전극과 중첩되는 승압 전극을 더 포함하고,
    상기 단 전극과 상기 승압 전극 사이에는 상기 게이트 절연층이 형성된 것을 특징으로 하는 표시 기판.
  13. 제12항에 있어서, 상기 제1 서브 화소 전극은 상기 게이트 절연층과 상기 보호층에 형성된 콘택홀을 통해 상기 승압 전극과 연결된 것을 특징으로 하는 표시 기판.
  14. 제8항에 있어서, 상기 보호층과 상기 제1 서브 화소 전극 사이에 형성되고, 상기 보호층과 상기 제2 서브 화소 전극 사이에 형성된 유기층을 더 포함하는 표시 기판.
  15. 제14항에 있어서, 상기 유기층은 염료를 포함하는 것을 특징으로 하는 표시 기판.
  16. 제14항에 있어서, 상기 유기층과 상기 제1 서브 화소 전극 사이에 형성되고, 상기 유기층과 상기 제2 서브 화소 전극 사이에 형성된 캡핑층을 더 포함하는 표시 기판.
  17. 제16항에 있어서, 상기 단 전극과 상기 보조 전극 사이에 상기 보호층 및 상기 캡핑층이 형성된 것을 특징으로 하는 표시 기판.
  18. 제1항에 있어서, 상기 제1 스위칭 소자는 상기 메인 게이트 라인에 연결된 제1 게이트 전극, 상기 데이터 라인에 연결된 제1 소스 전극 및 상기 제1 서브 화소 전극과 연결된 제1 드레인 전극을 포함하고,
    상기 제2 스위칭 소자는 상기 메인 게이트 라인에 연결된 제2 게이트 전극, 상기 데이터 라인에 연결된 제2 소스 전극 및 상기 제2 서브 화소 전극에 연결된 제2 드레인 전극을 포함하고,
    상기 제3 스위칭 소자는 상기 서브 게이트 라인에 연결된 제3 게이트 전극, 상기 데이터 라인에 연결된 제3 소스 전극, 및 상기 보조 전극과 상기 승압 전극에 연결된 제3 드레인 전극을 포함하며,
    상기 단 전극은 상기 제3 드레인 전극으로부터 연장된 것을 특징으로 하는 표시 기판.
  19. 제18항에 있어서, 상기 서브 게이트 라인은 상기 메인 게이트 라인 이후에 배열된 복수의 메인 게이트 라인들 중 하나와 연결된 것을 특징으로 하는 표시 기판.
  20. 제19항에 있어서, 상기 서브 게이트 라인은
    상기 제1 서브 화소 전극에 인가되는 데이터 전압과 기준 전압 대비 동일한 극성의 데이터 전압이 인가되는 제1 서브 화소 전극과 전기적으로 연결된 메인 게이트 라인과 연결된 것을 특징으로 하는 표시 기판.
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