KR20120115775A - Light emitting diode and method for fabricating the same - Google Patents

Light emitting diode and method for fabricating the same Download PDF

Info

Publication number
KR20120115775A
KR20120115775A KR1020110033279A KR20110033279A KR20120115775A KR 20120115775 A KR20120115775 A KR 20120115775A KR 1020110033279 A KR1020110033279 A KR 1020110033279A KR 20110033279 A KR20110033279 A KR 20110033279A KR 20120115775 A KR20120115775 A KR 20120115775A
Authority
KR
South Korea
Prior art keywords
layer
type
electrode
semiconductor
type contact
Prior art date
Application number
KR1020110033279A
Other languages
Korean (ko)
Inventor
예경희
서원철
김창연
Original Assignee
서울옵토디바이스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울옵토디바이스주식회사 filed Critical 서울옵토디바이스주식회사
Priority to KR1020110033279A priority Critical patent/KR20120115775A/en
Publication of KR20120115775A publication Critical patent/KR20120115775A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Led Devices (AREA)

Abstract

PURPOSE: A light emitting diode and a manufacturing method thereof are provided to maximize luminous efficiency and surface roughness of an n-type semiconductor layer by successively laminating a contact layer on a semiconductor structure layer. CONSTITUTION: A first type contact layer(120) is placed at one surface of a bearing substrate(110). A semiconductor structure layer(130) comprises an active layer included on the first type contact layer. A second type contact layer is placed on a semiconductor layer. A first type electrode is placed on the bearing substrate and contacts with the first type contact layer. A second type electrode is placed on the bearing substrate and contacts with the second type contact layer. The second type contact layer comprises a first undoping semiconductor layer and a second undoping semiconductor layer.

Description

발광 다이오드 및 그의 제조 방법{LIGHT EMITTING DIODE AND METHOD FOR FABRICATING THE SAME}LIGHT EMITTING DIODE AND METHOD FOR FABRICATING THE SAME

본 발명은 발광 다이오드 및 그의 제조 방법에 관한 것이다.
The present invention relates to a light emitting diode and a method of manufacturing the same.

발광 다이오드는 기본적으로 P형 반도체와 N형 반도체의 접합인 PN 접합 다이오드이다.The light emitting diode is basically a PN junction diode which is a junction between a P-type semiconductor and an N-type semiconductor.

상기 발광 다이오드는 P형 반도체와 N형 반도체를 접합한 뒤, 상기 P형 반도체와 N형 반도체에 전압을 인가하여 전류를 흘려주면, 상기 P형 반도체의 정공은 상기 N형 반도체 쪽으로 이동하고, 이와는 반대로 상기 N형 반도체의 전자는 상기 P형 반도체 쪽으로 이동하여 상기 전자 및 정공은 상기 PN 접합부로 이동하게 된다.When the light emitting diode is bonded to the P-type semiconductor and the N-type semiconductor, and a current is applied by applying a voltage to the P-type semiconductor and the N-type semiconductor, holes of the P-type semiconductor move toward the N-type semiconductor, and On the contrary, electrons of the N-type semiconductor move toward the P-type semiconductor, and the electrons and holes move to the PN junction.

상기 PN 접합부로 이동된 전자는 전도대(conduction band)에서 가전대(valence band)로 떨어지면서 정공과 결합하게 된다. 이때, 상기 전도대와 가전대의 높이 차이 즉, 에너지 차이에 해당하는 만큼의 에너지를 발산하는데, 상기 에너지가 빛의 형태로 방출된다.The electrons moved to the PN junction are combined with holes as they fall from the conduction band to the valence band. At this time, the energy difference corresponding to the height difference, that is, the energy difference of the conduction band and the home appliance, is emitted, the energy is emitted in the form of light.

상기 발광 다이오드는 성장 기판 상에 N형 반도체층, 활성층 및 P형 반도체층을 포함하는 복수의 반도체층을 형성하고, 상기 반도체층들 상에 지지 기판을 본딩한 후, 상기 성장 기판을 분리하여 상기 지지 기판으로 상기 반도체층들을 이동시킨 후, 상기 반도체층들의 N형 반도체층 상에 N형 전극을 형성하는 방법으로 제조할 수 있다.The light emitting diode forms a plurality of semiconductor layers including an N-type semiconductor layer, an active layer, and a P-type semiconductor layer on a growth substrate, bonds a supporting substrate to the semiconductor layers, and then separates the growth substrate. After the semiconductor layers are moved to the support substrate, the semiconductor layers may be manufactured by forming an N-type electrode on the N-type semiconductor layers of the semiconductor layers.

그러나 종래의 발광 다이오드는 상기 반도체층들이 상기 성장 기판 상에서 성장한 후 상기 지지 기판으로 분리되어 이동되므로, 상기 반도체층들의 분리 표면으로 광이 추출되는 경우, 분리 표면의 거칠기에 문제가 있어 광 추출 효율이 낮다는 단점이 있다.However, in the conventional light emitting diode, since the semiconductor layers are grown on the growth substrate and separated and moved to the support substrate, when light is extracted to the separation surfaces of the semiconductor layers, there is a problem in the roughness of the separation surfaces, resulting in light extraction efficiency. The disadvantage is low.

또한, 종래의 발광 다이오드는 상기 N형 반도체층 상에 상기 N형 전극이 형성되므로, 상기 N형 반도체층을 통하는 전류의 전류 확산(current spreading)이 나쁘다는 단점이 있다.
In addition, in the conventional light emitting diode, since the N-type electrode is formed on the N-type semiconductor layer, current spreading of the current through the N-type semiconductor layer is poor.

본 발명의 목적은 전류 확산, 특히, N형 전극 측에서의 전류 확산이 우수하고, N형 반도체층 측의 표면 거칠기가 향상되어 발광 효율이 우수한 발광 다이오드를 제공하는 것이다.
An object of the present invention is to provide a light emitting diode which is excellent in current spreading, in particular, current spreading on the N-type electrode side, and the surface roughness on the N-type semiconductor layer side is improved, so that the luminous efficiency is excellent.

상기 목적을 달성하기 위하여, 본 발명의 일 측면에 따르면, 지지 기판; 상기 지지 기판의 일측 표면 상에 구비된 제1형 콘택층; 상기 제1형 콘택층 상에 구비된 활성층을 포함하는 반도체 구조체층; 상기 반도체층 상에 구비된 제2형 콘택층; 상기 지지 기판 상에 구비되며, 상기 제1형 콘택층과 콘택하는 제1형 전극; 및 상기 지지 기판 상에 구비되며, 상기 제1형 콘택층과 반도체 구조체층을 관통하여 상기 제2형 콘택층과 콘택하는 제2형 전극을 포함하는 발광 다이오드가 제공된다.In order to achieve the above object, according to an aspect of the present invention, a support substrate; A first type contact layer provided on one surface of the support substrate; A semiconductor structure layer including an active layer provided on the first type contact layer; A second type contact layer provided on the semiconductor layer; A first type electrode provided on the support substrate and in contact with the first type contact layer; And a second type electrode provided on the support substrate and penetrating the first type contact layer and the semiconductor structure layer to contact the second type contact layer.

상기 제2형 콘택층은 상기 반도체 구조체층 상에 순차적으로 적층된 제1언도핑 반도체층, 제2형 도핑 반도체층 및 제2언도핑 반도체층을 포함할 수 있다.The second type contact layer may include a first undoped semiconductor layer, a second type dope semiconductor layer, and a second undoped semiconductor layer sequentially stacked on the semiconductor structure layer.

상기 제2형 전극은 적어도 상기 제1언도핑 반도체층을 관통하고, 상기 제2형 도핑 반도체층과 콘택할 수 있다.The second type electrode may penetrate at least the first undoped semiconductor layer and contact the second type doped semiconductor layer.

상기 발광 다이오드는 상기 제2형 콘택층 상에 구비된 도핑 반도체 패턴을 더 포함할 수 있다.The light emitting diode may further include a doped semiconductor pattern provided on the second type contact layer.

상기 발광 다이오드는 상기 도핑 반도체 패턴의 표면과 상기 도핑 반도체 패턴이 구비되지 않아 노출된 상기 제2형 콘택층의 표면에 형성된 PEC 요철을 구비할 수 있다.The light emitting diode may include PEC irregularities formed on a surface of the doped semiconductor pattern and a surface of the second type contact layer exposed because the doped semiconductor pattern is not provided.

상기 제2형 전극은 복수 개 구비하며, 상기 제2형 전극들 각각은 상기 제1형 전극으로부터 이격된 거리가 커질수록 상기 제2형 콘택층과의 접촉 면적은 넓어지도록 구비될 수 있다.The second type electrode may be provided in plural, and each of the second type electrodes may be provided to increase the contact area with the second type contact layer as the distance from the first type electrode increases.

상기 반도체 구조체층은 상기 활성층과 제1형 콘택층 사이에 구비된 제1형 반도체층, 상기 제1형 반도체층과 활성층 사이에 구비된 전자 브로킹층, 상기 활성층과 제2형 콘택층 사이에 구비된 제2형 반도체층 및 상기 활성층과 제2형 콘택층 사이에 구비된 초격자층 중 어느 하나를 더 포함할 수 있다.The semiconductor structure layer is provided between a first type semiconductor layer provided between the active layer and the first type contact layer, an electron blocking layer provided between the first type semiconductor layer and the active layer, and between the active layer and the second type contact layer. And a superlattice layer provided between the second type semiconductor layer and the active layer and the second type contact layer.

상기 발광 다이오드는 상기 제2형 전극과 상기 제2형 전극이 관통하는 상기 제1형 콘택층 및 반도체 구조체층 사이에 구비된 전극 절연막을 더 포함할 수 있다.The light emitting diode may further include an electrode insulating layer provided between the second type electrode and the first type contact layer and the semiconductor structure layer through which the second type electrode penetrates.

상기 발광 다이오드는 상기 지지 기판과 제1형 콘택층 사이에 구비된 충진 절연막을 더 포함할 수 있다.The light emitting diode may further include a filling insulating layer provided between the support substrate and the first type contact layer.

상기 발광 다이오드는 상기 지지 기판의 타측 표면 상에 구비되되, 상기 지지 기판을 관통하여 상기 제1형 전극과 전기적으로 연결된 제1외부 전극 및 상기 지지 기판의 타측 표면 상에 구비되되, 상기 지지 기판을 관통하여 상기 제2형 전극과 전기적으로 연결된 제2외부 전극을 더 포함할 수 있다.The light emitting diode is provided on the other surface of the support substrate, the first external electrode electrically connected to the first type electrode through the support substrate and on the other surface of the support substrate, the support substrate It may further include a second outer electrode penetrating and electrically connected to the second type electrode.

상기 목적을 달성하기 위하여, 본 발명의 다른 측면에 따르면, 성장 기판을 준비하는 단계; 상기 성장 기판의 일측 표면 상에 도핑 반도체 패턴층, 제2형 콘택층, 반도체 구조체층 및 제1형 콘택층을 포함하는 반도체층들을 형성하는 단계; 상기 제1형 콘택층 및 반도체 구조체층을 관통하며 상기 제2형 콘택층을 노출시키는 비아홀을 형성하는 단계; 적어도 상기 비아홀에 의한 상기 제2형 콘택층은 노출시키되, 상기 비아홀에 의해 노출된 상기 제1형 콘택층 및 반도체 구조체층의 측면은 덮는 전극 절연막을 형성하는 단계; 상기 비아홀을 매우면서 상기 전극 절연막 상에 일정 두께로 전극 형성층을 형성는 단계; 및 상기 전극 형성층을 식각하여 상기 제1형 콘택층에 콘택하는 제1형 전극과 상기 제1형 콘택층 및 반도체 구조체층을 관통하여 상기 제2형 콘택층과 콘택하는 제2형 전극을 형성하는 단계를 포함하는 발광 다이오드 제조 방법이 제공된다.In order to achieve the above object, according to another aspect of the invention, preparing a growth substrate; Forming semiconductor layers including a doped semiconductor pattern layer, a second type contact layer, a semiconductor structure layer, and a first type contact layer on one surface of the growth substrate; Forming a via hole penetrating the first type contact layer and the semiconductor structure layer and exposing the second type contact layer; Forming an electrode insulating layer which exposes at least the second type contact layer by the via hole and covers side surfaces of the first type contact layer and the semiconductor structure layer exposed by the via hole; Forming an electrode forming layer on the electrode insulating layer while filling the via hole; And etching the electrode forming layer to form a first type electrode contacting the first type contact layer and a second type electrode contacting the second type contact layer through the first type contact layer and the semiconductor structure layer. Provided is a light emitting diode manufacturing method comprising the step.

상기 발광 다이오드 제조 방법은 지지 기판을 준비하는 단계; 상기 제1형 전극과 제2형 전극이 상기 지지 기판의 일측 표면 상에 부착되도록 상기 성장 기판을 상기 지지 기판의 일측 표면 상에 부착하는 단계; 및 상기 지지 기판의 일측 표면과 상기 전극 절연막 사이를 충진 절연막을 충진하는 단계를 더 포함할 수 있다.The light emitting diode manufacturing method comprises the steps of preparing a support substrate; Attaching the growth substrate on one surface of the support substrate such that the first type electrode and the second type electrode are attached on one surface of the support substrate; And filling a filling insulating layer between one surface of the support substrate and the electrode insulating layer.

상기 발광 다이오드 제조 방법은 상기 성장 기판과 지지 기판을 부착한 후, 상기 성장 기판을 분리하는 단계; 및 상기 도핑 반도체 패턴층을 식각하여 도핑 반도체 패턴을 형성하되, 상기 제2언도핑 반도체층을 식각 정지층으로 이용하여 식각하는 단계를 더 포함할 수 있다.The method of manufacturing a light emitting diode includes attaching the growth substrate and a support substrate, and then separating the growth substrate; And etching the doped semiconductor pattern layer to form a doped semiconductor pattern, using the second undoped semiconductor layer as an etch stop layer.

상기 발광 다이오드 제조 방법은 상기 도핑 반도체 패턴을 형성한 후, PEC 에칭을 실시하여 상기 도핑 반도체 패턴의 표면 및 상기 도핑 반도체 패턴이 형성되지 않은 상기 제2언도핑 반도체층의 표면에 PEC 요철을 형성하는 단계를 더 포함할 수 있다.
In the LED manufacturing method, after forming the doped semiconductor pattern, PEC etching is performed to form PEC irregularities on the surface of the doped semiconductor pattern and the surface of the second undoped semiconductor layer in which the doped semiconductor pattern is not formed. It may further comprise a step.

본 발명에 의하면, 전류 확산, 특히, N형 전극 측에서의 전류 확산이 우수하고, N형 반도체층 측의 표면 거칠기가 향상되어 발광 효율이 우수한 발광 다이오드를 제공하는 효과가 있다.
According to the present invention, there is an effect of providing a light emitting diode excellent in current spreading, in particular, current spreading on the N-type electrode side, and improving the surface roughness on the N-type semiconductor layer side.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드를 도시한 단면도이다.
도 2 내지 도 4는 발광 다이오드의 제1형 전극 및 제2형 전극의 배치 및 접촉 면적의 실시 예들을 보여주는 평면도들이다.
도 5 내지 도 11은 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법을 보여주는 단면도들이다.1 is a cross-sectional view showing a light emitting diode according to an embodiment of the present invention.
2 to 4 are plan views illustrating embodiments of arrangement and contact area of a first type electrode and a second type electrode of a light emitting diode.
5 to 11 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예들을 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시 예에 따른 발광 다이오드를 도시한 단면도이다.1 is a cross-sectional view showing a light emitting diode according to an embodiment of the present invention.

도 2 내지 도 4는 발광 다이오드의 제1형 전극 및 제2형 전극의 배치 및 접촉 면적의 실시 예들을 보여주는 평면도들이다.2 to 4 are plan views illustrating embodiments of arrangement and contact area of a first type electrode and a second type electrode of a light emitting diode.

도 1 내지 도 4를 참조하여 설명하면, 본 발명의 일 실시 예에 따른 발광 다이오드(100)는 지지 기판(110), 제1형 콘택층(120), 반도체 구조체층(130), 제2형 콘택층(140) 및 전극들(150)을 포함할 수 있다.1 to 4, a light emitting diode 100 according to an embodiment of the present invention includes a support substrate 110, a first type contact layer 120, a semiconductor structure layer 130, and a second type. The contact layer 140 and the electrodes 150 may be included.

상기 지지 기판(110)은 세라믹 기판일 수 있으나, 이에 한정되는 것은 아니며, 다른 종류의 절연 또는 도전 기판일 수 있다.The support substrate 110 may be a ceramic substrate, but is not limited thereto and may be another kind of insulating or conductive substrate.

상기 지지 기판(110)은 그 일측 표면 상에 상기 제1형 콘택층(120), 반도체 구조체층(130) 및 제2형 콘택층(140)을 포함하는 반도체층들이 구비될 수 있다.The support substrate 110 may include semiconductor layers including the first type contact layer 120, the semiconductor structure layer 130, and the second type contact layer 140 on one surface thereof.

상기 지지 기판(110)은 도 1에서 도시하고 있는 바와 같이 상기 지지 기판(110)의 타측 표면 상에 제1외부 전극(112) 및 제2외부 전극(114)을 포함하는 외부 전극들을 구비할 수 있다. 상기 외부 전극들은 상기 지지 기판(110)을 관통하여 구비될 수 있으며, 각각 상기 전극들(150)의 제1형 전극(152) 및 제2형 전극(154)과 전기적으로 연결될 수 있다.As illustrated in FIG. 1, the support substrate 110 may include external electrodes including a first external electrode 112 and a second external electrode 114 on the other surface of the support substrate 110. have. The external electrodes may be provided through the support substrate 110, and may be electrically connected to the first type electrode 152 and the second type electrode 154 of the electrodes 150, respectively.

상기 제1형 콘택층(120)은 상기 지지 기판(110)의 일측 표면 상에 구비될 수 있다. 상기 제1형 콘택층(120)은 P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층일 수 있다. 상기 제1형 콘택층(120)은 P형 불순물이 도핑된 GaN층일 수 있으며, 특히 P형 불순물이 고농도로 도핑된 P++-GaN층일 수 있다.The first type contact layer 120 may be provided on one surface of the support substrate 110. The first type contact layer 120 may be a III-N-based compound semiconductor doped with P-type impurities, for example, an (Al, Ga, In) N semiconductor layer. The first type contact layer 120 may be a GaN layer doped with P-type impurities, and in particular, may be a P ++ -GaN layer doped with P-type impurities.

상기 반도체 구조체층(130)은 상기 제1형 콘택층(120) 상에 구비될 수 있다.The semiconductor structure layer 130 may be provided on the first type contact layer 120.

상기 반도체 구조체층(130)은 제1형 반도체층(131), 전자 브로킹층(132), 활성층(133), 초격자층(134) 및 제2형 반도체층(135)을 포함할 수 있다. 이때, 상기 반도체 구조체층(130)은 상기 활성층(133)을 제외한 다른 층들은 생략될 수 있다. 또한 상기 반도체 구조체층(130)은 상기 초격자층(134)과 제2형 반도체층(135)의 위치가 뒤바뀐 형태로 구비될 수도 있다.The semiconductor structure layer 130 may include a first type semiconductor layer 131, an electron breaking layer 132, an active layer 133, a superlattice layer 134, and a second type semiconductor layer 135. In this case, the semiconductor structure layer 130 may be omitted except for the active layer 133. In addition, the semiconductor structure layer 130 may be provided in a form in which the positions of the superlattice layer 134 and the second type semiconductor layer 135 are reversed.

상기 제1형 반도체층(131)은 P형 불순물이 도핑된 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층일 수 있다. 상기 제1형 반도체층(131)은 P형 불순물이 도핑된 GaN층, 즉, P-GaN층일 수 있다. 또한, 상기 제1형 반도체층(131)은 단일층 또는 다중층, 예컨대, 상기 제1형 반도체층(131)이 다중층으로 이루어지는 경우, 초격자 구조로 이루어질 수 있다.The first type semiconductor layer 131 may be a III-N based compound semiconductor doped with P-type impurities, for example, an (Al, Ga, In) N semiconductor layer. The first type semiconductor layer 131 may be a GaN layer doped with P-type impurities, that is, a P-GaN layer. In addition, when the first type semiconductor layer 131 is formed of a single layer or multiple layers, for example, the first type semiconductor layer 131 is formed of multiple layers, the first type semiconductor layer 131 may have a superlattice structure.

상기 전자 브로킹층(132)은 전자 및 전공의 재결합 효율을 높이기 위해 구비로될 수 있으며 상대적으로 넓은 밴드갭을 갖는 물질로 구비될 수 있다. 상기 전자 브로킹층(132)은, (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있으며, Mg이 도핑된 P-AlGaN층으로 이루어질 수 있다.The electron breaking layer 132 may be provided to increase recombination efficiency of electrons and holes, and may be formed of a material having a relatively wide band gap. The electron breaking layer 132 may be formed of a (Al, In, Ga) N-based group III nitride semiconductor, and may be formed of a P-AlGaN layer doped with Mg.

상기 활성층(133)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층으로 이루어질 수 있으며, 상기 활성층(133)은 단일층 또는 복수층으로 이루어질 수 있다. 또한, 상기 활성층(133)은 하나의 웰층(미도시)을 포함하는 단일 양자웰 구조일 수도 있고, 웰층(미도시)과 장벽층(미도시)이 교대로 반복되어 적층된 구조인 다중 양자웰 구조로 구비될 수 있다. 이때, 상기 웰층(미도시) 또는 장벽층(미도시)은 각각 또는 둘 다 초격자 구조로 이루어질 수 있다.The active layer 133 may be formed of a III-N-based compound semiconductor, for example, an (Al, Ga, In) N semiconductor layer, and the active layer 133 may be formed of a single layer or a plurality of layers. In addition, the active layer 133 may have a single quantum well structure including one well layer (not shown), or a multi quantum well having a structure in which a well layer (not shown) and a barrier layer (not shown) are alternately stacked. It may be provided in a structure. In this case, the well layer (not shown) or the barrier layer (not shown) may be formed of a superlattice structure, respectively or both.

상기 초격자층(134)은 Ⅲ-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체층이 복수층으로 적층된 층, 예컨대, InN층과 InGaN층이 반복하여 적층된 구조일 수 있으며, 상기 초격자층(134)은 상기 활성층(133) 이전에 형성되는 위치에 구비되므로써 상기 활성층(133)으로 전위(dislocation) 또는 결함(defect) 등이 전달되는 것을 방지하여 상기 활성층(133)의 전위 또는 결함 등의 형성을 완화시키는 역할 및 상기 활성층(133)의 결정성을 우수하게 하는 역할을 할 수 있다.The superlattice layer 134 may be a layer in which a plurality of III-N-based compound semiconductors, such as (Al, Ga, In) N semiconductor layers are stacked in multiple layers, for example, an InN layer and an InGaN layer are repeatedly stacked. The superlattice layer 134 is provided at a position formed before the active layer 133, thereby preventing dislocations or defects from being transferred to the active layer 133, thereby preventing the transfer of the active layer 133. It may serve to mitigate the formation of dislocations or defects, and to improve the crystallinity of the active layer 133.

상기 제2형 반도체층(135)은 제2형 불순물, 예컨대, P형 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 형성될 수 있고, 상기 제2형 반도체층(135)은 단일층 또는 다중층으로 이루어질 수 있다. 예를 들어, 상기 제2형 반도체층(135)은 초격자 구조로 이루어질 수 있다.The second type semiconductor layer 135 may be formed of a (Al, In, Ga) N-based group III nitride semiconductor doped with a second type impurity, for example, a P type impurity. 135 may be made of a single layer or multiple layers. For example, the second type semiconductor layer 135 may have a superlattice structure.

상기 제2형 콘택층(140)은 상기 반도체 구조체층(130) 상에 구비될 수 있다.The second type contact layer 140 may be provided on the semiconductor structure layer 130.

상기 제2형 콘택층(140)은 제1언도핑 반도체층(141), 제2형 도핑 반도체층(142) 및 제2언도핑 반도체층(143)을 포함할 수 있다.The second type contact layer 140 may include a first undoped semiconductor layer 141, a second type undoped semiconductor layer 142, and a second undoped semiconductor layer 143.

상기 제1언도핑 반도체층(141)은 상기 반도체 구조체층(130) 상에 구비되며, 불순물이 도핑되지 않은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체, 예컨대, u-GaN층으로 이루질 수 있다.The first undoped semiconductor layer 141 is provided on the semiconductor structure layer 130 and is a (Al, In, Ga) N-based group III nitride semiconductor, for example, a u-GaN layer, which is not doped with impurities. Can be achieved.

상기 제2형 도핑 반도체층(142)은 상기 제1언도핑 반도체층(141) 상에 구비되며, N형 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체, 예컨대, N-GaN층으로 이루질 수 있다. 상기 제2형 도핑 반도체층(142)은 N형 불순물이 고농도로 도핑된 N++-GaN층일 수 있다.The second type doped semiconductor layer 142 is provided on the first undoped semiconductor layer 141 and is a (Al, In, Ga) N-based group III nitride semiconductor, for example, N doped with N-type impurities. -GaN layer. The second type doped semiconductor layer 142 may be an N ++ -GaN layer doped with N-type impurities.

상기 제2언도핑 반도체층(143)은 상기 제2형 도핑 반도체층(142) 상에 구비되며, 불순물이 도핑되지 않은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체, 예컨대, u-GaN층으로 이루질 수 있다.The second undoped semiconductor layer 143 is disposed on the second doped semiconductor layer 142 and is a (Al, In, Ga) N-based group III nitride semiconductor, for example, u−, which is not doped with impurities. It may be made of a GaN layer.

한편, 상기 제2형 반도체층(140) 상, 바람직하게는 상기 제2언도핑 반도체층(143) 상에 도핑 반도체 패턴(144)을 구비할 수 있다. 상기 도핑 반도체 패턴(144)은 상기 도핑 반도체 패턴(144)의 표면 방향으로 추출되는 광의 광 추출 효율을 높이는 역할을 한다.The doped semiconductor pattern 144 may be provided on the second type semiconductor layer 140 and preferably on the second undoped semiconductor layer 143. The doped semiconductor pattern 144 increases the light extraction efficiency of the light extracted in the surface direction of the doped semiconductor pattern 144.

상기 도핑 반도체 패턴(144)은 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 이루어질 수 있으며, 상기 불순물은 P형 또는 N형일 수 있으나, 바람직하게는 N형 불순물일 수 있다. 상기 도핑 반도체 패턴(144)은 P-GaN으로 이루질 수 있다.The doped semiconductor pattern 144 may be formed of an (Al, In, Ga) N-based group III nitride semiconductor doped with impurities, and the impurities may be P-type or N-type, but preferably N-type impurities. have. The doped semiconductor pattern 144 may be formed of P-GaN.

이때, 상기 도핑 반도체 패턴(144)은 상기 제2언도핑 반도체층(143) 상에 상기 도핑 반도체 패턴(144)을 이루는 물질이 복수 개의 철(凸)부 형태로 구비될 수 있다. 또한, 상기 도핑 반도체 패턴(144)은 상기 도핑 반도체 패턴(144)이 이루는 층에서 하부의 제2언도핑 반도체층(143)을 노출시키는 요(凹)부가 복수 개로 형성된 형태로 구비될 수 있다.In this case, the doped semiconductor pattern 144 may be provided on the second undoped semiconductor layer 143 with a material forming the doped semiconductor pattern 144 in the form of a plurality of iron portions. In addition, the doped semiconductor pattern 144 may be provided in the form of a plurality of concave portions exposing the lower second undoped semiconductor layer 143 in the layer formed by the doped semiconductor pattern 144.

이때, 상기 제2언도핑 반도체층(143)은 상기 도핑 반도체 패턴(144)을 형성할 때, 식각 정지층으로 이용된다. 즉, 상기 도핑 반도체 패턴(144)을 식각할 때, 상기 도핑 반도체 패턴(144)은 불순물이 도핑된 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 이루어지나, 상기 제2언도핑 반도체층(143)은 불순물이 도핑되지 않은 (Al, In, Ga)N 계열의 Ⅲ족 질화물 반도체로 이루어지므로 상기 불순물의 도핑 여부에 의해 상기 도핑 반도체 패턴(144)을 이루는 물질과 상기 제2언도핑 반도체층(143)을 이루는 물질을 선택적으로 식각될 수 있기 때문에 상기 도핑 반도체 패턴(144)은 식각될 때, 상기 제2언도핑 반도체층(143)은 식각되지 않음으로써 상기 제2언도핑 반도체층(143)을 식각 정지층으로 이용할 수 있다.In this case, the second undoped semiconductor layer 143 is used as an etch stop layer when the doped semiconductor pattern 144 is formed. That is, when the doped semiconductor pattern 144 is etched, the doped semiconductor pattern 144 is formed of a (Al, In, Ga) N-based group III nitride semiconductor doped with impurities, but the second undoped semiconductor Since the layer 143 is made of an (Al, In, Ga) N-based group III nitride semiconductor that is not doped with an impurity, the material constituting the doped semiconductor pattern 144 and the second undoped may be formed depending on whether the impurity is doped. Since the material constituting the semiconductor layer 143 may be selectively etched, when the doped semiconductor pattern 144 is etched, the second undoped semiconductor layer 143 is not etched so that the second undoped semiconductor layer is etched. 143 can be used as an etch stop layer.

또한, 도 1에서 도시된 바와 같이 상기 도핑 반도체 패턴(144)의 표면과 상기 도핑 반도체 패턴(144)에 의해 노출되는 상기 제2언도핑 반도체층(143)의 표면에는 PEC(photo electro chemical) 요철(145)을 구비할 수 있다. 상기 PEC 요철(145)은 상기 도핑 반도체 패턴(144)의 표면과 상기 도핑 반도체 패턴(144)이 형성되지 않아 노출된 상기 제2언도핑 반도체층(143)의 표면을 PEC 식각 기술로 식각하여 형성될 수 있다. 즉, 상기 PEC 요철(145)은 상기 도핑 반도체 패턴(144)의 표면과 상기 도핑 반도체 패턴(144)에 의해 노출되는 상기 제2언도핑 반도체층(143)의 표면의 거칠기를 거칠게 하여 상기 표면들로 추출되는 광의 광추출 효율을 높이는 역할을 한다.In addition, as illustrated in FIG. 1, photoelectrochemical (PEC) irregularities are formed on a surface of the doped semiconductor pattern 144 and a surface of the second undoped semiconductor layer 143 exposed by the doped semiconductor pattern 144. 145 may be provided. The PEC recesses and protrusions 145 are formed by etching the surface of the doped semiconductor pattern 144 and the surface of the second undoped semiconductor layer 143 exposed because the doped semiconductor pattern 144 is not formed. Can be. That is, the PEC unevenness 145 roughens the roughness of the surface of the doped semiconductor pattern 144 and the surface of the second undoped semiconductor layer 143 exposed by the doped semiconductor pattern 144. It serves to increase the light extraction efficiency of the light extracted by.

상기 PEC 요철(145)은 그 크기는 작으나 상기 도핑 반도체 패턴(144)과 유사한 형태, 즉, 요철부를 형성하여 구비될 있고, 상기 도핑 반도체 패턴(144)의 표면과 상기 제2언도핑 반도체층(143)의 표면에 원형 또는 다각형으로 이루어진 뿔 형태로 구비될 수도 있다.The PEC recesses and protrusions 145 are small in size but similar to the doped semiconductor pattern 144. That is, the PEC recesses and protrusions 145 may be formed to form recesses and protrusions. 143 may be provided in the form of a horn made of a circular or polygonal.

상기 전극들(150)은 제1전극(152) 및 제2전극(154)을 포함할 수 있다. 상기 제1전극(152) 및 제2전극(154)은 각각 복수 개로 구비될 수 있다. 상기 제1전극(152) 및 제2전극(154)은 단일층 또는 복수층으로 이루어질 수 있으며, 상기 제1전극(152) 및 제2전극(154)을 이루는 층 또는 층들은 Ni, Cr, Ti, Al, Ag, Au 또는 이들의 화합물을 포함하여 이루어질 수 있다.The electrodes 150 may include a first electrode 152 and a second electrode 154. The first electrode 152 and the second electrode 154 may be provided in plural numbers. The first electrode 152 and the second electrode 154 may be formed of a single layer or a plurality of layers, and the layers or layers constituting the first electrode 152 and the second electrode 154 may be Ni, Cr, or Ti. , Al, Ag, Au or a compound thereof may be included.

이때, 상기 제1전극(152)은 상기 지지 기판(110)의 일측 표면 상에 구비될 수 있으며, 상기 반도체 구조체층(130)의 활성층(133)에 전원을 공급하기 위해 상기 제1형 콘택층(130)에 콘택할 수 있다. 이때, 상기 제1전극(152)은 상기 지지 기판(110)의 타측 표면 상에 구비되되, 상기 지지 기판(110)을 관통하여 연장된 상기 제1외부 전극(112)과 전기적으로 연결될 수 있으며, 상기 제1외부 전극(112)을 통해 외부 전원과 연결될 수 있다.In this case, the first electrode 152 may be provided on one surface of the support substrate 110, and the first type contact layer to supply power to the active layer 133 of the semiconductor structure layer 130. 130 may be contacted. In this case, the first electrode 152 may be provided on the other surface of the support substrate 110, and may be electrically connected to the first external electrode 112 extending through the support substrate 110. It may be connected to an external power source through the first external electrode 112.

상기 제2전극(154)은 상기 지지 기판(110)의 일측 표면 상에 구비될 수 있으며, 상기 반도체 구조체층(130)의 활성층(133)에 전원을 공급하기 위해 상기 제2형 콘택층(140), 바람직하게는 상기 제2형 도핑 반도체층(142)에 콘택할 수 있다. 이때, 상기 지지 기판(110)과 제2형 콘택층 사이에는 적어도 상기 제1형 콘택층(120) 및 반도체 구조체층(130)이 구비될 수 있으며, 상기 제2전극(154)은 상기 지지 기판(110)과 제2형 콘택층 사이에는 구비된 상기 제1형 콘택층(120) 및 반도체 구조체층(130)을 관통하여 구비될 수 있다.The second electrode 154 may be provided on one surface of the support substrate 110, and the second type contact layer 140 may supply power to the active layer 133 of the semiconductor structure layer 130. ), Preferably, the second doped semiconductor layer 142. In this case, at least the first type contact layer 120 and the semiconductor structure layer 130 may be provided between the support substrate 110 and the second type contact layer, and the second electrode 154 may be provided on the support substrate. The first type contact layer 120 and the semiconductor structure layer 130 may be provided between the second type contact layer 110 and the second type contact layer.

즉, 도 1에서 도시하고 있는 바와 같이 상기 제2전극(154)은 상기 제1형 콘택층(120) 및 반도체 구조체층(130)을 관통, 바람직하게는 상기 제1형 콘택층(120) 및 반도체 구조체층(130) 뿐만 아니라 상기 제2형 콘택층(140)의 일부, 즉, 상기 제1언도핑 반도체층(141)은 관통하고, 제2형 도핑 반도체층(142)도 일부 두께로 관통하는 비아홀(156)을 채우는 형태로 구비될 수 있다.That is, as shown in FIG. 1, the second electrode 154 penetrates through the first type contact layer 120 and the semiconductor structure layer 130, preferably the first type contact layer 120 and In addition to the semiconductor structure layer 130, a portion of the second type contact layer 140, that is, the first undoped semiconductor layer 141 penetrates, and the second type doped semiconductor layer 142 also penetrates to some thickness. The via hole 156 may be provided in a form of filling.

이때, 상기 비아홀(156)의 측면에는 적어도 상기 제2전극(154)과 상기 비아홀(156)에 의해 노출되는 상기 제1형 콘택층(120) 및 반도체 구조체층(130)의 측면 사이를 절연하기 위해 전극 절연막(157)을 포함할 수 있다. 이때, 상기 전극 절연막(157)이 상기 비아홀(156)의 측면 뿐만 아니라 상기 지지 기판(110)의 일측 표면과 대면하는 제1형 콘택층(120)의 일 표면 상에도 구비될 수 있다.In this case, at least a side surface of the via hole 156 may be insulated between at least the second electrode 154 and the side surfaces of the first type contact layer 120 and the semiconductor structure layer 130 exposed by the via hole 156. For example, the electrode insulating layer 157 may be included. In this case, the electrode insulating layer 157 may be provided not only on the side surface of the via hole 156 but also on one surface of the first type contact layer 120 facing one surface of the support substrate 110.

이때, 도 1에서는 상기 제1전극(152) 및 제2전극(154)이 각각 하나씩 구비된 것으로 도시하고 있으나, 도 2 내지 도 4에 도시된 바와 같이 상기 제1전극(152) 및 제2전극(154)은 복수 개로 구비될 수 있으며, 그 단면 형태 또한 다양한 형태로 구비될 수 있다. 이때, 도 2 내지 도 4는 상기 제2형 반도체층(140) 상에서 내려다보는 평면도일 수 있으며, 편의상 상기 제2형 반도체층(140) 상에 구비될 수 있는 다른 구성 요소, 예컨대 상기 도핑 반도체 패턴(144) 및 PEC 요철(145) 등은 도시하지 않았음을 밝혀 둔다.In this case, in FIG. 1, the first electrode 152 and the second electrode 154 are illustrated as one each, but as shown in FIGS. 2 to 4, the first electrode 152 and the second electrode. The 154 may be provided in plural, and its cross-sectional shape may also be provided in various forms. 2 to 4 may be plan views looking down on the second type semiconductor layer 140, and other components that may be provided on the second type semiconductor layer 140, for example, the doped semiconductor pattern. 144 and PEC irregularities 145 and the like are not shown.

도 2 내지 도 4에 도시된 바와 같이 상기 제1전극(152)은 상기 제2형 콘택층(140)의 모서리에 대응하는 위치에 구비될 수 있고, 상기 제2형 콘택층(140)의 가장 자리에 그 단면이 네모난 형태로 구비될 수 있고, 상기 제2형 콘택층(140)의 네 가장 자리를 따라 바 형태로 구비될 수도 있다. 또한, 상기 제2전극(152)은 상기 제1전극(152)에 대응하여 상기 제2형 콘택층(140)과 다양하게 콘택할 수 있도록 구비될 수 있다.As shown in FIGS. 2 to 4, the first electrode 152 may be provided at a position corresponding to an edge of the second type contact layer 140, and may be formed at the edge of the second type contact layer 140. A cross section may be provided in a square shape at a seat, or may be provided in a bar shape along four edges of the second type contact layer 140. In addition, the second electrode 152 may be provided to allow various contact with the second type contact layer 140 in correspondence with the first electrode 152.

이때, 상기 제2전극(154)이 복수 개 구비되는 경우, 도 2 내지 도 4에 도시된 바와 같이 상기 제1전극(152)으로부터 멀어질수록 상기 제2형 콘택층(140)의 접촉 면적은 넓어지도록 상기 제2전극(154)의 단면의 면적이 커지도록 구비될 수 있다. 즉, 도 2 또는 도 3에 도시하고 있는 바와 같이 상기 제1전극(152)과 멀어지는 방향으로 구비된 상기 제2전극(154)의 단면적이 점점 커지는 형태로 구비되고, 도 4에 도시된 바와 같이 상기 제1전극(152)들로부터 멀어지는 중심에 가까운 상기 제2전극(154)의 단면적이 점점 커지는 형태로 구비될 수 있다.In this case, when a plurality of the second electrodes 154 are provided, the contact area of the second type contact layer 140 becomes farther from the first electrode 152 as shown in FIGS. 2 to 4. It may be provided to increase the area of the cross section of the second electrode 154 to be wider. That is, as shown in FIG. 2 or 3, the cross-sectional area of the second electrode 154 provided in a direction away from the first electrode 152 is provided to increase in size, and as shown in FIG. 4. The cross-sectional area of the second electrode 154 close to the center away from the first electrodes 152 may be provided in a form of increasing.

이는 상기 발광 다이오드(100)의 제2형 콘택층(140)에서 전류 분산이 잘 일어날 수 있도록 하기 위해서이다. 즉, 상기 제1전극(152)으로부터 멀리 이격된 제2전극(154)은 상기 제2형 콘택층(140)의 콘택 저항을 낮추기 위해 상기 제2전극(154)의 단면의 크기를 크게 할 수 있다.This is to allow current dispersion to occur well in the second type contact layer 140 of the light emitting diode 100. That is, the second electrode 154 spaced apart from the first electrode 152 may increase the size of the cross section of the second electrode 154 to lower the contact resistance of the second type contact layer 140. have.

상기 전극 전연막(157)은 상기 제1전극(152)이 상기 제1형 콘택층(120)과 콘택할 수 있도록 상기 제1형 콘택층(120)의 일 표면의 일정 영역을 노출시키는 제1개구부(157a)를 구비할 수 있다. 또한, 상기 전극 절연막(157)은 상기 제2전극(157)이 상기 제2형 콘택층(140), 바람직하게는 상기 제2형 도핑 반도체층(142)와 콘택할 수 있도록 상기 비아홀(156)에 의해 노출된 상기 제2형 콘택층(140), 바람직하게는 상기 제2형 도핑 반도체층(142)의 일정 영역을 노출시키는 제2개구부(157b)를 구비할 수 있다. 이때, 상기 전극 절연막(157)은 상기 비아홀(156)의 측면에만 구비되고, 상기 제2형 콘택층(140)의 일 표면에는 구비되지 않을 수도 있다.The electrode lead film 157 may include a first electrode exposing a predetermined area of one surface of the first type contact layer 120 so that the first electrode 152 may be in contact with the first type contact layer 120. The opening 157a may be provided. In addition, the electrode insulating layer 157 may allow the second electrode 157 to contact the second type contact layer 140, preferably the second type doped semiconductor layer 142. A second opening 157b exposing a predetermined region of the second type contact layer 140, preferably the second type doped semiconductor layer 142, may be provided. In this case, the electrode insulating layer 157 may be provided only on the side surface of the via hole 156, and may not be provided on one surface of the second type contact layer 140.

한편, 상기 제1형 콘택층(120), 바람직하게는 상기 전극 절연막(157)과 상기 지지 기판(110) 사이에는 충진 절연막(158)을 구비할 수 있다. 상기 충진 절연막(158)은 상기 제1콘택층(120), 반도체 구조체층(130) 및 제2형 콘택층(140)을 포함하는 구조물들과 상기 지지 기판(110) 사이를 이격시키는 역할을 할 수 있으며, 상기 전극 절연막(157)이 상기 제1형 콘택층(120)의 일 표면까지 연장되어 구비되지 않은 경우, 상기 제1형 콘택층(120)의 일 표면을 보호하는 역할을 할 수 있다. 상기 충진 절연막(158)은 생략될 수 있다.A filling insulating layer 158 may be provided between the first type contact layer 120, preferably between the electrode insulating layer 157 and the support substrate 110. The filling insulating layer 158 may serve to separate the structures including the first contact layer 120, the semiconductor structure layer 130, and the second type contact layer 140 from the support substrate 110. When the electrode insulating layer 157 does not extend to one surface of the first type contact layer 120, the electrode insulating layer 157 may serve to protect one surface of the first type contact layer 120. . The filling insulating layer 158 may be omitted.

도 5 내지 도 11은 본 발명의 일 실시 예에 따른 발광 다이오드를 제조하는 방법을 보여주는 단면도들이다.5 to 11 are cross-sectional views illustrating a method of manufacturing a light emitting diode according to an embodiment of the present invention.

도 5를 참조하여 설명하면, 우선, 성장 기판(160)을 준비한다. 상기 성장 기판(160)은 반도체층들을 성장할 수 있는 어떠한 기판이여도 무방하며, 사파이어 기판, SiC 기판, 스피넬 기판 등 특별히 제한되지 않을 수 있다.Referring to FIG. 5, first, a growth substrate 160 is prepared. The growth substrate 160 may be any substrate capable of growing semiconductor layers, and may not be particularly limited, such as a sapphire substrate, a SiC substrate, a spinel substrate, and the like.

상기 성장 기판(160)의 일측 표면 상에 도핑 반도체층 패턴층(146), 제2형 콘택층(140), 반도체 구조체층(130) 및 제2형 콘택층(120)을 포함하는 반도체층들을 순차적으로 형성한다. Semiconductor layers including a doped semiconductor layer pattern layer 146, a second type contact layer 140, a semiconductor structure layer 130, and a second type contact layer 120 are formed on one surface of the growth substrate 160. Form sequentially.

상기 제2형 콘택층(140)을 형성할 때는 제2언도핑 반도체층(143), 제2형 도핑 반도체층(142) 및 제1언도핑 반도체층(141)을 순차적으로 형성할 수 있고, 상기 반도체 구조체층(130)을 형성할 때는 제2형 반도체층(135), 초격자층(134), 활성층(133), 전자 브로킹층(132) 및 제1형 반도체층(131)을 순차적으로 형성할 수 있다. 이때, 상기 제2형 반도체층(135), 초격자층(134), 전자 브로킹층(132) 및 제1형 반도체층(131)은 생략할 수 있다.When forming the second type contact layer 140, the second undoped semiconductor layer 143, the second type undoped semiconductor layer 142, and the first undoped semiconductor layer 141 may be sequentially formed. When forming the semiconductor structure layer 130, the second type semiconductor layer 135, the superlattice layer 134, the active layer 133, the electron breaking layer 132, and the first type semiconductor layer 131 are sequentially formed. Can be formed. In this case, the second type semiconductor layer 135, the superlattice layer 134, the electron breaking layer 132, and the first type semiconductor layer 131 may be omitted.

상기 반도체층들은 엑피텍셜 성장법으로 성장시킬 수 있으며, PECVD(plasma enhanced chemical vapor deposition) 또는 MOCVD(metal organic chemical vapor deposition) 등과 같은 화학적 기상 증착 장치를 이용하여 연속적으로 성장시킬 수 있다.The semiconductor layers may be grown by epitaxial growth, and may be continuously grown using a chemical vapor deposition apparatus such as plasma enhanced chemical vapor deposition (PECVD) or metal organic chemical vapor deposition (MOCVD).

도 6을 참조하여 설명하면, 상기 성장 기판(160) 상에 형성된 상기 제1형 콘택층(120) 및 반도체 구조체층(130)을 관통하고, 상기 제2형 콘택층(140)의 일부를 노출시키는 비아홀(156)을 형성한다. 이때, 상기 비아홀(156)은 상기 제2형 콘택층(140)의 제1언도핑 반도체층(141)은 관통하고, 상기 제2형 도핑 반도체층(142)의 일부 깊이까지는 식각하여 형성하는 것이 바람직하다.Referring to FIG. 6, a portion of the second type contact layer 140 is exposed through the first type contact layer 120 and the semiconductor structure layer 130 formed on the growth substrate 160. Via holes 156 are formed. In this case, the via hole 156 penetrates through the first undoped semiconductor layer 141 of the second type contact layer 140 and is formed by etching to a partial depth of the second type doped semiconductor layer 142. desirable.

이어서, 상기 비아홀(156)이 형성된 상기 성장 기판(160) 상에 절연층을 형성하고, 상기 절연층 중 상기 제1형 콘택층(120)의 일정 영역 및 상기 비아홀(156)의 바닥면 상의 일정 영역들을 식각하여 상기 제1형 콘택층(120)의 일정 영역을 오픈하는 제1개구부(157a) 및 상기 비아홀(156)의 바닥면의 상기 제2형 콘택층(140)의 일부 영역을 오픈하는 제2개구부(157b)를 포함하는 전극 절연막(157)을 형성할 수 있다.Subsequently, an insulating layer is formed on the growth substrate 160 on which the via holes 156 are formed, and a predetermined region of the first type contact layer 120 and a predetermined surface on the bottom surface of the via hole 156 are formed. Etching the regions to open a first opening 157a for opening a predetermined region of the first type contact layer 120 and a portion of the second type contact layer 140 on the bottom surface of the via hole 156. An electrode insulating layer 157 including the second openings 157b may be formed.

이때, 도에서는 상기 비아홀(156) 내부뿐만 아니라 상기 제1형 콘택층(120)의 표면을 덮는 상기 전극 절연막(157)을 형성하였으나, 상기 전극 절연막(157)은 상기 비아홀(156) 내부에만 형성하여, 최소한 이후 형성된 제2전극(154)과 상기 비아홀(156)에 의해 노출되는 상기 제1형 콘택층(120) 및 반도체 구조체층(130)의 측면들 사이의 절연을 이룰 수 있도록 형성할 수 있다.In this case, the electrode insulating layer 157 is formed to cover not only the inside of the via hole 156 but also the surface of the first type contact layer 120, but the electrode insulating layer 157 is formed only inside the via hole 156. Thus, at least the second electrode 154 formed thereafter and the sidewalls of the first type contact layer 120 and the semiconductor structure layer 130 exposed by the via hole 156 may be formed to achieve insulation. have.

도 7을 참조하여 설명하면, 상기 비아홀(156) 및 전극 절연막(157)이 형성된 상기 성장 기판(160) 상에 전극 형성층(153)을 형성한다. 이때, 상기 전극 형성층(153)은 상기 비아홀(156)을 채우면서 상기 전극 절연막(157) 상에 일정 두께로 형성되게 한다.Referring to FIG. 7, an electrode forming layer 153 is formed on the growth substrate 160 on which the via holes 156 and the electrode insulating layer 157 are formed. In this case, the electrode forming layer 153 is formed to have a predetermined thickness on the electrode insulating layer 157 while filling the via hole 156.

이때, 상기 비아홀(156)에 의해 상기 전극 형성층(153)은 그 표면이 평평하지 않을 수 있으나, 상기 전극 형성층(153)을 형성한 후 평탄화 공정을 진행하여 그 표면을 평탄화시킬 수 있다.In this case, although the surface of the electrode forming layer 153 may not be flat by the via hole 156, the surface of the electrode forming layer 153 may be planarized after forming the electrode forming layer 153.

도 8을 참조하여 설명하면, 상기 전극 형성층(153)을 패터닝하여 제1전극(152) 및 제2전극(154)을 형성한다.Referring to FIG. 8, the electrode forming layer 153 is patterned to form a first electrode 152 and a second electrode 154.

이때, 상기 제1전극(152)은 상기 전극 절연막(157)의 제1개구부(157a)를 통해 노출된 상기 제1형 콘택층(120)과 콘택하여 형성될 수 있고, 상기 제2전극(154)은 상기 비아홀(156)을 채우면서, 상기 전극 절연막(157)의 제2개구부(157b)를 통해 노출된 상기 제2형 콘택층(140), 바람직하게는 상기 제2형 콘택층(140)의 제2형 도핑 반도체층(142)과 콘택하여 형성될 수 있다. 이때, 상기 제1전극(152) 및 제2전극(154)은 동일한 높이로 돌출된 형태로 구비되는 것이 바람직하다. 이는 이후 상기 제1전극(152)과 제2전극(154)을 포함하는 구조물을 지지 기판(110) 상에 부착할 때 상기 제1전극(152)과 제2전극(154)을 포함하는 구조물이 평행하게 부착하기 위해서이다.In this case, the first electrode 152 may be formed in contact with the first type contact layer 120 exposed through the first opening 157a of the electrode insulating layer 157, and the second electrode 154. ) Fills the via hole 156, and the second type contact layer 140 exposed through the second opening 157b of the electrode insulating layer 157, preferably the second type contact layer 140. It may be formed in contact with the second type doped semiconductor layer 142 of. At this time, the first electrode 152 and the second electrode 154 is preferably provided in a form protruding to the same height. After that, when the structure including the first electrode 152 and the second electrode 154 is attached to the support substrate 110, the structure including the first electrode 152 and the second electrode 154 To attach in parallel.

도 9를 참조하여 설명하면, 상기에서 상술한 공정과는 별도로 지지 기판(110)을 준비한다. 이때, 상기 지지 기판(110)은 그 타측 표면 상에 제1외부 전극(112) 및 제2외부 전극(114)을 형성할 수 있으며, 상기 외부 전극들(112, 114)은 상기 지지 기판(110)을 관통하여 상기 지지 기판(110)의 일측 표면 상으로 연장되어 노출될 수 있다.Referring to FIG. 9, the support substrate 110 is prepared separately from the above-described process. In this case, the support substrate 110 may form a first external electrode 112 and a second external electrode 114 on the other surface thereof, and the external electrodes 112 and 114 may be formed on the support substrate 110. ) May extend through one surface of the support substrate 110 to be exposed.

상기 제1전극(152) 및 제2전극(154)이 형성된 상기 성장 기판(160)과 상기 지지 기판(110)이 서로 대향하도록 배치하되, 상기 성장 기판(160)의 일측 표면과 상기 지지 기판(110)의 일측 표면이 서로 대향하도록 배치한다.The growth substrate 160 on which the first electrode 152 and the second electrode 154 are formed and the support substrate 110 are disposed to face each other, and one surface of the growth substrate 160 and the support substrate ( One side of the 110 is disposed to face each other.

이어서, 상기 성장 기판(160) 상에 형성된 상기 제1전극(152) 및 제2전극(154)이 상기 지지 기판(110)을 관통하여 상기 지지 기판(110)의 일측 표면에 노출된 상기 제1외부 전극(112) 및 제2외부 전극(114)과 각각 연결되도록 부착한다.Subsequently, the first electrode 152 and the second electrode 154 formed on the growth substrate 160 pass through the support substrate 110 and are exposed to one surface of the support substrate 110. The external electrode 112 and the second external electrode 114 are attached to be connected to each other.

이어서, 상기 제1전극(152)과 제2전극(154)의 일정 두께에 의한 상기 지지 기판(110)과 상기 전극 절연막(157) 사이의 빈 공간을 절연 물질로 충진하여 충진 절연막(158)을 형성한다.Subsequently, an empty space between the support substrate 110 and the electrode insulating layer 157 by a predetermined thickness of the first electrode 152 and the second electrode 154 is filled with an insulating material to fill the filling insulating layer 158. Form.

상기 충진 절연막(158)은 상기 제1전극(152) 및 제2전극(154)을 상기 지지 기판(110)에 부착하기 이전에, 상기 제1전극(152) 및 제2전극(154)이 형성된 성장 기판(160) 상에 상기 제1전극(152) 및 제2전극(154)을 덮도록 절연 물질을 형성한 후, 상기 제1전극(152) 및 제2전극(154)이 노출될 때까지 평탄화하거나 식각하여 형성할 수도 있다.The filling insulating layer 158 is formed with the first electrode 152 and the second electrode 154 before attaching the first electrode 152 and the second electrode 154 to the support substrate 110. After forming an insulating material on the growth substrate 160 to cover the first electrode 152 and the second electrode 154, until the first electrode 152 and the second electrode 154 is exposed. It may be formed by planarization or etching.

도 10을 참조하여 설명하면, 상기 성장 기판(160)을 상기 도핑 반도체 패턴층(146)으로부터 분리한다.Referring to FIG. 10, the growth substrate 160 is separated from the doped semiconductor pattern layer 146.

이때, 상기 성장 기판(160)은 LLO(Laser lift Off)법으로 분리할 수 있다. 즉, 상기 성장 기판(160) 하부의 상기 도핑 반도체 패턴층(146)에 레이저를 조사하여 상기 도핑 반도체 패턴(146)의 일부를 분해하여 상기 성장 기판(160)을 분리할 수 있다.In this case, the growth substrate 160 may be separated by a laser lift off (LLO) method. That is, the growth substrate 160 may be separated by decomposing a portion of the doped semiconductor pattern 146 by irradiating a laser onto the doped semiconductor pattern layer 146 under the growth substrate 160.

또한, 상기 도들에는 도시하고 있지는 않지만 상기 반도체 패턴층(146)을 형성하기 이전에 버퍼층(미도시)을 먼저 형성하고, 상기 버퍼층(미도시)을 레이저로 분해하여 상기 성장 기판(160)을 분리할 수 있다. 또한, 상기 ILO법 이외의 식각법으로도 상기 성장 기판(160)을 분리할 수도 있다.In addition, although not shown in the drawings, a buffer layer (not shown) is first formed before the semiconductor pattern layer 146 is formed, and the growth layer 160 is formed by decomposing the buffer layer (not shown) with a laser. Can be separated. In addition, the growth substrate 160 may be separated by an etching method other than the ILO method.

이어서, 상기 도핑 반도체 패턴층(146)을 식각하여 상기 도핑 반도체 패턴(144)을 형성한다.Subsequently, the doped semiconductor pattern layer 146 is etched to form the doped semiconductor pattern 144.

이때, 상기 도핑 반도체 패턴층(146) 하부의 상기 제2언도핑 반도체층(143)을 식각 정지층으로 이용하여 상기 도핑 반도체 패턴층(146)을 식각할 수 있다. 이는 상기 도핑 반도체 패턴층(146)이 P형 또는 N형의 불순물이 도핑된 반도체층, 예컨대 N-GaN층이고, 상기 제2언도핑 반도체층(143)은 불순물이 도핑되지 않은 반도체층, 예컨대 u-GaN층으로 이루어져 있으므로, 상기 도핑 반도체 패턴층(146)과 제2언도핑 반도체층(143)은 선택적으로 식각될 수 있기 때문이다. 즉, 상기 도핑 반도체 패턴(144) 형성 시, 상기 도핑 반도체 패턴층(146)은 식각되나, 제2언도핑 반도체층(143)은 식각되지 않도록 하여 상기 제2언도핑 반도체층(143)을 식각 정지층으로 이용할 수 있다.In this case, the doped semiconductor pattern layer 146 may be etched using the second undoped semiconductor layer 143 under the doped semiconductor pattern layer 146 as an etch stop layer. That is, the doped semiconductor pattern layer 146 is a semiconductor layer doped with a P-type or N-type impurity, for example, an N-GaN layer, and the second undoped semiconductor layer 143 is a semiconductor layer that is not doped with an impurity, for example This is because the doped semiconductor pattern layer 146 and the second undoped semiconductor layer 143 may be selectively etched since the u-GaN layer is formed. That is, when the doped semiconductor pattern 144 is formed, the doped semiconductor pattern layer 146 is etched, but the second undoped semiconductor layer 143 is not etched to etch the second undoped semiconductor layer 143. It can be used as a stop layer.

도 11을 참조하여 설명하면, 상기 도핑 반도체 패턴(144)을 형성한 후, 상기 도핑 반도체 패턴(144)의 표면과 상기 도핑 반도체 패턴(144)이 형성되지 않은 상기 제2언도핑 반도체층(143)의 표면에 PEC 요철(145)을 형성하여 발광 다이오드(100)를 형성할 수 있다.Referring to FIG. 11, after the doped semiconductor pattern 144 is formed, the second undoped semiconductor layer 143 on which the surface of the doped semiconductor pattern 144 and the doped semiconductor pattern 144 are not formed are formed. The light emitting diode 100 may be formed by forming the PEC unevenness 145 on the surface thereof.

상기 PEC 요철(145)은 상기 도핑 반도체 패턴(144)의 표면과 상기 제2언도핑 반도체층(143)의 표면을 PEC 식각 기술로 식각함으로써 형성할 수 있다. 즉, 도 11에 도시된 바와 같이 상기 도핑 반도체 패턴(144)의 표면과 상기 제2언도핑 반도체층(143)의 표면에 각각 그 깊이 및 높이가 수 ㎚ 내지 수십 ㎛ 크기인 요철(凹凸)부등을 형성함으로써 상기 PEC 요철(145)을 형성할 수 있다. The PEC irregularities 145 may be formed by etching the surface of the doped semiconductor pattern 144 and the surface of the second undoped semiconductor layer 143 by PEC etching. That is, as shown in FIG. 11, the depth and height of the doped semiconductor pattern 144 and the surface of the second undoped semiconductor layer 143, respectively, have a depth and height of several nm to several tens of micrometers, and the like. By forming the concave-convex PEC 145 may be formed.

이상 본 발명을 상기 실시 예들을 들어 설명하였으나, 본 발명은 이에 제한되는 것이 아니다. 당업자라면, 본 발명의 취지 및 범위를 벗어나지 않고 수정, 변경을 할 수 있으며 이러한 수정과 변경 또한 본 발명에 속하는 것임을 알 수 있을 것이다.
The present invention has been described above with reference to the above embodiments, but the present invention is not limited thereto. Those skilled in the art will appreciate that modifications and variations can be made without departing from the spirit and scope of the present invention and that such modifications and variations also fall within the present invention.

110 : 지지 기판 120 : 제1형 콘택층
130 : 반도체 구조체층 131 : 제1형 반도체층
132 : 전자 브로킹층 133 : 활성층
134 : 초격자층 135 : 제2형 반도체층
140 : 제2형 콘택층 141 : 제1언도핑 반도체층
142 : 제2형 도핑 반도체층 143 : 제2언도핑 반도체층
144 : 도핑 반도체 패턴 145 : PEC 요철
150 : 전극들 156 : 비아홀
157 : 전극 절연막 158 : 충진 절연막
160 : 성장 기판110 support substrate 120 type 1 contact layer
130: semiconductor structure layer 131: first type semiconductor layer
132: electron breaking layer 133: active layer
134: superlattice layer 135: second type semiconductor layer
140: type 2 contact layer 141: first undoped semiconductor layer
142: second type doped semiconductor layer 143: second undoped semiconductor layer
144 doped semiconductor pattern 145 PEC irregularities
150 electrodes 156 via holes
157: electrode insulating film 158: filling insulating film
160: growth substrate

Claims (14)

지지 기판;
상기 지지 기판의 일측 표면 상에 구비된 제1형 콘택층;
상기 제1형 콘택층 상에 구비된 활성층을 포함하는 반도체 구조체층;
상기 반도체층 상에 구비된 제2형 콘택층;
상기 지지 기판 상에 구비되며, 상기 제1형 콘택층과 콘택하는 제1형 전극; 및
상기 지지 기판 상에 구비되며, 상기 제1형 콘택층과 반도체 구조체층을 관통하여 상기 제2형 콘택층과 콘택하는 제2형 전극을 포함하는 발광 다이오드.
Support substrates;
A first type contact layer provided on one surface of the support substrate;
A semiconductor structure layer including an active layer provided on the first type contact layer;
A second type contact layer provided on the semiconductor layer;
A first type electrode provided on the support substrate and in contact with the first type contact layer; And
And a second type electrode provided on the support substrate and penetrating the first type contact layer and the semiconductor structure layer to contact the second type contact layer.
청구항 1에 있어서, 상기 제2형 콘택층은 상기 반도체 구조체층 상에 순차적으로 적층된 제1언도핑 반도체층, 제2형 도핑 반도체층 및 제2언도핑 반도체층을 포함하는 발광 다이오드.
The light emitting diode of claim 1, wherein the second type contact layer comprises a first undoped semiconductor layer, a second type dope semiconductor layer, and a second undoped semiconductor layer sequentially stacked on the semiconductor structure layer.
청구항 2에 있어서, 상기 제2형 전극은 적어도 상기 제1언도핑 반도체층을 관통하고, 상기 제2형 도핑 반도체층과 콘택하는 발광 다이오드.
The light emitting diode of claim 2, wherein the second type electrode penetrates at least the first undoped semiconductor layer and contacts the second type doped semiconductor layer.
청구항 1에 있어서, 상기 제2형 콘택층 상에 구비된 도핑 반도체 패턴을 더 포함하는 발광 다이오드.
The light emitting diode of claim 1, further comprising a doped semiconductor pattern provided on the second type contact layer.
청구항 4에 있어서, 상기 도핑 반도체 패턴의 표면과 상기 도핑 반도체 패턴이 구비되지 않아 노출된 상기 제2형 콘택층의 표면에 형성된 PEC 요철을 구비한 발광 다이오드.
The light emitting diode of claim 4, wherein the surface of the doped semiconductor pattern and the surface of the second type contact layer that are not provided with the doped semiconductor pattern are exposed.
청구항 1에 있어서, 상기 제2형 전극은 복수 개 구비하며, 상기 제2형 전극들 각각은 상기 제1형 전극으로부터 이격된 거리가 커질수록 상기 제2형 콘택층과의 접촉 면적은 넓어지는 발광 다이오드.
The light emitting device of claim 1, wherein the second type electrodes are provided in plural, and each of the second type electrodes has a larger contact area with the second type contact layer as the distance from the first type electrode increases. diode.
청구항 1에 있어서, 상기 반도체 구조체층은 상기 활성층과 제1형 콘택층 사이에 구비된 제1형 반도체층, 상기 제1형 반도체층과 활성층 사이에 구비된 전자 브로킹층, 상기 활성층과 제2형 콘택층 사이에 구비된 제2형 반도체층 및 상기 활성층과 제2형 콘택층 사이에 구비된 초격자층 중 어느 하나를 더 포함하는 발광 다이오드.
The semiconductor structure layer of claim 1, wherein the semiconductor structure layer includes a first type semiconductor layer provided between the active layer and the first type contact layer, an electron blocking layer provided between the first type semiconductor layer and the active layer, and the active layer and the second type. A light emitting diode further comprising any one of a second type semiconductor layer provided between the contact layers and a superlattice layer provided between the active layer and the second type contact layer.
청구항 1에 있어서, 상기 제2형 전극과 상기 제2형 전극이 관통하는 상기 제1형 콘택층 및 반도체 구조체층 사이에 구비된 전극 절연막을 더 포함하는 발광 다이오드.
The light emitting diode of claim 1, further comprising an electrode insulating layer disposed between the first type contact layer and the semiconductor structure layer through which the second type electrode and the second type electrode pass.
청구항 1에 있어서, 상기 지지 기판과 제1형 콘택층 사이에 구비된 충진 절연막을 더 포함하는 발광 다이오드.
The light emitting diode of claim 1, further comprising a filling insulating layer provided between the support substrate and the first type contact layer.
청구항 1에 있어서, 상기 지지 기판의 타측 표면 상에 구비되되, 상기 지지 기판을 관통하여 상기 제1형 전극과 전기적으로 연결된 제1외부 전극 및 상기 지지 기판의 타측 표면 상에 구비되되, 상기 지지 기판을 관통하여 상기 제2형 전극과 전기적으로 연결된 제2외부 전극을 더 포함하는 발광 다이오드.
The support substrate of claim 1, further comprising: a first external electrode electrically connected to the first type electrode through the support substrate and on the other surface of the support substrate, the support substrate being provided on the other surface of the support substrate. And a second external electrode electrically connected to the second type electrode through the second electrode.
성장 기판을 준비하는 단계;
상기 성장 기판의 일측 표면 상에 도핑 반도체 패턴층, 제2형 콘택층, 반도체 구조체층 및 제1형 콘택층을 포함하는 반도체층들을 형성하는 단계;
상기 제1형 콘택층 및 반도체 구조체층을 관통하며 상기 제2형 콘택층을 노출시키는 비아홀을 형성하는 단계;
적어도 상기 비아홀에 의한 상기 제2형 콘택층은 노출시키되, 상기 비아홀에 의해 노출된 상기 제1형 콘택층 및 반도체 구조체층의 측면은 덮는 전극 절연막을 형성하는 단계;
상기 비아홀을 매우면서 상기 전극 절연막 상에 일정 두께로 전극 형성층을 형성는 단계; 및
상기 전극 형성층을 식각하여 상기 제1형 콘택층에 콘택하는 제1형 전극과 상기 제1형 콘택층 및 반도체 구조체층을 관통하여 상기 제2형 콘택층과 콘택하는 제2형 전극을 형성하는 단계를 포함하는 발광 다이오드 제조 방법.
Preparing a growth substrate;
Forming semiconductor layers including a doped semiconductor pattern layer, a second type contact layer, a semiconductor structure layer, and a first type contact layer on one surface of the growth substrate;
Forming a via hole penetrating the first type contact layer and the semiconductor structure layer and exposing the second type contact layer;
Forming an electrode insulating layer which exposes at least the second type contact layer by the via hole and covers side surfaces of the first type contact layer and the semiconductor structure layer exposed by the via hole;
Forming an electrode forming layer on the electrode insulating layer while filling the via hole; And
Etching the electrode forming layer to form a first type electrode contacting the first type contact layer and a second type electrode contacting the second type contact layer through the first type contact layer and the semiconductor structure layer; Light emitting diode manufacturing method comprising a.
청구항 11에 있어서, 상기 발광 다이오드 제조 방법은
지지 기판을 준비하는 단계;
상기 제1형 전극과 제2형 전극이 상기 지지 기판의 일측 표면 상에 부착되도록 상기 성장 기판을 상기 지지 기판의 일측 표면 상에 부착하는 단계; 및
상기 지지 기판의 일측 표면과 상기 전극 절연막 사이를 충진 절연막을 충진하는 단계를 더 포함하는 발광 다이오드 제조 방법.
The method of claim 11, wherein the light emitting diode manufacturing method
Preparing a support substrate;
Attaching the growth substrate on one surface of the support substrate such that the first type electrode and the second type electrode are attached on one surface of the support substrate; And
And filling a filling insulating film between one surface of the supporting substrate and the electrode insulating film.
청구항 12에 있어서, 상기 발광 다이오드 제조 방법은
상기 성장 기판과 지지 기판을 부착한 후,
상기 성장 기판을 분리하는 단계; 및
상기 도핑 반도체 패턴층을 식각하여 도핑 반도체 패턴을 형성하되, 상기 제2언도핑 반도체층을 식각 정지층으로 이용하여 식각하는 단계를 더 포함하는 발광 다이오드 제조 방법.
The method of claim 12, wherein the light emitting diode manufacturing method
After attaching the growth substrate and the support substrate,
Separating the growth substrate; And
And etching the doped semiconductor pattern layer to form a doped semiconductor pattern, using the second undoped semiconductor layer as an etch stop layer.
청구항 13에 있어서, 상기 발광 다이오드 제조 방법은
상기 도핑 반도체 패턴을 형성한 후, PEC 에칭을 실시하여 상기 도핑 반도체 패턴의 표면 및 상기 도핑 반도체 패턴이 형성되지 않은 상기 제2언도핑 반도체층의 표면에 PEC 요철을 형성하는 단계를 더 포함하는 발광 다이오드 제조 방법.The method of claim 13, wherein the light emitting diode manufacturing method
After forming the doped semiconductor pattern, performing PEC etching to form PEC irregularities on the surface of the doped semiconductor pattern and the surface of the second undoped semiconductor layer in which the doped semiconductor pattern is not formed. Diode manufacturing method.
KR1020110033279A 2011-04-11 2011-04-11 Light emitting diode and method for fabricating the same KR20120115775A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110033279A KR20120115775A (en) 2011-04-11 2011-04-11 Light emitting diode and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110033279A KR20120115775A (en) 2011-04-11 2011-04-11 Light emitting diode and method for fabricating the same

Publications (1)

Publication Number Publication Date
KR20120115775A true KR20120115775A (en) 2012-10-19

Family

ID=47284335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110033279A KR20120115775A (en) 2011-04-11 2011-04-11 Light emitting diode and method for fabricating the same

Country Status (1)

Country Link
KR (1) KR20120115775A (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101362081B1 (en) * 2012-12-28 2014-02-13 주식회사 위뷰 Light emitting device
KR20150053743A (en) * 2015-04-28 2015-05-18 서울바이오시스 주식회사 Light emitting diode
KR20150116251A (en) * 2014-04-07 2015-10-15 엘지이노텍 주식회사 Light emitting device and lighting system
KR20150119752A (en) * 2014-04-16 2015-10-26 엘지이노텍 주식회사 Light emitting device and lighting system
CN105226154A (en) * 2015-10-27 2016-01-06 天津三安光电有限公司 A kind of LED chip structure and manufacture method
KR20160113791A (en) * 2015-03-23 2016-10-04 엘지이노텍 주식회사 A light emitting device
WO2016064134A3 (en) * 2014-10-21 2017-05-04 Seoul Viosys Co., Ltd. Light emitting device and method of fabricating the same
CN112531080A (en) * 2020-11-30 2021-03-19 錼创显示科技股份有限公司 Micro light-emitting diode

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101362081B1 (en) * 2012-12-28 2014-02-13 주식회사 위뷰 Light emitting device
KR20150116251A (en) * 2014-04-07 2015-10-15 엘지이노텍 주식회사 Light emitting device and lighting system
KR20150119752A (en) * 2014-04-16 2015-10-26 엘지이노텍 주식회사 Light emitting device and lighting system
WO2016064134A3 (en) * 2014-10-21 2017-05-04 Seoul Viosys Co., Ltd. Light emitting device and method of fabricating the same
US10403796B2 (en) 2014-10-21 2019-09-03 Seoul Viosys Co., Ltd. Light emitting device and method of fabricating the same
KR20160113791A (en) * 2015-03-23 2016-10-04 엘지이노텍 주식회사 A light emitting device
KR20150053743A (en) * 2015-04-28 2015-05-18 서울바이오시스 주식회사 Light emitting diode
CN105226154A (en) * 2015-10-27 2016-01-06 天津三安光电有限公司 A kind of LED chip structure and manufacture method
CN112531080A (en) * 2020-11-30 2021-03-19 錼创显示科技股份有限公司 Micro light-emitting diode
CN112531080B (en) * 2020-11-30 2023-12-15 錼创显示科技股份有限公司 Micro light emitting diode

Similar Documents

Publication Publication Date Title
KR101874587B1 (en) Semiconductor light emitting device and method of manufacturing the same
KR20120115775A (en) Light emitting diode and method for fabricating the same
US8871544B2 (en) Vertical light-emitting devices having patterned emitting unit and methods of manufacturing the same
TWI559573B (en) Light emitting diode
TWI437737B (en) Light emitting diode structure and method for manufacturing the same
KR20110054318A (en) Light emitting device and method of manufacturing the same
WO2018037705A1 (en) Semiconductor device and method for manufacturing same
US8587017B2 (en) Light emitting device and method of fabricating a light emitting device
KR102255305B1 (en) Vertical semiconductor light emitting device and method of fabricating light emitting device
KR20110085726A (en) Semiconductor light emitting device and manufacturing method of the same
KR101525913B1 (en) Verticle light emitting diodes and its fabricating method
KR101923671B1 (en) Method for separating epitaxial growth layer from growth substrate and semiconductor device using the same
CN110838538A (en) Light-emitting diode element and preparation method thereof
KR100999695B1 (en) Semiconductor light emitting device and fabrication method thereof
JP5098482B2 (en) LIGHT EMITTING DEVICE MANUFACTURING METHOD AND LIGHT EMITTING DEVICE
EP2704218A1 (en) Semiconductor light emitting device with a nitride semiconductor contact layer
EP3376546B1 (en) Ultraviolet light-emitting element
KR20110086983A (en) Semiconductor light emitting device and manufacturing method of the same
KR102022658B1 (en) Semiconductor device having insulation structure and method of fabricating the same
TWI493759B (en) Light emitting diode structure and method for manufacturing the same
KR20150060405A (en) Light emitting diode having a plurality of light emitting cells and method of fabricating the same
KR101650722B1 (en) Nitride semiconductor light emitting device
KR101458296B1 (en) Semiconductor light emitting device and manufacturing method thereof
KR20110086982A (en) Semiconductor light emitting device and manufacturing method of the same
CN115606010A (en) Semiconductor structure and manufacturing method thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application