KR20120114200A - 반도체 발광 소자 - Google Patents

Abstract

실시 형태에 따르면, 투명 도전체에 ITON층을 사용한 저구동 전압, 고발광 효율, 또한 발광 강도 분포가 균일화된 반도체 발광 소자를 제공할 수 있다. 기판과, 기판 상에 형성되는 n형 반도체층과, n형 반도체층 상에 형성되는 활성층과, 활성층 상에 형성되고 최상부가 p형 GaN층인 p형 반도체층과, p형 GaN층 상에 형성되는 ITON(산질화인듐 주석)층과, ITON층 상에 형성되는 ITO(산화인듐 주석)층과, ITO층 상의 일부에 형성되는 제1 금속 전극과, n형 반도체층에 접속하여 형성되는 제2 금속 전극을 갖는 것을 특징으로 하는 반도체 발광 소자.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT-EMITTING DEVICE}

본 출원은 2010년 3월 8일에 출원한 일본 특허 출원 제2010-050673호에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 원용된다.

본원에 개시된 실시예들은 일반적으로 반도체 발광 소자에 관한 것이다.

최근, GaN계의 반도체로 구성되는 청색이나 녹색의 발광 다이오드(LED)의 연구 개발이 진행되고 있다. FU(Face Up)형의 LED에 있어서는, p형 GaN층 상의 투명 도전체로서 ITO(Indium Tin Oxide: 산화인듐 주석) 등의 산화물 투명 도전체가 일반적으로 사용된다.

LED의 구동 전압을 낮게 하기 위해서는 ITO와 p형 GaN층간의 콘택트 저항의 저감이 불가결하다. 그러나, 현재 상황에서는 ITO와 p형 GaN층 사이의 쇼트키 장벽 높이는 3.2eV로 높아, 콘택트 저항을 낮추는 것이 곤란하다.

ITO에 질소를 첨가한 ITON(Indium Tin Oxynitride: 산질화인듐 주석)을 사용함으로써 쇼트키 장벽 높이를 저감시켜, 오믹 콘택트를 형성하는 기술이 제안되어 있다. 또한, p형 GaN층 상에 산화물 투명 도전체와 산질화물 투명 도전체를 적층하는 기술이 제안되어 있다.

실시 형태에 따르면, 투명 도전체에 ITON층을 사용한 저구동 전압, 고발광 효율, 또한 발광 강도 분포가 균일화된 반도체 발광 소자를 제공할 수 있다. 기판과, 기판 상에 형성되는 n형 반도체층과, n형 반도체층 상에 형성되는 활성층과, 활성층 상에 형성되고 최상부가 p형 GaN층인 p형 반도체층과, p형 GaN층 상에 형성되는 ITON(산질화인듐 주석)층과, ITON층 상에 형성되는 ITO(산화인듐 주석)층과, ITO층 상의 일부에 형성되는 제1 금속 전극과, n형 반도체층에 접속하여 형성되는 제2 금속 전극을 갖는 것을 특징으로 하는 반도체 발광 소자이다. 이하, 도면을 사용하여 실시 형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 부여하고 있다.

본원발명에 따르면, 발광 소자가 p형 GaN층 상의 투명 도전체를, ITON층과 ITO층의 적층 구조로 구성됨으로써, p형 GaN층과 투명 도전체의 계면 저항이 저감됨과 함께 투명 도전체의 시트 저항도 저감되는 등의 효과가 제공된다.

도 1은 제1 실시 형태의 반도체 발광 소자의 모식 단면도.
도 2는 제1 실시 형태의 반도체 발광 소자의 반사율의 ITON층 막 두께 의존성을 도시하는 도.
도 3은 도 2의 시뮬레이션에 사용한 소자 구조의 모식 단면도.
도 4는 제1 실시 형태의 ITON층의 최적 막 두께의 ITO층 막 두께 의존성을 도시하는 도.
도 5는 제2 실시 형태의 전극의 패턴을 도시하는 평면도.

(제1 실시 형태)

본 실시 형태의 반도체 발광 소자는, 기판과, 기판 상에 형성되는 n형 반도체층과, n형 반도체층 상에 형성되는 활성층과, 활성층 상에 형성되고 최상부가 p형 GaN층인 p형 반도체층과, p형 GaN층 상에 형성되는 ITON(산질화인듐 주석)층과, ITON층 상에 형성되는 ITO(산화인듐 주석)층과, ITO층 상의 일부에 형성되는 제1 금속 전극과, n형 반도체층에 접속하여 형성되는 제2 금속 전극을 갖는다.

본 실시 형태의 반도체 발광 소자는, p형 GaN층 상의 투명 도전체를, ITON층과 ITO층의 적층 구조로 함으로써, p형 GaN층과 투명 도전체의 계면 저항이 저감됨과 함께 투명 도전체의 시트 저항도 저감된다. 따라서, 저구동 전압, 고발광 효율, 또한 발광 강도 분포가 균일화된 반도체 발광 소자의 실현이 가능해진다.

도 1은 본 실시 형태의 반도체 발광 소자의 모식 단면도이다. 도 1의 (a)는 전체의 구성을 도시하고, 도 1의 (b)는 활성층의 구성을 도시하고 있다. 본 실시 형태의 반도체 발광 소자는 FU형의 발광 다이오드이다.

도 1의 (a)에 도시한 바와 같이, 본 실시 형태의 반도체 발광 소자에 있어서는, 예를 들어 사파이어로 이루어지는 기판(10)의 주면에 버퍼층(11)이 형성되고, 그 위에 n형 GaN층(21)과, n형 GaN 가이드층(22)이 형성된다. n형 GaN층(21) 및 n형 GaN 가이드층(22)은 n형 반도체층(20)에 포함된다.

그리고, n형 GaN 가이드층(22) 상에 발광부로 되는 활성층(40)이 형성되고, 그 위에 p형 GaN 제1 가이드층(51), 전자 오버플로우 방지층인 p형 AlGaN층(52), p형 GaN 제2 가이드층(53) 및 p형 GaN 콘택트층(54)이, 이 순서로 형성된다. p형 GaN 제1 가이드층(51), p형 AlGaN층(52), p형 GaN 제2 가이드층(53) 및 p형 GaN 콘택트층(54)은 p형 반도체층(50)에 포함된다.

또한, p형 반도체층(50)의 최상부의 p형 GaN층 상에 ITON(산질화인듐 주석)층(60)과, ITO(산화인듐 주석)층(70)이, 이 순서로 형성된다. 그리고, ITO(산화인듐 주석)층(70) 상의 일부에 제1 금속 전극으로서 p형 전극(80)이 형성된다. p형 전극(80)은, 예를 들어 팔라듐-백금-금(Pd/Pt/Au)의 복합막이다.

또한, n형 반도체층(50)인 n형 GaN층(21)의 일부, 및 그 일부에 대응하는 활성층(40), p형 반도체층(50), ITON(산질화인듐 주석)층(60) 및 ITO(산화인듐 주석)층(70)이 제거되고, 제2 금속 전극으로서 n형 전극(90)이 형성된다. 즉, n형 전극(90)은 n형 반도체층(50)에 접속된다. n형 전극(90)은, 예를 들어 니켈-금(Ni/Au)의 복합막이다.

발광부인 활성층(40)은, 예를 들어 도 1의 (b)에 도시한 바와 같이, 장벽층(배리어층)(41), 중간층(42), 양자 웰층(43), 중간층(44) 및 장벽층(배리어층)(45)의 적층 구조를 1 주기로 하는 구성이다. 이 적층 구조가 예를 들어 복수 반복된다. 중간층(42, 44)을 형성하지 않고, 장벽층(41(45))과 양자 웰층(43)의 적층 반복 구조이어도 된다.

장벽층(41)은, InAlGaN(일반적으로는, In_xAl_yGa_{1 -x-y}N(0<x<1, 0<y<1)으로 나타내어짐)으로 형성되어 있고, 예를 들어 두께 12.5nm의 In_{0 .02}Al_{0 .33}Ga_{0 .65}N으로 형성된다. 중간층(42)은, InGaN(일반적으로는, In_xGa_{1 -x}N(0<x<1)으로 나타내어짐)으로 형성되어 있고, 예를 들어 두께 0.5nm의 In_{0 .02}Ga_{0 .98}N으로 형성된다. 양자 웰층(43)은, InGaN(일반적으로는, In_xGa_{1 -x}N(0<x<1)으로 나타내어짐)으로 형성되어 있고, 예를 들어 두께 2.5nm의 In_{0 .15}Ga_{0 .85}N으로 형성된다. 중간층(44)은, InGaN(일반적으로는, In_xGa_{1 -x}N(0<x<1)으로 나타내어짐)으로 형성되어 있고, 예를 들어 두께 0.5nm의 In_0.02Ga_0.98N으로 형성된다. 장벽층(45)은, InAlGaN(일반적으로는, In_xAl_yGa_{1 -x-y}N(0<x<1, 0<y<1)으로 나타내어짐)으로 형성되어 있고, 예를 들어 두께 11.5nm의 In_0.02Al_0.33Ga_0.65N으로 형성되어 있다.

본 실시 형태의 반도체 발광 소자는, p형 반도체층(50)까지는 공지의 제조 방법을 사용하여 제조된다. 그리고, p형 반도체층(50)의 최상부의 p형 GaN층(54)의 형성 후, 예를 들어 질소 분위기 중에서의 반응성 스퍼터법에 의해 ITON층(60)을 형성한다. 계속해서 산소 분위기 중에서의 반응성 스퍼터법에 의해 ITO층(70)을 형성한다.

그 후, 공지의 방법으로, p형 전극(80) 및 n형 전극(90)을 형성하고, 도 1에 도시한 반도체 발광 소자가 형성된다. 도 1에 도시한 반도체 발광 소자는, p형 전극(80)과 n형 전극(90) 사이에 전압을 인가함으로써 소자 내에 전류가 흘러, 활성층(40)에서 발광한다.

또한, ITON층(60)의 형성에 대해서는, 질소 분위기 중에서의 반응성 스퍼터법 대신에, 일단, 산소 분위기 중에서 ITO를 반응성 스퍼터법에 의해 퇴적한 후, 암모니아(NH₃) 분위기 중에서 어닐함으로써 ITO를 질화하는 것에 의해서도 형성 가능하다. 이 경우는, 어닐 후에, ITO층(70)을 형성하면 된다.

본 발명자들의 검토에 따르면, p형 GaN층(54)과 p형 전극(80) 사이의 투명 도전체를 ITON층의 1층만으로 형성하면, ITON층 내를 수평 방향(도 1 중 좌측으로부터 우측을 향하는 방향)으로 흐르는 전류 성분이 감소되고, 결과적으로 p형 전극(80) 근방에만 전류가 집중하는 것이 명백해졌다. 이로 인해, 발광이 p형 전극 바로 아래 근방에 치우쳐 버린다는 문제가 발생한다. 이것은, ITON의 체적 저항률이, ITO에 비해 2자리 정도 높은 것에 기인한다.

본 실시 형태의 반도체 발광 소자에 따르면, p형 GaN층(54)과 투명 도전체와의 콘택트 저항을 ITON층(60)에 의해 저감시킨다. 이에 의해, 반도체 발광 소자의 구동 전압(Vf)을 저하시켜, 저구동 전압화 및 고발광 효율화가 실현된다.

그리고, ITO층(70)을 적층함으로써, 투명 도전체의 시트 저항을 저감시켜, 전류가 투명 도전체 내를 평행한 방향으로 흐르는 전류 성분의 비율을 증가시킨다. 이에 의해, 발광부에 있어서의 균일한 발광을 실현하여, 발광 강도 분포의 균일화가 실현된다.

여기서, 예를 들어 반도체 발광 소자가 청색 발광 다이오드인 경우, 높은 발광 효율을 유지하기 위해서는, p형 GaN층(54)과 p형 전극(80) 사이의 투명 도전체는, 활성층(40)으로부터 발해지는 파장 450nm의 청색의 광을 투과할 필요가 있다.

ITON의 가전자대 상단부는, 질소의 non-bonding state로 구성되어 있다. ITON의 질소 함유량이 증가함에 따라서, 가전자대 상단부의 에너지 준위가 상승하여, ITON의 밴드 갭이 좁아진다.

이것으로부터, 청색광을 흡수하지 않기 위해, ITON의 흡수단 에너지는 2.8eV 이상인 것이 바람직하다. 흡수단 에너지가 2.8eV로 되는 ITON의 질소 농도에서는, p형 GaN층(54)과 ITON층(60)의 쇼트키 장벽 높이는 약 2.0eV이다. 따라서, 본 실시 형태에 있어서, p형 GaN층(54)과 ITON층(60)의 쇼트키 장벽 높이가 2.0eV 이상인 것이 바람직하다.

덧붙여 말하면, p형 GaN과 ITO의 쇼트키 장벽 높이는 3.2eV이기 때문에, p형 GaN층(54)과 ITON층(60)의 쇼트키 장벽 높이는 필연적으로 3.2eV 이하로 된다.

또한, 파장 450nm의 청색광에 대해, ITON층(60)의 굴절률이 2.11 이상 2.34 이하인 것이 바람직하다. p형 GaN의 굴절률은 약 2.48이다. ITO의 굴절률은 1.8 내지 2.2이다.

활성층(40)에서 출력된 광은, p형 GaN층(54)과 ITON층(60)의 계면, 및 ITON층(60)과 ITO층(70)의 계면인 2개의 계면에서 일부 반사된다. 반도체 발광 소자의 발광 효율을 향상시키기 위해서는, 이 2개의 계면에서 반사되어 외부에 나오지 않는 광을 저감시키는 것이 필요로 된다.

p형 GaN층(54)의 굴절률을 n_pGaN, ITON층(60)의 굴절률을 n_ITON으로 하면, 광이 p형 GaN층(54)과 ITON층(60)의 계면에 수직으로 입사했을 때의 계면에서의 수직 반사율 R₁은,

으로 나타내어진다. 여기서, p형 GaN층(54)과 ITON층(60)의 소광 계수의 차는 굴절률 차에 대해 충분히 작기 때문에 무시했다.

마찬가지로, ITO층(70)의 굴절률을 n_ITO로 하면, ITON층(60)과 ITO층(70)의 계면의 반사율 R₂는,

으로 나타내어진다.

따라서, R₁ 및 R₂를 최소화하고, 2개의 계면에서 반사됨으로써 손실되는 광을 최소화하기 위해서는, n_ITON이 n_pGaN과 n_ITO와의 상승 평균, 즉,

인 것이 바람직하다.

상술한 바와 같이, 파장 450nm의 청색광에 대한 p형 GaN의 굴절률 n_pGaN은 약 2.48이고, ITO의 굴절률 n_ITO는 1.8 내지 2.2이다. 따라서, ITON층의 굴절률 n_ITON이 2.11 이상 2.34 이하인 것이 바람직하다. ITON층의 굴절률은 질소 농도를 적절한 값으로 설정함으로써 원하는 값으로 하는 것이 가능하다.

또한, ITO층(70)의 막 두께는, 130nm 이상 170nm 이하인 것이 바람직하다. 130nm보다 얇으면, 시트 저항이 지나치게 높기 때문에 발광이 p형 전극(80) 근방에 지나치게 치우칠 우려가 있기 때문이다. 또한, 170nm를 초과하면, ITO층(70)에서의 광의 흡수량을 무시할 수 없게 될 우려가 있기 때문이다.

또한, ITO층(70)의 막 두께가 130nm 이상 170nm 이하인 경우, ITON층(60)과 ITO층(70)의 총 막 두께가 240nm 이상 310nm 이하인 것이 바람직하다.

도 2는, 본 실시 형태의 반도체 발광 소자의 반사율의 ITON층 막 두께 의존성을 도시하는 도면이다. 시뮬레이션에 의한 결과를 나타내고 있다. 도 3은, 도 2의 시뮬레이션에 사용한 소자 구조의 모식 단면도이다. 반사율의 ITON막 두께 의존성을, ITO의 굴절률이 1.8, 1.9, 2.0, 2.1, 2.2 각각인 경우에 계산했다.

도 3에 도시한 바와 같이 소자 구조는, p형 GaN층, ITON층, ITO층, SiO₂층(굴절률 n=1.45), 수지층(굴절률 n=1.4)의 적층 구조로 했다. 광의 파장은 450nm로 했다. 또한, ITO층의 막 두께는 150nm로 했다. 또한, ITON층의 굴절률은, p형 GaN층과 ITO층의 굴절률의 상승 평균으로 했다.

도 2에 도시한 바와 같이, ITON막 두께가 0 내지 300nm인 범위에서는, 어느 굴절률의 경우도, 반사율이 낮고 골(谷)로 되는 막 두께가 A, B, C인 3개소 있는 것이 판명되었다. 여기서, 막 두께가 A인 개소의 경우, 막 두께가 지나치게 얇아 광학적으로 불활성일 우려가 높은 것, 또한 제조상 막 두께의 제어가 곤란하기 때문에 바람직하지 않다. 그리고, 막 두께가 C인 개소의 경우, 막 두께가 두꺼워져 ITON층에 있어서의 광의 흡수가 증대하기 때문에 바람직하지 않다. 따라서, ITON층의 막 두께는, B의 개소의 막 두께로 설정하는 것이 바람직하다.

또한, SiO₂층의 막 두께를 100nm 내지 500nm의 범위에서 변화시켜도, 도 2에 나타낸 결과에 큰 변화는 없었다.

도 4는, ITON층의 최적 막 두께의 ITO층 막 두께 의존성을 도시하는 도면이다. ITO층의 막 두께를 130nm 내지 170nm의 범위에서 변화시킨 경우의 B의 개소에 있어서의 ITON층의 막 두께를 플롯한 도면이다. ITO의 굴절률이 1.8, 1.9, 2.0, 2.1, 2.2 각각인 경우에 계산했다.

도 4로부터 명백해진 바와 같이, 어느 굴절률의 경우도 ITON층의 ITO층에 대한 최적 막 두께는, 기울기가 대략 1인 직선 상에 놓인다. 따라서, 반사율이 최저로 되는 조건에서는 ITO층의 막 두께(도면 중 t_ITO)와 ITON층의 막 두께(도면 중 t_ITON)의 총합이 대략 일정해진다. 또한, 그 일정값은 ITO의 굴절률이 변화되어도, 240nm 이상 310nm 이하의 범위로 들어가 있다.

따라서, 반사율을 억제하여, 높은 발광 효율을 실현하는 관점에서, ITO층의 막 두께가 130nm 이상 170nm 이하이고, ITON층과 ITO층의 총 막 두께가 240nm 이상 310nm 이하인 것이 바람직하다. 또한, 여기서는 파장이 450nm인 경우의 시뮬레이션 결과를 기초로 설명했지만, 파장이 420nm 이상 480nm 이하의 범위에 있으면, 파장의 변화에 수반하는 굴절률의 변화는 작기 때문에, ITON층과 ITO층의 총 막 두께의 바람직한 범위는 마찬가지의 범위로 된다.

또한, ITON층(60) 내의 질소 농도가 p형 GaN(54)과의 계면으로부터, ITO층(70)과의 계면을 향해 저하되는 것이 바람직하다. ITON층(60) 내의 질소 농도가 높은 쪽이 p형 GaN층(54)과 ITON층(60) 사이의 쇼트키 장벽을 낮출 수 있는 한편, ITON층(60) 내의 질소 농도가 저하되면 굴절률이 저하되기 때문에, ITO층(70)과의 계면에서 질소 농도가 0이 되도록 농도 분포를 제어함으로써, ITO층(70)과의 계면에서의 광의 반사율을 0으로 하는 것이 가능해지기 때문이다.

(제2 실시 형태)

본 실시 형태의 반도체 발광 소자는, p형 전극과 n형 전극의 패턴이 상이한 것 이외에는 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는 기재를 생략한다.

도 5a와 도 5b는 본 실시 형태의 전극의 패턴을 도시하는 평면도이다. 도 5a가 제1 실시 형태의 전극 패턴, 도 5b가 본 실시 형태의 전극 패턴이다.

도 5b에 도시한 바와 같이, p형 전극(80) 및 n형 전극(90)의 각각에 가는 선부(80a 및 90a)를 마련한다. 이와 같이, 가는 선부(80a, 90a)를 마련함으로써, p형 전극(80)과 n형 전극(90) 사이의 전류의, 활성층(40)으로의 흐름을 한층 균일화시켜, 발광 강도 분포를 한층 균일화시키는 것이 가능해진다.

따라서, 제1 실시 형태의 반도체 발광 소자로부터, 보다 고발광 효율, 또한 발광 강도 분포가 균일화된 반도체 발광 소자가 실현된다.

본 발명의 소정 실시예를 설명하였지만, 이들 실시예는 단지 예로서 제시된 것으로 발명의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 기재된 반도체 발광 소자는 다양한 다른 형태로 구현될 수 있다. 또한, 본 발명의 사상으로부터 일탈하지 않는 범위 내에서, 본 명세서에 기재된 장치 및 방법의 형태에 있어 각종의 생략, 치환 및 변경을 행할 수 있다. 첨부하는 청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 들어가는 이러한 형태 또는 수정을 포함시키기 위한 것이다.

10: 기판
11: 버퍼층
20: n형 반도체층
50: p형 반도체층
60: ITON층
70: ITO층
80: p형 전극

Claims (8)

1. n형 반도체층과,
   상기 n형 반도체층 상에 형성되는 활성층과,
   상기 활성층 상에 형성되고 최상부가 p형 GaN층인 p형 반도체층과,
   상기 p형 GaN층 상에 형성되는 ITON(산질화인듐 주석)층과,
   상기 ITON층 상에 형성되는 ITO(산화인듐 주석)층과,
   상기 ITO층 상의 일부에 형성되는 제1 금속 전극과,
   상기 n형 반도체층에 접속하여 형성되는 제2 금속 전극
   을 포함하는 것을 특징으로 하는 발광 소자.
2. 제1항에 있어서,
   상기 p형 GaN층과 상기 ITON층과의 쇼트키 장벽 높이가 2.0eV 이상 3.2eV 이하인 것을 특징으로 하는 발광 소자.
3. 제1항에 있어서,
   상기 ITON층의 굴절률이 2.11 이상 2.34 이하인 것을 특징으로 하는 발광 소자.
4. 제3항에 있어서,
   상기 ITO층의 막 두께가 130nm 이상 170nm 이하이고,
   상기 ITON층과 상기 ITO층의 총 막 두께가 240nm 이상 310nm 이하인 것을 특징으로 하는 발광 소자.
5. 제1항에 있어서,
   상기 ITON층 내의 질소 농도가 상기 p형 GaN층과의 계면으로부터 상기 ITO층과의 계면을 향해 저하되어 있는 것을 특징으로 하는 발광 소자.
6. 제1항에 있어서,
   상기 n형 반도체층이 사파이어 기판 상에 형성되는 것을 특징으로 하는 발광 소자.
7. 제1항에 있어서,
   상기 n형 반도체층이 n형 GaN층을 갖는 것을 특징으로 하는 발광 소자.
8. 제1항에 있어서,
   상기 활성층이 InAlGaN의 장벽층과 InGaN의 양자 웰층의 적층 구조인 것을 특징으로 하는 발광 소자.

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