KR20120108761A - 발광 다이오드 칩 - Google Patents
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Abstract
발광 다이오드 칩이 개시된다. 이 발광 다이오드 칩은 저비저항 금속층과 고비저항 금속층을 이용하여 발광 다이오드 칩의 전류 분산 성능을 개선한다. 나아가, 자성 물질층을 발광 다이오드 칩 내에 도입함으로써 전류 분산 성능을 더욱 개선할 수 있다.
Description
본 발명은 발광 소자에 관한 것으로, 특히 발광 다이오드 칩에 관한 것이다.
일반적으로 질화갈륨(GaN), 질화알루미늄(AlN) 등과 같은 Ⅲ족 원소의 질화물은 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 가지므로, 최근 가시광선 및 자외선 영역의 발광소자용 물질로 많은 각광을 받고 있다. 특히, 질화인듐갈륨(InGaN)을 이용한 청색 및 녹색 발광 소자는 대규모 천연색 평판 표시 장치, 신호등, 실내 조명, 고밀도광원, 고해상도 출력 시스템과 광통신 등 다양한 응용 분야에 활용되고 있다.
이러한 III족 원소의 질화물 반도체층은 그것을 성장시킬 수 있는 동종의 기판을 제작하는 것이 어려워, 유사한 결정 구조를 갖는 이종 기판에서 금속유기화학기상증착법(MOCVD) 또는 분자선 증착법(molecular beam epitaxy; MBE) 등의 공정을 통해 성장된다. 이종기판으로는 육방 정계의 구조를 갖는 사파이어(Sapphire) 기판이 주로 사용된다. 그러나, 사파이어는 전기적으로 부도체이므로, 발광 다이오드 구조를 예컨대 수평형 구조로 제한한다. 이에 따라, 최근에는 사파이어와 같은 이종기판 상에 질화물 반도체층과 같은 에피층들을 성장시키고, 상기 에피층들에 지지기판을 본딩한 후, 레이저 리프트 오프 기술 등을 이용하여 이종기판을 분리하여 수직형 구조의 고효율 발광 다이오드를 제조하는 기술이 개발되고 있다.
일반적으로, 수직형 구조의 발광 다이오드는 종래의 수평형 발광 다이오드와 비교하여 p측이 아래에 위치하는 구조에 의해 전류분산 성능이 우수하고, 또한 사파이어에 비해 열전도율이 높은 지지기판을 채택함으로써 열 방출 성능이 우수하다. 나아가, PEC 에칭 등에 의해 N-면을 이방성 식각하여 거칠어진 표면을 형성함으로써 상향 광 추출 효율을 크게 향상시킬 수 있다.
그러나, 예컨대 350㎛×350㎛, 또는 1㎟의 발광 면적에 비해 에피층의 전체 두께(약 4㎛)가 매우 얇고 고출력을 구현하기 위해 칩에 입력되는 전류가 계속해서 증가하고 있기 때문에, 수직형 구조의 발광 다이오드에서도 전류 분산 성능 개선이 중요한 문제가 되고 있다. 이를 해결하기 위해, n형 전극 패드로부터 연장하는 전극 연장부를 채택하여 n형 층 내에서의 전류 분산을 도모하거나, n형 전극 패드에 대응하는 위치의 p형 전극 위치에 절연물질을 배치하여 n형 전극패드로부터 p형 전극으로 직접 전류가 흐르는 것을 방지하는 기술이 채택되고 있다. 그렇지만, 넓은 발광 영역에 걸쳐 전체적으로 전류를 고르게 분산시키는 데는 한계가 있다.
본 발명이 해결하려는 과제는, 개선된 전류 분산 성능을 갖는 발광 다이오드 칩을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 1A 이상의 고전류 하에서 구동하기에 적합한 발광 다이오드 칩을 제공하는 것이다.
본 발명에 따른 발광 다이오드 칩은, 지지 기판; 상기 지지 기판 상부에 위치하고, 하부 반도체층, 상부 반도체층 및 상기 하부 반도체층과 상부 반도체층 사이에 위치하는 활성층을 포함하는 반도체 적층 구조체; 상기 지지 기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 지지 기판과 상기 반도체 적층 구조체를 결합하기 위한 본딩 금속층; 상기 본딩 금속층과 상기 반도체 적층 구조체 사이에 위치하는 제1 확산 장벽층; 및 상기 지지 기판과 상기 본딩 금속층 사이에 위치하는 제2 확산 장벽층을 포함한다. 여기서, 상기 제1 확산 장벽층 및 제2 확산 장벽층은 상기 본딩 금속층에 비해 비저항이 높은 물질로 형성된다.
상기 발광 다이오드 칩은, 상기 제1 확산 장벽층과 상기 반도체 적층 구조체 사이에 위치하는 오믹 반사층을 더 포함할 수 있다.
상대적으로 비저항이 높은 물질로 형성된 확산장벽층과 상대적으로 비저항이 낮은 본딩 금속층을 적층함으로써 금속층들 간의 비저항 차이에 의해 금속층들 내에서 전류를 분산시킬 수 있다.
상기 본딩 금속층은 일반적으로 AuSn(Au80wt%/Sn20wt%)으로 형성되며, Au(비저항: 약 22 uΩ?㎝)에 비해 상대적으로 더 낮은 비저항을 갖는다.
또한, 상기 제1 확산 장벽층 및/또는 100 uΩ?㎝ 미만의 저비저항 금속층과 100 uΩ?㎝를 초과하는 고비저항 금속층을 교대로 복수 적층한 구조를 가질 수 있다. 이에 따라, 상기 제1 확산 장벽층 내에서 전류 분산을 도모할 수 있다. 예컨대, 상기 고비저항 금속층은 Ti 또는 Pt이고, 상기 저비저항 금속층은 Ni, Au 및 W에서 선택될 수 있다.
몇몇 실시예들에 있어서, 상기 발광 다이오드 칩은, 상기 상부 반도체층 상에 위치하는 전극 패드; 및 상기 전극 패드에서 연장된 전극 연장부를 더 포함할 수 있다. 여기서, 상기 전극 연장부는 제1 Au층, 제2 Au층 및 상기 제1 Au층과 상기 제2 Au층 사이에 개재되고, 상기 Au에 비해 비저항이 높은 중간 금속층을 포함할 수 있다. 제1 Au층과 제2 Au층 사이에 상대적으로 비저항이 높은 중간 금속층을 개재함으로써, 전극 연장부 내에서 전류 분산을 도모할 수 있다. 상기 중간 금속층은 Ti 또는 Cr일 수 있다.
몇몇 실시예들에 있어서, 상기 상부 반도체층은 거친 형상의 표면 텍스쳐를 포함하는 상부면을 가질 수 있다. 상기 표면 텍스쳐는 서로 중첩된 제1 표면 텍스쳐와 제2 표면 텍스쳐를 포함하고, 상기 제2 표면 텍스쳐는 상기 제1 표면 텍스쳐에 비해 조밀할 수 있다. 즉, 상기 제1 표면 텍스쳐는 상대적으로 깊은 오목부들과, 오목부들 사이의 볼록부를 포함하고, 상기 제2 표면 텍스쳐는 상기 제1 표면 텍스쳐의 오목부들 및/또는 볼록부들의 표면에 형성된 상대적으로 조밀한 요철을 포함한다.
몇몇 실시예들에 있어서, 상기 발광 다이오드 칩은 적어도 하나의 자성 물질층을 더 포함할 수 있다. 상기 자성 물질층은 상기 반도체 적층 구조체와 상기 지지 기판 사이에 위치할 수 있다. 자성 물질층에 의해 발광 다이오드 칩 내부에 흐르는 전류에 로렌츠 힘이 작용하며, 따라서 발광 다이오드 칩 내에서 전류를 분산시킬 수 있다. 예컨대, 상기 자성 물질층은 발광 다이오드 칩 내의 금속층들을 통과하는 전류 뿐만 아니라, 반도체 적층 구조체를 통과하는 전류를 분산시킬 수 있다.
상기 자성 물질층은, 예컨대, 상기 본딩 금속층과 제1 확산 장벽층 사이, 상기 본딩 금속층과 제2 확산 장벽층 사이, 제2 확산 장벽층과 상기 지지 기판 사이 중 적어도 어느 하나에 위치할 수 있다.
상기 자성 물질층은 강자성 물질 또는 준강자성 물질로 형성될 수 있으며, 예컨대, Rb, Ru, Nd, Fe, Co, Ni, Mn, Cr, Cu, Pt, Sm, Sb, Pt 또는 이들의 합금을 포함할 수 있다. 상기 자성 물질층은 또한 Mn, Fe, Co, Cu, V 등의 산화물, Cr2O3, CrS, MnS, MnSe, 또는 MnTe를 포함할 수 있으며, Mn, Fe, Co, Ni 등의 불화물, V, Cr, Fe, Co, Ni, Cu 등의 염화물이나 브롬화물을 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 발광 다이오드 칩은, 상기 제1 확산 장벽층과 상기 하부 반도체층 사이에 위치하여 상기 하부 반도체층에 오믹 콘택하는 오믹 반사층; 상기 제1 확산 장벽층과 상기 오믹 반사층 사이에 위치하여 상기 제1 확산 장벽층을 상기 오믹 반사층으로부터 절연시키는 절연층; 및 상기 하부 반도체층으로부터 상기 상부 반도체층을 노출시키는 개구부들을 더 포함할 수 있다. 또한, 상기 제1 확산 장벽층은 상기 개구부들을 통해 상기 상부 반도체층에 전기적으로 연결될 수 있다.
상기 개구부들을 통해 제1 확산 장벽층이 상기 상부 반도체층에 전기적으로 접속되기 때문에, 상부 반도체층의 상부면에 전극 패드 또는 전극 연장부를 형성할 필요가 없다. 따라서, 생성된 광이 전극 패드나 전극 연장부에 흡수되어 손실되는 것을 방지할 수 있다.
나아가, 상기 발광 다이오드 칩은 상기 제1 확산 장벽층과 상기 상부 반도체층 사이에 개재되어 상기 상부 반도체층에 콘택하는 콘택 금속층을 더 포함할 수 있다. 상기 콘택 금속층은 예컨대, Cr/Au로 형성될 수 있다.
또한, 상기 발광 다이오드 칩은, 상기 오믹 반사층을 덮는 보호 금속층; 상기 절연층과 상기 보호금속층 사이에 위치하여 상기 보호 금속층을 덮는 전류 확산층; 및 상기 전류 확산층 상에 형성된 전극 패드를 더 포함할 수 있다.
상기 전류 확산층은 상기 보호 금속층 측으로부터 Cr/Au, 또는 Au/Cr/Au로 형성될 수 있다. 특히, Au/Cr/Au로 형성함으로써, 전류 확산층 내에서 전류 분산을 도모할 수 있다. 또한, 상기 보호금속층은 100 uΩ?㎝를 초과하는 고비저항 금속층과 100 uΩ?㎝ 미만의 저비저항 금속층을 교대로 복수 적층한 구조를 가질 수 있다. 예컨대, 상기 고비저항 금속층은 Ti 또는 Pt일 수 있으며, 상기 저비저항 금속층은 Ni, Au 또는 W일 수 있다.
몇몇 실시예들에 있어서, 상기 반도체 적층 구조체는 서로 이격된 복수의 발광셀들을 포함할 수 있다.
또한, 상기 발광 다이오드 칩은, 상기 제1 확산장벽층과 상기 각 발광셀 사이에 위치하여 상기 각 발광셀의 하부 반도체층에 오믹 콘택하는 오믹 반사층들; 상기 각 발광셀들의 상기 하부 반도체층으로부터 상기 상부 반도체층을 노출시키는 개구부들; 하나의 발광셀의 오믹 반사층과 상기 하나의 발광셀에 이웃하는 발광셀의 상부 반도체층을 상기 개구부를 통해 전기적으로 연결하는 연결부; 및 상기 연결부와 상기 제1 확산장벽층 사이에 위치하는 절연층을 더 포함할 수 있다.
상기 연결부들에 의해 복수의 발광셀들이 직렬 연결된 직렬 어레이가 형성될 수 있다.
나아가, 상기 발광 다이오드 칩은, 제1 전극 패드 및 제2 전극 패드; 상기 제1 전극 패드와 하나의 발광셀의 오믹 반사층을 전기적으로 연결하는 연결부; 및 상기 제2 전극 패드와 다른 하나의 발광셀의 상부 반도체층을 상기 개구부를 통해 전기적으로 연결하는 연결부를 더 포함할 수 있다. 이에 따라, 상기 제1 전극 패드 및 제2 전극 패드 사이에서 서로 직렬 연결된 복수의 발광셀들이 제공된다.
상기 제1 전극 패드 및 제2 전극 패드는 제1 확산 장벽층 상부에 위치할 수 있다.
이와 달리, 상기 제2 전극 패드는 상기 지지 기판 하부에 위치할 수 있다. 이때, 상기 제1 장벽층은 상기 다른 하나의 발광셀의 상부 반도체층에 전기적으로 연결된 연결부에 전기적으로 연결된다.
본 발명에 따르면, 고비저항의 금속층과 저비저항의 금속층을 이용하여 금속층 내에서 전류 분산을 도모할 수 있다. 또한, 발광 다이오드 칩 내에 자성 물질층을 도입함으로써, 로렌츠 힘을 이용하여 전류를 분산시킬 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도 및 평면도이다.
도 3은 전극 연장부의 금속층 구조의 다른 예를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도 및 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 3은 전극 연장부의 금속층 구조의 다른 예를 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도 및 평면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 동일한 참조번호는 동일한 구성요소를 나타내며, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도 및 평면도이다.
도 1 및 도 2를 참조하면, 상기 발광 다이오드 칩은, 지지 기판(51), 반도체 적층 구조체(30), 제1 확산 장벽층(35), 본딩 금속층(40), 제2 확산 장벽층(43)을 포함할 수 있다. 상기 반도체 적층 구조체(30)는 상부 반도체층(25), 활성층(27) 및 하부 반도체층(29)을 포함한다. 나아가, 상기 발광 다이오드 칩은, 오믹 반사층(31), 절연층(33), 상부 전극 패드(60a), 전극 연장부(60b) 및 하부 전극 패드(53)을 더 포함할 수 있다.
상기 지지 기판(51)은 화합물 반도체층들을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들에 부착된 2차 기판이다. 상기 지지기판(51)은 예컨대 CuW 또는 CuMo과 같은 금속 기판, 또는 Si 또는 Ge와 같은 반도체 기판일 수 있다.
반도체 적층 구조체(30)는 지지기판(51) 상부에 위치하며, 하부 반도체층(29), 활성층(27) 및 상부 반도체층(25)을 포함한다. 상기 하부 반도체층(29)은 p형 화합물 반도체층일 수 있으며, 상기 상부 반도체층(25)은 n형 화합물 반도체층일 수 있으나, 그 반대일 수도 있다. 상기 반도체 적층 구조체(30)는 지지기판(41)의 일부 영역 상에 위치할 수 있다. 즉, 지지기판(51)이 반도체 적층 구조체(30)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(30)는 상기 지지기판(51)의 가장자리로 둘러싸인 영역 내에 위치할 수 있다.
상부 반도체층(25), 활성층(27) 및 하부 반도체층(29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상부 반도체층(25) 및 하부 반도체층(29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상부 반도체층(25) 및/또는 하부 반도체층(29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 상기 상부 반도체층(25), 활성층(27) 및 하부 반도체층(29)은 사파이어 기판(도시하지 않음)과 같은 성장 기판 상에서 성장되며, 그 후, 상기 반도체층들이 지지기판(51)에 부착되고, 상기 성장 기판은 레이저 리프트 오프 공정 등의 기술을 이용하여 상기 반도체층들로부터 분리된다.
상기 상부 반도체층(25)의 상부면은 제1 표면 텍스쳐(T1)와 제2 표면 텍스쳐(T2)를 포함하는 거친 형상의 표면 텍스쳐를 가질 수 있다. 제2 표면 텍스쳐(T2)는 제1 표면 텍스쳐(T1)에 비해 조밀하게 형성될 수 있다. 즉, 제1 표면 텍스쳐(T1)는 도 1에 도시된 바와 같이, 상대적으로 넓은 간격으로 형성된 오목부들과 이 오목부들 사이의 볼록부를 포함하고, 상기 제2 표면 텍스쳐(T2)는 상기 제1 표면 텍스쳐로 정의된 표면에 조밀하게 형성된다. 이러한 표면 텍스쳐는 예컨대, 사진 및 식각 공정을 이용하여 1차 패턴을 형성하고, 다시 광 강화 식각(PEC)을 수행함으로써 형성될 수 있다. 특히, 저항이 상대적으로 작은 n형 화합물 반도체층을 상부 반도체층(25)으로 형성할 경우, 상부 반도체층(25)의 상부면에 표면 텍스쳐(T1, T2)을 형성하는 것이 용이하다. 거친 형상의 표면 텍스쳐를 형성함으로써 활성층(27)에서 생성된 광의 추출 효율을 향상시킬 수 있다.
상기 본딩 금속층(40)은 반도체 적층 구조체(30)와 지지 기판(51)을 결합시킨다. 본딩 금속층(40)은 AuSn(예컨대, Au 80wt%/Sn 20wt%)으로 형성될 수 있다. AuSn은 Au에 비해 더 작은 비저항을 갖는다.
상기 반도체 적층 구조체(30)와 상기 본딩 금속층(40) 사이에 제1 확산 장벽층(35)이 개재되며, 상기 제1 확산 장벽층(35)과 반도체 적층 구조체(30) 사이에 오믹 반사층(31)이 개재될 수 있다. 또한, 상기 본딩 금속층(40)과 상기 지지 기판(51) 사이에 제2 확산 장벽층(43)이 개재될 수 있다.
상기 오믹 반사층(31)은 예컨대, Ag를 포함할 수 있다. 상기 제1 확산 장벽층(35)은 본딩 금속층(40)과 오믹 반사층(31) 사이에서 금속 원소의 확산을 방지하고, 상기 제2 확산 장벽층(43)은 본딩 금속층(40)과 기판(51) 사이에서 금속 원소의 확산을 방지한다.
상기 제1 확산 장벽층(35) 및 제2 확산 장벽층(43)은 상기 본딩 금속층(40)에 비해 비저항이 높은 물질로 형성된다. 나아가, 상기 제1 확산 장벽층(35)은 100 uΩ?㎝ 미만의 저비저항 금속층(34a)과 100 uΩ?㎝를 초과하는 고비저항 금속층(34b)을 교대로 복수 적층한 구조를 가질 수 있다. 또한, 상기 제2 확산 장벽층(43)은 100 uΩ?㎝ 미만의 저비저항 금속층(42a)과 100 uΩ?㎝를 초과하는 고비저항 금속층(42b)을 교대로 복수 적층한 구조를 가질 수 있다.
본딩 금속층(40)에 비해 상대적으로 비저항이 높은 물질로 제1 및 제2 확산 장벽층(35, 43)을 형성함으로써 금속층들(35, 40, 43) 내에서 전류를 분산시킬 수 있으며, 나아가, 제1 및 제2 확산 장벽층(35, 43)을 저비저항 금속층과 고비저항 금속층을 교대로 적층함으로써 이들 확산 장벽층 내에서 전류를 분산시킬 수 있다.
상기 고비저항 금속층(34a, 42a)은 예컨대 Ti 또는 Pt일 수 있으며, 상기 저비저항 금속층(34b, 42b)은 Ni, Au 및 W에서 선택될 수 있다.
한편, 상기 지지기판(51) 하부에 전극 패드(53)가 배치될 수 있다. 특히, 상기 지지 기판(51)이 Si 또는 Ge와 같은 반도체 기판인 경우, 상기 전극 패드(53)는 지지 기판(51)에 오믹 콘택한다. 나아가, 상기 전극 패드(53)는 발광 다이오드 칩을 인쇄회로기판이나 리드 프레임 등에 본딩하기 위해 Au를 포함할 수 있다.
한편, 상기 반도체 적층 구조체(30) 상에, 전극 패드(60a) 및 전극 연장부(60b)가 위치할 수 있다. 상기 전극 패드(60a) 및 전극 연장부(60b)는 동일한 물질로 형성될 수 있으며, 동일한 단면 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전극 연장부(60b)는 상기 상부 반도체층(25)에 오믹 콘택하는 오믹 콘택층(61) 및 금속층들(63, 65, 66)을 포함할 수 있다. 상기 오믹 콘택층(61)은 예컨대 Cr으로 형성될 수 있으며, 제1 금속층(63) 및 제2 금속층(66)은 각각 Au층으로 형성될 수 있으며, 중간 금속층(65)은 Ti 또는 Cr으로 형성될 수 있다. 상대적으로 비저항이 높은 중간 금속층(65)을 제1 Au층(63)과 제2 Au층(66) 사이에 배치함으로써, 전극 연장부(60b) 내에서 전류의 분산을 도모할 수 있다.
한편, 상기 전극 연장부(60b)의 오믹 콘택층(61)은 Cr층에 한정되는 것은 아니며, 다른 물질층, 예컨대 ITO나 ZnO 또는 Ti/Al층일 수 있다. 도 3에 도시된 바와 같이, Ti/Al층(71/72)이 채택된 경우, Al층(72)과 제1 Au층(63) 사이에 Ti층(73)이 더 개재될 수 있다.
한편, 상기 반도체 적층 구조체(30)와 제1 확산장벽층(35)의 계면에서 상기 반도체 적층 구조체(30)의 가장자리 영역에 절연층(33)이 위치한다. 절연층(33)은 제1 확산 장벽층(35)의 상부면이 노출되는 것을 방지한다. 따라서, 상기 반도체 적층 구조체(30)를 사진 및 식각 공정을 이용하여 패터닝하는 동안, 제1 확산 장벽층(35)과 같은 금속 물질의 식각 부산물이 발생되는 것을 방지할 수 있다. 또한, 상기 절연층(33)은 오믹 반사층(31)의 바깥측에 위치하여 오믹 반사층(33)이 외부에 노출되는 것을 방지한다.
본 실시예에 따른 발광 다이오드 칩의 제조 방법에 대해 간략히 설명한다. 우선, 성장 기판(도시하지 않음) 상에 상부 반도체층(25), 활성층(27) 및 하부 반도체층(29)을 포함하는 에피층들을 성장시킨다. 이어서, 상기 하부 반도체층(29) 상에 오믹 반사층(31) 및 절연층(33)을 형성하고, 제1 확산 장벽층(35)을 형성한다. 한편, 지지 기판(51) 상에 제2 확산 장벽층(43)을 형성한다. 이어서, 상기 제1 확산 장벽층(35) 및/또는 제2 확산 장벽층(43) 상에 Au-Sn 재료층을 형성한 후, 이들을 본딩하여 본딩 금속층(40)을 형성한다. 그 후, 성장 기판을 제거하여 상부 반도체층(25)의 표면을 노출시키고, 상기 상부 반도체층(25)의 표면에 사진 및 식각 공정을 이용한 1차 패터닝 및 PEC 에칭을 이용한 표면 텍스쳐링 공정을 이용하여 표면 텍스쳐(T1, T2)를 형성한다. 또한, 상기 상부 반도체층(25) 상에 전극 패드(60a) 및 전극 연장부(60b)를 형성하고, 에피층들을 사진 및 식각 공정을 사용하여 패터닝함으로써 서로 이격된 복수의 반도체 적층 구조체들(30)이 형성된다. 그 후, 필요에 따라 전극 패드(53)가 형성되고, 지지 기판(51)을 분할함으로써 개별 발광 다이오드 칩이 완성된다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 4를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1 내지 도 3을 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 자성 물질층(50a, 50b, 50c)를 더 포함하는 것에 차이가 있다.
즉, 본 실시예에 따른 발광 다이오드 칩은 적어도 하나의 자성 물질층(50a, 50b, 50c)을 포함한다. 예컨대, 자성 물질층(50a)은 제1 확산 장벽층(35)과 본딩 금속층(40) 사이에 위치할 수 있으며, 자성 물질층(50b)은 본딩 금속층(40)과 제2 확산 장벽층(43) 사이에 위치할 수 있으며, 자성 물질층(50c)은 제2 확산 장벽층(43)과 지지 기판(51) 사이에 위치할 수 있다. 자성 물질층은 또한 지지기판(51) 하부에 위치할 수도 있다.
상기 자성 물질층(50a, 50b, 50c)은 강자성 물질 또는 준강자성 물질로 형성될 수 있다. 예컨대, 상기 자성 물질층은 Rb, Ru, Nd, Fe, Co, Ni, Mn, Cr, Cu, Pt, Sm, Sb, Pt 또는 이들의 합금을 포함할 수 있다. 상기 자성 물질층은 또한 Mn, Fe, Co, Cu, V 등의 산화물, Cr2O3, CrS, MnS, MnSe, 또는 MnTe를 포함할 수 있으며, Mn, Fe, Co, Ni 등의 불화물, V, Cr, Fe, Co, Ni, Cu 등의 염화물이나 브롬화물을 포함할 수 있다.
상기 자성 물질층(50a, 50b, 50c)은 로렌츠 힘을 이용하여 지지 기판(51)과 반도체 적층 구조체(30) 사이에서 수직 방향으로 흐르는 전류를 분산시킬 수 있으며, 또한, 상기 반도체 적층 구조체(30) 내에서 수직 방향으로 흐르는 전류를 분산시킬 수 있다. 이에 따라, 특정 영역에 집중된 전류가 분산될 수 있어, 발광 다이오드 칩의 전류 분산 성능이 더욱 개선된다.
상기 자성 물질층은 증착 기술에 의해 형성되거나, 필름 형태로 제공되어 부착될 수 있다.
도 5 및 도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도 및 평면도이다.
도 5 및 도 6을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 반도체 적층 구조체(30) 상부에 위치하는 전극 패드(60a) 및 전극 연장부(60b)를 제거한 것에 차이가 있다.
본 실시예에 따른 발광 다이오드 칩은 도 1 및 도 2를 참조하여 설명한 바와 같이, 지지 기판(51), 반도체 적층 구조체(30), 본딩 금속층(40), 제1 확산 장벽층(35), 제2 확산 장벽층(43), 오믹 반사층(31), 절연층(33), 전극 패드(53) 및 표면 텍스쳐(T1, T2)를 포함할 수 있다. 나아가, 본 실시예에 따른 발광 다이오드 칩은 반도체 적층 구조체(30)에 형성된 개구부들(30h)을 포함하며, 보호 금속층(32), 전류 확산층(37) 및 제2 절연층(34)을 더 포함할 수 있다.
상기 개구부들(30h)은 하부 반도체층(29)으로부터 상부 반도체층(25)을 노출시킨다. 상기 개구부들(30h)은 도 6에 도시된 바와 같이 반도체 적층 구조체(30)의 넓은 영역에 걸쳐 분포될 수 있다. 상기 개구부들(30h)의 측벽에 하부 반도체층(29) 및 활성층(27)이 또한 노출된다.
상기 개구부들(30h)의 측벽은 절연층(33)으로 덮일 수 있다. 절연층(33)은 또한 도 1 및 도 2를 참조하여 설명한 바와 같이, 반도체 적층 구조체(30)의 가장자리 영역에 위치할 수 있다.
한편, 오믹 반사층(31)은 제1 확산 장벽층(35)과 하부 반도체층(29) 사이에 위치하여 상기 하부 반도체층(29)에 오믹 콘택한다. 제2 절연층(34)은 상기 오믹 반사층(31)과 제1 확산 장벽층(35) 사이에 위치하여 상기 제1 확산 장벽층(35)을 상기 오믹 반사층(31)으로부터 절연시킨다. 상기 제2 절연층(34)은 또한 상기 개구부들(30h)의 측벽을 덮을 수 있다.
한편, 상기 오믹 반사층(31)과 제2 절연층(34) 사이에서 보호 금속층(32)이 오믹 반사층(31)을 덮을 수 있다. 보호 금속층(32)은, 제1 확산 장벽층(35)과 유사하게, 100 uΩ?㎝ 미만의 저비저항 금속층과 100 uΩ?㎝를 초과하는 고비저항 금속층을 교대로 복수 적층한 구조를 가질 수 있다. 예컨대, 상기 고비저항 금속층은 Ti 또는 Pt일 수 있으며, 상기 저비저항 금속층은 Au, Ni 및 W에서 선택될 수 있다. 상기 보호 금속층(32)이 저비저항 금속층과 고비저항 금속층을 교대로 적층하여 형성함으로써 보호 금속층(32) 내의 전류 확산이 개선된다.
한편, 상기 전류 확산층(37)은 상기 제2 절연층(34)과 상기 보호금속층(32) 사이에 위치하여 상기 보호 금속층(32)을 덮는다. 전류 확산층(37)은 복수의 금속층(37a, 37b)으로 형성될 수 있으며, 예컨대 상기 보호 금속층(32)측으로부터 Cr/Au, 또는 Au/Cr/Au로 형성될 수 있다. 특히, 전류 확산층(37)을 Au/Cr/Au로 형성함으로써 비저항이 다른 금속층들을 이용한 전류 확산을 도모할 수 있다.
한편, 도 5에 도시한 바와 같이, 전류 확산층(37) 상에 전극 패드(70)이 형성될 수 있다. 전극 패드(70)는 전류 확산층(37), 보호 금속층(32) 및 오믹 반사층(31)을 통해 하부 반도체층(29)에 전기적으로 연결된다. 상기 전류 확산층(37)은 Au로 형성될 수 있다.
상기 제1 확산 장벽층(35)은 개구부들(30h)을 통해 상부 반도체층(25)에 전기적으로 접속된다. 또한, 상기 제1 확산 장벽층(35)과 상기 상부 반도체층(25) 사이에 콘택 금속층(36)이 개재될 수 있다. 상기 콘택 금속층(36)은 예컨대 Cr/Au 또는 Ti/Al/Ti층으로 형성될 수 있다. 상기 제1 확산 장벽층(35)은 제2 절연층(34)에 의해 전류 확산층(37)으로부터 절연된다. 또한, 상기 제1 확산 장벽층(35)은 절연층(33) 및/또는 제2 절연층(34)에 의해 개구부들(30h)의 측벽으로부터 이격된다.
상기 제1 확산 장벽층(35)은 도 1 및 도 2를 참조하여 설명한 바와 같이, 저비저항 금속층과 고비저항 금속층을 교대로 적층하여 형성할 수 있다. 한편, 본딩 금속층(40), 제2 확산 장벽층(43) 및 지지 기판 (51) 및 전극 패드(53)은 도 1 및 도 2를 참조하여 설명한 것과 동일하므로 상세한 설명은 생략한다.
본 실시예에 따른 발광 다이오드 칩은 도 1 및 도 2를 참조하여 설명한 발광 다이오드 칩과 대체로 유사한 공정을 거쳐 제조될 수 있다. 다만, 성장 기판을 분리하기 전에, 반도체 적층 구조체(30) 내에 개구부들(30h)이 형성되고, 상기 개구부들(30h) 내의 바닥면에 콘택 금속층들(36)이 형성된다. 한편, 절연층(33)은 상기 개구부들(30h)의 측벽을 덮을 수 있다. 그 후, 오믹 반사층(31), 보호 금속층(32), 및 전류 확산층(37)은 상기 개구부들(30h)을 노출시키도록 하부 반도체층(29) 상에 형성되고, 상기 전류 확산층(37) 상에 제2 절연층(34)이 형성된다. 이어서, 상기 제2 절연층(34) 상에 제1 확산 장벽층(35)이 형성된다. 이때, 상기 제1 확산 장벽층(35)은 상기 개구부들(30h) 내의 콘택 금속층(36)에 접속된다. 그 후, 도 1 및 도 2를 참조하여 설명한 바와 같이, 지지 기판(51)이 부착되고, 성장기판이 제거되며, 표면 텍스쳐(T1, T2)가 형성된다. 이어서, 에피층들(25, 27, 29)이 패터닝되어 서로 분리된 복수의 반도체 적층 구조체들(30)이 형성된다. 이때, 절연층(33)의 일부가 제거되어 전류 확산층(37)이 노출되고, 노출된 전류 확산층(37) 상에 전극 패드(70)가 형성된다. 그 후, 필요에 따라 전극 패드(53)가 형성되고, 지지 기판(51)을 분할함으로써 개별 발광 다이오드 칩이 완성된다.
본 실시예에 따르면, 도 1의 실시예에서 광 방출면 상에 위치하는 전극 패드(60a) 및 전극 연장부(60b)를 제거함으로써, 이들에 의해 생성된 광이 손실되는 것을 방지할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 7을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 6을 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 적어도 하나의 자성 물질층(50a, 50b, 50c)를 더 포함하는 것에 차이가 있다. 상기 자성 물질층(50a, 50b, 50c)의 위치, 재료 및 기능은 도 4를 참조하여 설명한 것과 같으므로 상세한 설명은 생략한다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 8을 참조하면, 본 실시예에 따른 발광 다이오드 칩은 반도체 적층 구조체(30)가 복수의 발광셀로 서로 분리된 것을 특징으로 한다. 이들 복수의 발광셀들은 연결부들(38a, 38b, 38c)에 의해 전극 패드들(70, 80) 사이에서 서로 직렬 연결될 수 있다.
우선, 본 실시예에 따른 발광 다이오드 칩은 도 5를 참조하여 설명한 발광 다이오드 칩과 동일하게, 지지 기판(51), 본딩 금속층(40), 제1 확산 장벽층(35) 및 제2 확산 장벽층(43)을 포함한다.
한편, 상기 지기 기판(51) 상부에 서로 이격된 복수의 발광셀들(S1, S2; 2개만 도시함)가 위치한다. 상기 복수의 발광셀들(S1, S2)은 각각 상부 반도체층(25), 활성층(27) 및 하부 반도체층(29)을 포함한다. 이들 반도체층들(25, 27, 29)는 도 1을 참조하여 설명한 것과 동일하므로 상세한 설명은 생략한다.
상기 각 발광셀들(S1, S2)은 하부 반도체층(29)으로부터 상기 상부 반도체층(25)을 노출시키는 개구부(30h)를 갖는다. 상기 개구부(30h)의 측벽에 하부 반도체층(29) 및 활성층(27)이 노출된다. 상기 각 개구부(30h)의 측벽은 절연층(33) 및/또는 제2 절연층(34)으로 덮이며, 상기 개구부(30h)들의 바닥면에는 콘택 금속층(36)이 형성될 수 있다.
또한, 각 발광셀들(S1, S2)의 하부 반도체층(29)에 오믹 반사층(31)이 오믹 콘택하여 각 오믹 반사층(31)은 보호 금속층(32)으로 덮힌다. 상기 오믹 반사층(31) 및 보호 금속층(32)은 도 5를 참조하여 설명한 것과 유사하므로 상세한 설명은 생략한다. 상기 제2 절연층(34)은 상기 보호 금속층(32)을 덮는다. 또한, 상기 제2 절연층(34)은 각 발광셀(S1, S2)의 콘택 금속층(36) 및 보호 금속층(32)을 노출시키는 개구부를 갖는다.
한편, 제1 확산 장벽층(35)과 제2 절연층(34) 사이에 연결부(38a, 38b, 38c)들이 배치된다. 연결부(38b)는 이웃한 발광셀들(S1, S2)을 직렬 연결할 수 있다. 예컨대, 연결부(38b)는 제2 절연층(34)의 개구부를 통해 노출된 발광셀(S1)의 콘택 금속층(36)과 발광셀(S2)의 보호 금속층(32)을 연결하여 발광셀(S1)과 발광셀(S2)를 직렬 연결한다. 한편, 연결부(38a)는 발광셀(S1)의 보호 금속층(32)과 전극 패드(70)을 연결하고, 연결부(38c)는 발광셀(S2)의 콘택 금속층(36)과 전극 패드(80)을 연결한다. 이에 따라, 전극 패드들(70, 80) 사이에서 복수의 발광셀들(S1, S2)이 연결부들(38a, 38b, 38c)에 의해 직렬 연결된다.
한편, 제3 절연층(39)이 상기 제1 확산 장벽층(35)과 연결부들(38a, 38b, 38c) 사이에 위치하여 연결부들과 제1 확산 장벽층(35)을 절연시킨다. 본 실시예에 있어서, 제1 확산 장벽층(35)은 생략될 수도 있다.
상기 각 발광셀들(S1, S2)는 또한 앞서 설명한 실시예들과 동일하게 상부 반도체층(25)의 표면에 표면 텍스처(T1, T2)를 가질 수 있다. 또한, 절연층(33)은 각 발광셀들(S1, S2)의 가장자리 근처에 위치하여 에피층들을 패터닝하는 동인 금속층들이 노출되는 것을 방지한다.
본 실시예에 따르면, 서로 직렬 연결된 복수의 발광 다이오드 칩을 제공할 수 있다. 이에 따라, 고전압하에서 구동할 수 있는 발광 다이오드 칩이 제공될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 9를 참조하면, 본 실시예에 따른 발광 다이오드 칩은 도 8을 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 적어도 하나의 자성 물질층(50a, 50b, 50c)를 더 포함하는 것에 차이가 있다. 상기 자성 물질층(50a, 50b, 50c)의 위치, 재료 및 기능은 도 4를 참조하여 설명한 것과 같으므로 상세한 설명은 생략한다.
상기 자성 물질층(50a, 50b, 50c)은 로렌츠 힘을 이용하여 각 발광셀(S1, S2) 내에서 전류를 분산시킨다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 개략적인 단면도이다.
도 10을 참조하면, 도 9를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 전극 패드(80)가 제1 확산 장벽층(35)에 전기적으로 연결된 것에 차이가 있다. 즉, 본 실시예에 따른 제3 절연층(39)은 연결부(38c)의 일부를 노출시키도록 형성된다. 따라서, 제1 확산 장벽층(35)은 연결부(38c)에 접속된다.
한편, 지지 기판(51) 하부에 전극 패드(53)이 제공될 수 있으며, 상기 전극 패드(80)는 생략될 수 있다.
이상에서, 다양한 실시예들에 대해 설명하였지만, 본 발명은 이들 실시예에 한정되는 것은 아니다. 또한, 특정 실시예에서만 설명된 특징부가 해상 실시예에서만 제한적으로 적용되는 것은 아니며, 발명의 사상을 벗어나지 않는 범위 내에서 다른 실시예에도 적용될 수 있다.
Claims (22)
- 지지 기판;
상기 지지 기판 상부에 위치하고, 하부 반도체층, 상부 반도체층 및 상기 하부 반도체층과 상부 반도체층 사이에 위치하는 활성층을 포함하는 반도체 적층 구조체;
상기 지지 기판과 상기 반도체 적층 구조체 사이에 위치하여 상기 지지 기판과 상기 반도체 적층 구조체를 결합하기 위한 본딩 금속층;
상기 본딩 금속층과 상기 반도체 적층 구조체 사이에 위치하는 제1 확산 장벽층; 및
상기 지지 기판과 상기 본딩 금속층 사이에 위치하는 제2 확산 장벽층을 포함하되,
상기 제1 확산 장벽층 및 제2 확산 장벽층은 상기 본딩 금속층에 비해 비저항이 높은 물질로 형성된 발광 다이오드 칩. - 청구항 1에 있어서, 상기 제1 확산 장벽층과 상기 반도체 적층 구조체 사이에 위치하는 오믹 반사층을 더 포함하는 발광 다이오드 칩.
- 청구항 1에 있어서, 상기 제1 확산 장벽층은 100 uΩ?㎝ 미만의 저비저항 금속층과 100 uΩ?㎝를 초과하는 고비저항 금속층을 교대로 복수 적층한 구조를 갖는 발광 다이오드 칩.
- 청구항 3에 있어서, 상기 고비저항 금속층은 Ti 또는 Pt이고, 상기 저비저항 금속층은 Ni, Au 및 W에서 선택되는 발광 다이오드 칩.
- 청구항 1에 있어서, 상기 제2 확산 장벽층은 100 uΩ?㎝ 미만의 저비저항 금속층과 100 uΩ?㎝를 초과하는 고비저항 금속층을 교대로 복수 적층한 구조를 갖는 발광 다이오드 칩.
- 청구항 5에 있어서, 상기 제2 확산 장벽층 내의 고비저항 금속층은 Ti 또는 Pt이고, 상기 저비저항 금속층은 Ni, Au 및 W에서 선택되는 발광 다이오드 칩.
- 청구항 1에 있어서, 상기 상부 반도체층 상에 위치하는 전극 패드; 및
상기 전극 패드에서 연장된 전극 연장부를 더 포함하되,
상기 전극 연장부는 제1 Au층, 제2 Au층 및 상기 제1 Au층과 상기 제2 Au층 사이에 개재되고, 상기 Au에 비해 비저항이 높은 중간 금속층을 포함하는 발광 다이오드 칩. - 청구항 7에 있어서, 상기 중간 금속층은 Ti 또는 Cr인 발광 다이오드 칩.
- 청구항 7에 있어서, 상기 전극 연장부는 상기 제1 Au층과 상기 상부 반도체층 사이에 위치하여 상기 상부 반도체층에 오믹 콘택하는 오믹 금속층을 더 포함하는 발광 다이오드 칩.
- 청구항 1에 있어서, 상기 상부 반도체층은 거친 형상의 표면 텍스쳐를 포함하는 상부면을 갖되, 상기 표면 텍스쳐는 서로 중첩된 제1 표면 텍스쳐와 제2 표면 텍스쳐를 포함하고, 상기 제2 표면 텍스쳐는 상기 제1 표면 텍스쳐에 비해 조밀한 발광 다이오드 칩.
- 청구항 1에 있어서, 상기 반도체 적층 구조체와 상기 지지 기판 사이에 위치하는 적어도 하나의 자성 물질층을 더 포함하는 발광 다이오드 칩.
- 청구항 11에 있어서, 상기 자성 물질층은, 상기 본딩 금속층과 제1 확산 장벽층 사이, 상기 본딩 금속층과 제2 확산 장벽층 사이, 제2 확산 장벽층과 상기 지지 기판 사이 중 적어도 어느 하나에 위치하는 발광 다이오드 칩.
- 청구항 11에 있어서, 상기 자성 물질층은 강자성 물질 또는 준강자성 물질로 형성된 발광 다이오드 칩.
- 청구항 1에 있어서, 상기 제1 확산 장벽층과 상기 하부 반도체층 사이에 위치하여 상기 하부 반도체층에 오믹 콘택하는 오믹 반사층;
상기 제1 확산 장벽층과 상기 오믹 반사층 사이에 위치하여 상기 제1 확산 장벽층을 상기 오믹 반사층으로부터 절연시키는 절연층; 및
상기 하부 반도체층으로부터 상기 상부 반도체층을 노출시키는 개구부들을 더 포함하고,
상기 제1 확산 장벽층은 상기 개구부들을 통해 상기 상부 반도체층에 전기적으로 연결된 발광 다이오드 칩. - 청구항 14에 있어서,
상기 제1 확산 장벽층과 상기 상부 반도체층 사이에 개재되어 상기 상부 반도체층에 콘택하는 콘택 금속층을 더 포함하는 발광 다이오드 칩. - 청구항 14에 있어서, 상기 오믹 반사층을 덮는 보호 금속층; 및
상기 절연층과 상기 보호금속층 사이에 위치하여 상기 보호 금속층을 덮는 전류 확산층; 및
상기 전류 확산층 상에 형성된 전극 패드를 더 포함하는 발광 다이오드 칩. - 청구항 16에 있어서, 상기 전류 확산층은 상기 보호 금속층측으로부터 Cr/Au, 또는 Au/Cr/Au로 형성된 발광 다이오드 칩.
- 청구항 16에 있어서, 상기 보호금속층은 100 uΩ?㎝를 초과하는 고비저항 금속층과 100 uΩ?㎝ 미만의 저비저항 금속층을 교대로 복수 적층한 구조를 갖는 발광 다이오드 칩.
- 청구항 1에 있어서, 상기 반도체 적층 구조체는 서로 이격된 복수의 발광셀들을 포함하는 발광 다이오드 칩.
- 청구항 19에 있어서, 상기 제1 확산장벽층과 상기 각 발광셀 사이에 위치하여 상기 각 발광셀의 하부 반도체층에 오믹 콘택하는 오믹 반사층들;
상기 각 발광셀들의 상기 하부 반도체층으로부터 상기 상부 반도체층을 노출시키는 개구부들;
하나의 발광셀의 오믹 반사층과 상기 하나의 발광셀에 이웃하는 발광셀의 상부 반도체층을 상기 개구부를 통해 전기적으로 연결하는 연결부; 및
상기 연결부와 상기 제1 확산장벽층 사이에 위치하는 절연층을 더 포함하는 발광 다이오드 칩. - 청구항 20에 있어서, 제1 전극 패드 및 제2 전극 패드;
상기 제1 전극 패드와 하나의 발광셀의 오믹 반사층을 전기적으로 연결하는 연결부; 및
상기 제2 전극 패드와 다른 하나의 발광셀의 상부 반도체층을 상기 개구부를 통해 전기적으로 연결하는 연결부를 더 포함하는 발광 다이오드 칩. - 청구항 21에 있어서, 상기 제2 전극 패드는 상기 지지 기판 하부에 위치하고,
상기 제1 장벽층은 상기 다른 하나의 발광셀의 상부 반도체층에 전기적으로 연결된 연결부에 전기적으로 연결된 발광 다이오드 칩.
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