KR20120104143A

KR20120104143A - 확장가능한 개수의 안테나 경로를 갖는 빔형성을 사용하는 ｅｈｆ 무선 통신 수신기

Info

Publication number: KR20120104143A
Application number: KR1020127001853A
Authority: KR
Inventors: 피에트 웸바크
Original assignee: 엥떼르위니베르시테르 미크로엘렉트로니카 쌍트륌 베제드두블르베
Priority date: 2009-06-23
Filing date: 2010-06-23
Publication date: 2012-09-20
Also published as: JP2012531159A; EP2267919A1; WO2010149689A1; US20120121043A1; WO2010149689A9; US8532226B2; EP2267919B1

Abstract

본 발명은 미리 결정된 주파수 대역 내에서 신호 빔을 수신하기 위해 배열된 위상 어레이 무선 장치를 포함하는 EHF 무선 통신 수신기에 대한 것이다. 위상 어레이 무선장치는 복수의 안테나 경로를 포함하고, 각 경로는 인입 신호들 중 하나를 취급하고, 차분 I/Q 출력 신호를 형성하기 위해 배열되고, 각 안테나 경로는 하향변환 부분과, 제어가능한 위상 이동을 적용하기 위한 위상 이동 부분을 포함하며, 신호 결합 회로는 안테나 경로에 연결되고, 차분 I/Q 출력 신호를 결합하기 위해 배열되고, 제어 회로는 안테나 경로의 위상 이동 부분에 연결되고, 제어가능한 위상 이동을 제어하기 위해 배열된다. 각 안테나 경로에서, 위상 이동 부분은 하향변환 부분으로부터의 기저대역 부분 다운스트림이고, 위상 이동 부분은 I/Q 분기 내의 제각기의 하향변환된 인입 신호에 제어가능한 이득을 적용하기 위해 배열된 가변 이득 증폭기의 세트를 포함한다. 제어 회로는 가변 이득 증폭기의 제어가능한 이득을 회전 행렬의 계수로 설정한다.

Description

확장가능한 개수의 안테나 경로를 갖는 빔형성을 사용하는 ＥＨＦ 무선 통신 수신기{EHF WIRELESS COMMUNICATION RECEIVER USING BEAMFORMING WITH SCALABLE NUMBER OF ANTENNA PATHS}

본 발명은 청구항 제1항의 전제부에 따른 초고주파수(EHF: extremely high frequency) 수신기에 대한 것이다.

초고주파(EHF)는 30 내지 300 GHz의 주파수 범위를 포괄하는 최고 무선 주파수 대역이다. 이 대역 아래에서 동작하는 무선 응용과 비교해서, 자유 공간 경로 손실이 훨씬 더 크다. 따라서, 빔형성을 갖는 안테나 어레이가 더 긴 거리의 통신을 달성하기 위해 사용된다.

EHF 대역 내에서, 60 GHz 근처의 7 GHz 대역이 신규로 등장하는 상이한 무선 통신 응용을 위해 구상된다. 안테나 경로의 개수는 상이한 응용을 위해 상이할 수 있다. 최대 10 미터까지의 거리를 위해(예를 들면, HDTV와 고해상도 DVD 플레이어 간의 HDTV 데이터의 전송), 16개 안테나의 어레이가 필요할 수 있다. 최대 수 미터까지의 거리를 위해, 더 적은 개수의 안테나 경로(예, 4개)가 충분할 수 있다. N개의 안테나의 개수는 수신기에서 결합될 필요가 있는 N개의 안테나 경로에 대응한다. 성능 손실 없이 이렇게 많은 경로들을 결합하는 것은 하나의 도전이다.

본 발명의 목적은 EHF 무선 통신 수신기를 제공하는 것인데, 이 수신기에서 상이한 안테나 경로상에서 수신된 신호가, 통상적으로 고주파수에서 신호를 결합하는 기존 결합 방법에서 보다 더 낮은 성능 저하와 더 낮은 전력 소모를 가지고 결합될 수 있다.

본 발명에 따라, 이 목적은 제1 독립항의 특징을 보여주는 EHF 무선 통신 수신기를 사용해서 달성된다.

본 발명의 추가적인 목적은 EHF 무선 통신 신호를 수신하기 위한 방법을 제공하는 것이고, 이 방법에서 상이한 안테나 경로 상에서 수신되는 신호가 더 양호한 성능으로 결합될 수 있다.

본 발명에 따라, 이 추가적인 목적은 제2 독립항의 단계들을 수행하는 방법을 사용해서 달성된다.

본 발명의 EHF 무선 통신 수신기와 방법에서, 빔형성 동작(위상 이동과 신호 결합)은 하향변환 후에, 즉, 아날로그 기저대역에서 수행된다. 이런 동작은 회로의 와류 커패시턴스와 인덕턴스에 대해 감소된 손실의 견지에서 성능을 향상시킬수 있다. 더 나아가, 기저대역에서 이런 동작들을 수행하는 것은 동작이 수행되는 저주파수의 견지에서 전력 소모의 이로운 측면이라고 알려진다.

본 발명의 아키텍처는 안테나 경로의 개수에 대해 확장가능한 이점을 갖는다.

본 발명의 EHF 무선 통신 수신기와 방법에서, 위상 이동은 각 안테나 경로의 I/Q 분기에서 제각각의 하향변환된 인입 신호에 제어가능한 이득을 적용하기 위해 배열된 가변 이득 증폭기 세트에 의해 구현된다. 제어 회로는 가변 이득 증폭기의 제어가능한 이득을 회전 행렬의 계수에 비례하는 값으로 설정하기 위해 배열되고, 이 행렬에 의해 빔형성을 달성하기 위해 미리 결정된 위상 이동이 제각기의 안테나 경로에서 제각기의 인입 신호에 적용된다. 이러한 동작은 위상 이동을 적용하는 것에 부가적으로 이득을 제각기의 인입 신호에 추가하는 단계를 포함하거나 또는 포함하지 않을 수 있다.

바람직한 실시예에서, 하향변환 부분은 단일 단계에서 인입 신호를 기저대역으로 하향변환하기 위해 장착된 직접적인 하향변환 부분이다.

바람직한 실시예에서, 위상 어레이 무선 장치(phased array radio)는 서로 동기화된 다수의 위상 동기 루프(PLL: phase-locked loop)를 포함하고, 각각의 위상 동기 루프는 적어도 하나의 안테나 경로의 하향변환 부분에 연결되고, 국부 진동 신호를 발생시키기 위해 제공된다. 이러한 PLL의 출력단에서 전압 제어되는 발진기(VCO: voltage-controlled oscillator)는 직접 하향변환을 위해 필요한 차분 직교 신호를 제공하는 직교 VCO(QVCO: quadrature VCO)이다. 다수의 위상 동기 루프를 사용하는 것은 PLL 위상 잡음에 대한 규격이 완화될 수 있는 모든 안테나 경로에 대해 공통 위상 동기 루프에 비해 이점을 갖는다. 예를 들면, 모든 안테나 경로가 자기 자신의 PLL을 갖는 경우에, 각 VCO로부터의 위상 잡음 기여는 상관되지 않으며, 위상 잡음에 의해 야기되는 신호 왜곡이 건설적으로 결합되지 않으므로 평균화가 될(averaged out) 수 있다.

바람직하게, 각 위상 동기 루프는 위상 잡음 성능 및 LO 버퍼링 요구 사항을 전력 및 영역 소모와 최적으로 균형을 이루기 위해 적어도 2개의 안테나 경로의 하향변환 부분에 연결된다.

바람직한 실시예에서, 신호 리피터는 상이한 안테나 경로의 신호가 결합되는 위치와 안테와 경로 간의 거리를 브리징(bridging)하는 상호연결 라인의 두 부분 사이에 삽입된다. 신호 리피터는 전류 증폭기일 수 있다. 이런 방식으로, 많은 안테나 경로를 결합함으로써 칩상에서 브리징되어야 하는 거리가 대역폭을 제한하는 것을 회피할 수 있다. 이러한 전류 증폭기의 낮은 입력 임피던스 때문에, 입력 임피던스의 실수부에 의해 야기되는 극(pole)과 상호연결 라인의 와류 커패시턴스는 기저대역 신호의 대역폭을 쉽게 초과할 수 있다. 결과적으로, 본 발명의 아키텍처는 많은 안테나 경로를 함께 연결하는 오버헤드에 기인한 성능 손실 없이 많은 안테나 경로로의 확장을 위해 적합하기 때문에 안테나 경로의 개수에 대해 확장가능하다.

바람직한 실시예에서, 수신기는 대략 60 GHz의 대역에서 AV-OFDM 통신을 위해 배열된다.

본 발명에서는, RF에서 빔형성 동작과 비교해서, 기저대역에서의 빔형성 동작을 사용함으로써 전력 소모의 견지에서 더 저렴하고, 더 낮은 성능 저하를 가져오는 효과를 제공한다.

본 발명은 다음과 같은 설명과 첨부된 도면들에 의해 더 자세히 설명될 것이다.
도 1은 수신 아키텍처를 도시한 도면.
도 2는 칩 상의 네트워크 개념을 예증한 도면.
도 3은 LO 버퍼링과 믹서를 결합하기 위해 사용되는 변압기를 도시한 도면.
도 4는 위상 시프터, 신호 결합기와 기저대역 신호 리피터에서 사용되는 전류 증폭기의 간략화된 개략도.
도 5는 신호 결합의 원리를 예증한 도면.
도 6은 평면도(floorplan)의 일부를 도시한 도면.
도 7은 RF 주파수의 함수로서 변환 이득을 플롯팅한 도면.
도 8은 기저대역 주파수의 함수로서 잡음 수치(figure)를 플롯팅한 도면.
도 9는 주파수의 함수로서 그리고 상이한 LO 진폭에 대해 이득(좌측)과 잡음 수치(우측)를 플롯팅한 도면.
도 10은 전력 소모의 명세(breakdown)를 도시한 도면. 좌측: 칩의 시뮬레이션에 기초함, 우측: LO 버퍼링을 제외하고는 좌측의 경우와 동일함
도 11은 칩의 일부분의 평면도.
도 12는 12개의 안테나를 구비한 수신기의 평면도.

본 발명은 특정 실시예에 대해서 그리고 특정 도면을 참조해서 설명될 것이지만, 본 발명이 이러한 실시예에 제한되지 않으며 단지 청구항들에 의해서만 제한된다. 설명된 도면은 단지 개략적이며 제한적이지 않다. 도면에서, 예증적인 목적을 위해 일부 요소의 크기는 과장될 수 있으며, 실제 크기로 도시되지 않을 수 있다. 치수 및 상대적 치수는 본 발명의 실행으로의 실제적 감소에 반드시 대응하지는 않는다.

더 나아가, 상세한 설명과 청구항들에 기재된 제1, 제2, 제3 등과 같은 용어들은 유사한 요소들을 구별하기 위해 사용되는 것이지, 반드시 순차적 또는 발생 순서를 설명하기 위한 것은 아니다. 용어는 적절한 환경 하에서 상호교환할 수 있고, 본 발명의 실시예는 본 명세서에서 설명되거나 예증된 다른 순서로 동작할 수 있다.

또한, 상세한 설명과 청구항들에 기재된 상단, 하단, 위에, 아래에 등과 같은 용어들은 설명적인 목적을 위해 사용되는 것이지, 상대적인 위치를 반드시 설명하기 위한 것은 아니다. 이렇게 사용된 용어는 적절한 환경 하에서 상호교환할 수 있고, 본 명세서에서 설명된 본 발명의 실시예는 본 명세서에서 설명되거나 예증된 방향과 다른 순서로 동작할 수 있다.

청구항들에서 사용된 "포함하는"이란 용어는 이하에서 나열된 수단들에 제한되는 것으로 해석되지 말아야 하며, 다른 요소 또는 단계를 배제하지 않는다. 본 발명은 참조되는 기재된 특징, 정수, 단계, 또는 컴포넌트의 존재를 명시하는 것으로 해석할 필요가 있지만, 하나 이상의 다른 특징, 정수, 단계, 또는 컴포넌트, 또는 이것들의 그룹의 존재 또는 추가를 배제하지 않는다. 따라서, "수단 A와 B를 포함하는 장치'라는 표현의 범위는 단지 컴포넌트 A와 B만으로 구성된 장치에 제한되지 말아야 한다. 이 표현은 본 발명에 대해, 장치의 유일한 관련 컴포넌트가 A와 B라는 것을 의미한다.

특히, 본 발명은 빔형성이 사용되는, EHF 대역 내의, 바람직하게는 60 GHz 근처의 대역 내의 RF 신호를 수신하기 위한 장치와 방법을 제공한다. 본 발명의 사상은 아날로그 기저대역에서 빔형성 동작(위상 이동과 신호 결합)을 수행하기 위한 것이다. RF에서 빔형성 동작과 비교해서, 기저대역에서의 빔형성 동작은 전력 소모의 견지에서 더 저렴하고, 더 낮은 성능 저하를 가져온다. 바람직하게, 다수의 안테나 경로의 경우에서 칩 상에서 브리징되어야 하는 거리의 결과로서 성능 저하는 긴 라인 간에서 전류 증폭기를 사용함으로써 회피된다. 긴 라인의 와류 커패시턴스에 기인한 대역폭 제한은 전류 증폭기의 낮은 입력 임피던스 덕분에 극복되며, 이러한 임피던스의 실수부는 구상되는 신호 대역을 초과하는 상호연결 커패시턴스를 갖는 극(pole)을 형성한다.

빔형성 동작이 기저대역에서 수행되기 때문에, 하향변환 회로 부분이 각각의 안테나/신호 경로에서 요구되며, 바람직하게 이러한 회로 부분은 국부 발진기 신호에 의존하는 하향변환 믹서이다. 공통적 국부 발진기 신호의 분배 문제는 다수의 위상 동기 루프(PLL: phase-locked loop), 예를 들면, 두 개의 안테나 경로당 하나의 PLL을 사용함으로써 회피된다. 상이한 PLL들은 동일한 참조 주파수 신호를 사용함으로써 서로에 대해 동기화된다. 이것은 다수의 안테나 경로의 경우에 필요한, 긴 거리에서 쉽게 분배될 수 있는 저주파 신호이다. 이러한 접근법은 (칩 상에서 긴 거리에서) 고주파수 국부 발진기 신호를 다수의 안테나 경로에 분배하는 것을 요구하는, 하나의 중앙 PLL을 사용하는 것보다 더 낮은 성능 저하를 제공한다.

본 발명은 4개의 안테나 경로를 포함하는 40 nm CMOS에서 수신기 설계에 의해 이하에서 예시될 것이지만, 이러한 설계에 제한되지는 않는다. mm-파 응용을 위해, 사용될 수 있는 CMOS 기술은 90 nm 세대 또는 그 이전 세대의 기술일 수 있다. 이러한 세대들은 밀리미터-파 신호를 적절히 취급할 수 있을 정도로 충분히 빠른 트랜지스터를 특징으로 한다. 예시적 구현에서는 40 nm CMOS가 사용된다. 예시는 LNA 입력단들 사이에서 채널 선택을 위한 아날로그 기저대역 필터의 출력단까지의 회로를 포함한다. 빔형성은 아날로그 기저대역에서 위상 이동과 신호 결합에 의해 구현된다. 하향변환은 하나의 단계(zero-IF)에서 수행된다.

상이한 빌딩 블록의 성능은 소위 칩상 네트워크(network on chip)이라고 불리는 칩을 사용해서 디지털적으로 프로그래밍가능하게 되었다. 약 30 dB의 변환 이득 설정을 사용해서, 수신기 칩의 잡음 수치는 약 8.5　dB이다(이 수치는 주파수에 따라 약간 변한다). 수신기 칩의 전력 소모는 398 mW이다. 이러한 잡음 수치를 가지고, 안테나 인터페이스의 신호 저하와, (20.5 dB의 신호-잡음비를 요구하는) OFDM 반송파상의 QAM16 변조를 갖는 아날로그 기저대역 필터 뒤에 있는 수신 블록{즉, 예를 들면 40　nm 공정에서 단독으로 설계된 가변-이득 증폭기(VGA: variable-gain amplifier)와 아날로그-디지털 변환기(ADC: analog-to-digital converter)}을 고려할 때, 완전한 수신기는 AV-OFDM을 위한 802.15.3c 표준에서 규정된 값인 -50　dBm보다 나은 감도 레벨을 가진다. ADC의 전력 소모와, VGA를 위한 추정치를 고려할 때, 전체 수신기는 422　mW를 소모한다. 이러한 전력 소모 중에 27%는 LO 버퍼링이 차지한다. 추가적인 시뮬레이션은 이러한 버퍼링의 전력 소모가 큰 출력 변화를 유지하면서 79　mW일 수 있다는 것을 보여 주었다. 이러한 사실은 완전한 수신기의 전력 소모를 343　mW에 이르게 한다.

제안된 본 발명의 아키텍처는 안테나 경로의 개수의 견지에서 수신기의 높은 수준의 확장가능성을 보여 준다.

사용된 기술은 40　nm 디지털 CMOS 기술일 수 있다. 이러한 기술은 7개의 금속 레벨들(구리)와 두꺼운 상단 알루미늄층을 사용한다.

수신 아키텍처는 도 1에 도시된다. EHF 무선 통신 수신기(1)는 EHF 범위 내의 미리결정된 주파수 대역에서 인입 신호(4)의 빔을 수신하기 위해 배열된 위상 어레이 무선장치(phased array radio; 2)를 포함한다. 무선장치(2)는 복수의 안테나 경로(3)를 포함하고, 각각의 경로는 인입 신호(4) 중 하나를 취급하고, 인입 신호로부터 차분 I/O 출력 신호(5)를 형성한다. 각 안테나 경로는 인입 신호를 기저대역으로 하향변환하기 위한 하향변환 부분(6)과, 제어가능한 위상 이동을 인입 신호에 적용하기 위한 위상 이동 부분(7)을 구비한 I 및 Q 분기들을 포함한다. 무선장치(2)는 안테나 경로에 연결되고, 차분 위상-이동된 I/Q 출력 신호를 결합된 차분 I/Q 신호로 결합하기 위해 배열된 신호 결합 회로(8)와, 안테나 경로의 위상 이동 부분에 연결되고, 제어가능한 위상 이동을 제어하기 위해 배열된 제어 회로(9)를 더 포함한다. 위상 이동 부분은 제어 가능한 이득을 I/Q 분기에서 제각기의 하향변환된 인입 신호에 적용하기 위해 배열된 가변 이득 증폭기(10)의 세트를 포함한다. 수신기 아키텍처는 직접 하향변환을 사용한다. 빔형성은 아날로그 기저대역 부분에서 직접 하향변환 후에 수행되고, 여기서 인입 신호는 차분 I/Q 형식으로 존재한다. 만약 이런 동작이 RF에서 수행되면, 먼저 I/Q 신호가 발생될 필요가 있으며, 직교 전 통과(all-pass) 필터와 같은 추가적인 회로를 필요로 한다.

위상 이동은 I 신호와 Q 신호(5)를 요구되는 위상 이동

의 적절한 사인 및 코사인 값과 곱하여 새로운 위상-이동된 I 및 Q 값을 산출함으로써 수행된다. 참으로, 위상 이동 후에 I와 Q 값을 I'와 Q'로 표시하면서, 이러한 값은 다음과 같이 원래의 I와 Q 값에 관련될 수 있다.

이러한 동작은 모든 안테나 경로(3)의 임의의 I와 Q 기저대역 신호(5)에 적용된다. 이러한 동작은 디지털하게 제어가능한 이득을 갖는 증폭기(10)를 사용해서 구현된다. 위상 이동의 온-칩 교정이 또한 제공된다. 하향변환 믹서의 출력이 전류이므로, 가변-이득 증폭기는 전류 증폭기로서 구현된다. 또한, 일부 추가적인 이득이 이 시점에서 신호 강도를 증가시키도록 추가될 수 있다. 이것은 공통 스케일(scale) 인자 A를 수학식 1에 도입함으로써 구현된다:

이것은 회전 행렬의 형태로 기재할 수 있다.

위상 이동 후에, 모든 새로운 I' 신호가 모든 새로운 Q' 신호와 마찬가지로 합산된다(8). 이러한 합산은 전류 도메인에서 수행된다(전류의 합산). 이러한 합산은 전압의 합산 보다 더 선형적으로 될 수 있다.

아날로그 기저대역에서 빔형성은 RF에서, 특히 다수의 안테나 경로를 위한 빔형성 동작(위상 이동과 합산)과 비교되는 이점을 갖는다. 참으로, 다수의 안테나 경로를 위해, 위상 이동된 신호들간의 거리 및 결합된 출력(들)이 (어떻게 이러한 위상 이동이 구현되는지에 상관없이) 필연적으로 크게 된다. 고주파수에서 이런 거리를 브리징(bridging)하는 것은, 많은 전력을 소모할 수 있는, 고주파수에서 작동하는 다수의 신호 리피터를 필요로 할 수 있는, 긴 전송 라인이 구동될 필요가 있을 때 손실이 있고/있거나 전력이 과도하게 소모할 수 있다. 또한, 이러한 리피터는 공정 허용 오차 및/또는 적은 와류에 의해 주파수 이동될 수 있는 통과대역을 가질 수 있는 공진 부하를 사용한다. 이것은 손실을 야기할 수 있다.

RF에서의 위상 이동과 비교해서, 기저대역 위상 이동은 보다 견고하고 소형이다. 참으로, 기저대역에서는, 대형 인덕터 또는 전송 라인을 갖는 공진 회로를 필요로 하지 않는다. 더 나아가, 상호연결부로부터 그리고 상이한 컴포넌트로부터의 와류에 대한 오류를 모델링하는 것도 작은 역할을 수행한다. 참으로, 모델링/시뮬레이션과 실제 간의 차이의 작은 수치의 펨포파라드(femtofarad)는 기저대역에서 무시될 수 있다. 이러한 특징은 아날로그 기저대역 회로의 성능을 mm-파 회로보다 더 예측가능하게 하는데, 이는 또한 LO 경로에서의 위상 이동과 비교해서 객관적인 이점이다.

아날로그 기저대역 부분은 두 개의 채널을 갖는 채널 본딩(bonding)의 가능성을 교려하기 위해 설계되었다. 이런 목적으로, 회로의 대역폭이 프로그래밍가능하게 되었다.

PLL 위상 잡음에 대한 규격을 완화하기 위해, 하나보다 많은 PLL(11)이 사용된다. 모든 안테나 경로가 자기 자신의 PLL(11)을 갖는다고 가정한다. 이 경우에, 위상 잡음에 의해 야기되는 신호 왜곡이 신호 결합시에 건설적으로 결합되지 않으므로, 상관되지 않은 각각의 VCO로부터의 위상 잡음 기여는 평균화가 될(averaged out) 수 있다. 모든 PLL에 공통인 기준 주파수로부터의 위상 잡음의 상향변환을 제외하고, 유사한 추론이 PLL에서 다른 잡음원을 위해 유효하다. 하지만, 60 GHz PLL의 위상 잡음은 하향변환된 기준 잡음에 의해 지배되지 않으므로, 평균은 안테나 경로의 개수인 N에 대해 인자 10*log₁₀(N)를 갖는 위상 잡음 감소를 제공하는 효과를 여전히 갖는다.

위상 잡음 성능 및 LO 버퍼링 요구 사항을 전력 및 영역 소모와 최적으로 균형을 이루기 위해, N개 미만의 PLL을 사용할 수 있다. 수신기 칩에서, 두 개의 안테나 경로 당 하나의 PLL이 사용된다. 4개의 안테나 경로가 2x2로 그룹지어지는데, 이는 40 nm CMOS의 예시적인 구현의 평면도와 대응된다(도 6 참조). 칩의 레이아웃상에서, 두 개의 안테나 경로(RF_in1을 취급하는 안테나 경로1과 RF_in2를 취급하는 안테나 경로2)는 칩의 북쪽에 그룹지어져 있고, 두 개의 안테나 경로(안테나 경로3 및 4)는 칩의 남쪽에 그룹지어져 있다. 이하의 섹션들에서, 상이한 빌딩 블록이 간단히 논의될 것이다.

구현된 수신기는 기저대역에서 결합되는 4개의 안테나 경로와, 두 개의 기저대역 필터(즉, 결합된 I-경로와 결합된 Q-경로를 위함)와, 두 개의 PLL을 가진다. 안테나 경로 i(i=1,...,4)에 속하는 빌딩 블록은 i를 접미사로서 갖는다. 예를 들면, LNA3은 안테나 경로3에 있는 저잡음 증폭기를 의미한다. 또한, 두 개의 PLL이 PLL12(안테나 경로1 및 2에 속함)와 PLL34(안테나 경로3 및 4에 속함)로서 표시된다. 이러한 두 개의 PLL중 하나의 빌딩 블록은 또한 접미사 12와 34를 각각 갖는다.

상이한 안테나 경로에서 적용될 요구되는 위상 이동은 특히 MAC(Medium Access Control)층에서, 당업자에게 알려진 절차에 의해 초기 단계에서 결정되고, 그런 다음에 물리층에 전달된다. 이는 수학식 1 및 2에서 설명된다.

1. IEEE 802.15 WPAN 밀리미터 파 대안적 PHY 태스크 그룹 3c (TG3c), http://www.ieee802.org/15/pub/TG3c.html.

2. 고속 60 GHz WPANs를 위한 Ecma TC48 초안 표준, Ecma/TC48/2008/144, http://www.ecma-international.org/publications/files/drafts/tc48-2008-144.pdf.

칩상 네트워크(Network On Chip)

상이한 아날로그 블록을 프로그래밍하고, 가변성 문제점을 극복하기 위해, 칩상 네트워크(NOC: network-on-chip)가 구현될 수 있다. 이것은 마스터-슬레이브 시스템인데, 이 시스템에서 마스터(31)는 제어가 칩상으로 이전될 수 있는 칩의 핀(32)에 연결되며, 한편, 대형 유닛의 아날로그 회로에 대응하는 슬레이브 노드(34)가 존재한다. 슬레이브 노드(34)는 링 내에 놓여지고, 그런 다음 이 링은 마스터 노드(31)에 연결된다(도 2 참조). 직렬 통신을 통해, 비트는 적절한 슬레이브 노드에 전달될 수 있다. 이러한 슬레이브 노드(34)는 아날로그 회로(35)로 가는 출력 라인을 갖는 디지털 회로이다. 이러한 라인에 대응하는 비트에 의한 제어는 회로 내의 요구 사항에 따라 상이한 방식으로 구현되었다. 때때로, 디지털-아날로그 변환기(DAC: digital-to-analog converter)가 사용된다. 디지털 제어의 또 다른 가능한 구현은 단일 경로에서 상이한 병렬 트랜지스터의 사용이고, 각 트랜지스터는 상이한 폭을 가지는 한편, 폭은 인자 2로 서로 상이하다.

NOC는 도 2에 개략적으로 도시된다. 단지 6개의 본드 패드(32)가 NOC를 위해 필요하다: 디지털 VDD(1.1 볼트)와 접지, 직렬 데이터 입력(도 2에서 DIN), 클록 라인(CLK), 리셋(RST)과 전송 인에이블 라인(TE). 디지털 I/O 패드는 두 개의 추가적인 본드 패드를 필요로 하는데, 즉, 디지털 I/O에서만 사용되는 2.5 볼트 전력 도메인을 위해 전력 및 접지 연결이 필요하다. 6개의 라인은 링 구조에서 연결되는 상이한 슬레이브 노드(34)에 배분된다. 슬레이브 노드 i는 아날로그 회로(35)로의 n _i 개의 연결을 갖는다.

마스터(31)와 슬레이브 노드(34)의 레이아웃은 아날로그 회로(35)를 위한 제어 라인으로 사용될, 명칭을 갖는 비트 라인뿐만 아니라 레이아웃을 위한 바운딩 박스를 입력으로서 취하는 디지털 설계 흐름을 사용해 생성되었다. 각 슬레이브 노드(34)에 대해, 디지털 합성의 시작시에 NOC의 규격을 정하는 동안에 예측되지 않은 여분의 제어 비트를 허용하도록 여분의 비트 세트가 제공된다.

NOC의 제안된 버전에서, 단지 비트만이 칩으로 입력될 수 있다. 만약 필요하다면, 위상 시프터의 교정을 위해 구현되는 것과 같이, 시프트 레지스터의 사용과 같은 다른 해결책(예, 비트 판독)이 구현될 수 있다.

위상 시프터, 신호 결합기와 리피터

위상 시프터는 가변 이득을 갖는 전류 증폭기를 포함한다. 전류 증폭기의 동일한 도식이 전체에서 재사용된다. 이것들은 낮은 입력 임피던스와 높은 출력 임피던스를 가진다. 이러한 전류 증폭기의 입력(in_a와 in_b)(도 4 참조)은 공통-게이트 스테이지(트랜지스터 M_1a과 M_1b)이다. 이미 낮은 공통-게이트 스테이지의 입력 임피던스는 (저항 R_fa 및 R_fb을 통해) 입력단에서 여분의 션트(shunt) 피드백에 의해 더 낮추어진다. 출력 임피던스는 출력단에서 캐스코드 스테이지의 사용에 의해 높다.

신호들의 결합 또는 합산은 도 5에 개략적으로 도시된 바와 같이 전류 증폭기의 입력 앞에서, 전류를 합산함으로써 수행된다.

칩의 평면도의 일부가 도 6에서 도시된다. 4개의 안테나로부터의 RF 입력 신호가 두 쪽, 즉, 북쪽(81)과 남쪽(82)을 통해 칩에 입력된다. 4개의 신호 경로는 두 스테이지에서 결합된다. 각 스테이지는 차분 직교 형식의 두 개의 신호(= 전류)를 결합한다. 이러한 사실은 칩의 남쪽에서 경로 3 및 4가 결합되면서, 경로1 및 2로부터의 신호가 (= 북쪽에서) 결합된다는 것을 의미한다. 제2 결합기 스테이지(83)는 제1 결합기 스테이지로부터 초래되는 북쪽 및 남쪽으로부터의 결합된 신호를 합산한다. RF 입력과, 기저대역에서 채널 선택 필터로의 입력간의 회피할 수 없는 상단한 거리가 존재한다. 평면도에서, 신호 경로에서 회피할 수 없는 긴 상호연결을 야기하는 이러한 거리는 mm-파 주파수가 아닌 저주파수에서 브리징된다. 이것은 전력 소모, 영역, 및 견고성의 측면에서 이점을 갖는다. 신호가 이런 스테이지에서 기저대역에 있으므로, 어떠한 전송 라인 모델링도 고려할 필요가 없다. 아날로그 기저대역 부분의 대역폭 상의 이러한 상호연결의 와류 커패시턴스의 영향은 전류 증폭기의 낮은 입력 임피던스 R_{in, current amp}에 의해 최소화된다. 참으로, 긴 상호연결 라인의 종단에 배치된 전류 증폭기의 입력단에서의 폴(pole)은:

에 의해 주어지고, R_{in, current amp}이 낮아질 때 이것은 더 높은 주파수로 이동한다.

대역폭을 더 유지하기 위해, 신호 라인을 사용해 긴 거리를 브리징하면서, 기저대역 리피터(84)는 신호 경로 내에 바람직하게 삽입된다. 바람직하게, 이러한 리피터는 낮은 입력 임피던스를 갖는 전력 증폭기이다.

제2 리피터 후에는, 제2 결합기 스테이지(83)가 존재한다: 칩의 북쪽 및 남쪽 부분으로부터의 신호는 전류 도메인에서 합산되고, 그런 다음 트랜스임피던스 증폭기(TIA: transimpedance amplifier)(85) 안으로 공급된다. 이것은 낮은 입력 임피던스와 낮은 출력 임피던스를 갖는다. TIA (I+, I-, Q+ 및 Q-)의 출력단에서 4개의 라인이 채널 선택 필터(86)에 공급된다. 도 6에 도시된 경로1 및 2의 결합기는 입력단에서 전류 증폭기이며, 안테나 경로로부터 신호 전류를 운반하는 이 입력단의 두 라인 각각은 서로 연결된다. 북쪽과 남쪽 부분으로부터의 라인을 결합하는 도 6에 도시된 합산 블록(87)은 또한 두 개의 라인을 함께 연결시킴으로써 구현된다. 이것은 위상 시프터의 출력단과 빔형성 회로 뒤에 있는 아날로그 기저대역 필터간의 신호 경로가 3개의 전류 증폭기를 포함하며, 각각의 증폭기는 긴 상호연결 라인을 사용해 연결되는 것을 의미한다. 이러한 사상은 일반화될 수 있는데, 즉, 3개의 전류 증폭기에 제한되지 않는다. 전류 증폭기의 개수는 브리징될 필요가 있는 거리와, 상호연결 라인의 단위 길이당 와류 커패시턴스에 종속된다.

채널 선택 필터(86)는 예를 들면 샐렌-키 바이쿼드(Sallen-Key biquads)에 기초한 제5차수 버터워쓰(Butterworth) 필터이다. 이러한 필터는 슈퍼-소스 후속기(super-source follower)에 의해 후속되는 저이득 차분쌍을 포함하는 단위-이득 증폭기를 사용한다. 컷오프 주파수는 하나의 단일 채널이 사용되거나, 두 개의 채널이 함께 본딩되는지에 따라 두 개의 값, 즉, 875 MHz와 1750 MHz를 가질 수 있다.

위상 시프터를 교정(및/또는 디버깅)하기 위해, 빌트인 자가 테스트(BIST: built-in self test) 블록이 제공된다. 교정 블록은 위상 시프터 및 트랜스임피던스 증폭기의 복제를 포함한다. 교정 블록의 부분이 적절하게 교정되었을 때, 동일한 설정이 신호 경로 내의 대응 블록을 위해 사용된다.

교정 블록은 데이터가 판독될 수 있는 시프트 레지스터를 사용한다. 이것은 직렬 라인을 칩으로부터 이격(off)시킴으로써 달성된다. 본드패드를 절약하기 위해, 이러한 직렬 라인은 칩으로부터 이격되는 다른 디지털 신호, 즉, 두 개의 PLL의 (PLL의 기준 주파수와 동일한 주파수에서) 분할기(divider) 출력과 다중화된다. 시프트 레지스터를 위한 클록 및 다른 제어 신호는 NOC로부터 유래한다.

교정 블록에서, 회로의 DC 작동 포인트를 출력시키도록, 비교기가 이 블록 내의 각 아날로그 노드에 연결된다. 각 비교기는 디지털 출력을 발생시키고, 그런 다음에 이 출력은 시프트 레지스터에 입력된다. 회로 노드 전압과 외부 기준 전압 간의 비교가 수행된다. 외부 전압을 스위핑(sweeping)하고 비교 결과를 출력함으로써, 모든 노드의 DC 작동 포인트를 동시에 획득하는 것이 가능하다. 비교기의 입력 커패시턴스는 단지 작은 인버터의 커패시턴스이고, 그러므로 단일 경로 내에서 무시할 수 있다.

시뮬레이션 결과들: 변환 이득

변환 이득은 스펙트럼 RF를 사용해 시뮬레이션되었다. 이러한 시뮬레이션을 위해, 잡음 및 믹서는 최고의 이득 모드로 놓여졌으며, 한편, (위상 시프터로부터 채널 선택 필터의 입력단으로) 이득이 여전히 얻어질 수 있는 후속적인 회로는 이 회로 내에서의 이득이 0 dB이 되도록 프로그래밍되었다. 단지 하나의 안테나 경로만이 시뮬레이션되었다. 산출된 변환 이득은 도 7에 도시된다. 이런 시뮬레이션을 위해, LO 주파수는 61 GHz로 설정되었다. 3 dB 대역폭은 약 700 MHz라는 사실이 발견되었다. 이것은 LNA 이득의 비-평탄도(non-flatness)에 주로 기인한다. 이것은 추가적인 설계에서 향상될 것이다. 이러한 시뮬레이션을 위해, LO 신호는 믹서에 직접 인가되었으며, 이런 설정에서 입력 진폭은 1볼트의 단일 종단 피크-피크(single-ended peak to peak)이다.

대응 잡음 수치는 도 8에 도시된다. 비교로서, 아키텍처 연구로부터의 캐스케이드(cascade) 분석을 사용해서, 저역통과 필터 출력 이후의 잡음 수치는 8 dB라고 발견되었다. 이러한 수치는 안테나 인터페이스에서의 4.5 dB의 손실과, 4개의 안테나 경로의 결합에 기인한 6 dB의 잡음 수치 감소와, 위상 잡음의 기여에 기인한 1 dB을 포함한다. 우리의 회로-레벨 시뮬레이션에 포함되지 않은 이러한 효과를 위한 보상으로, 우리는 8 dB - 4.5 dB + 6 dB - 1dB = 8.5 dB의 캐스케이드 분석으로부터의 값을 가질 것이다. 이것은 도 8의 결과에 대한 좋은 대응이다.

이러한 이득 설정을 갖는 제3차수 입력-참조되는(referred) 가로채기(intercept) 포인트 IIP3는 -28 dBm이다.

동일한 이득 설정을 사용해, 상이한 LO 진폭을 위한 이득 및 잡음 수치가 도 9에 도시된다.

전력 소모

전체 칩은 398 mW를 소모한다. 이것를 전체 수신기로 완성하기 위해, 우리는 I-경로와 Q-경로에서의 ADC의 시뮬레이팅된 값(ADC당 0.85 ㎼/MHz)뿐만 아니라 I-경로와 Q-경로에서 VGA의 전력 소모를 위한 추정치(10 mW x 2)를 추가한다. 완전한 4-안테나 수신기의 전력 소모를 보여주는 파이 차트가 도 10에 도시된다. LO 버퍼링은 대부분이 버퍼의 제2 스테이지에서 변압기(transformer)의 잘못된 크기에 기인한다. 변압기의 최적화된 크기를 가지고, PLL12와 PLL34를 위한 LO 버퍼의 전력 소모는 44 mW로 감소될 수 있다. 이것은 완전한 전력 소모가 343 mW가 되게 한다.

위상 시프터와 신호 결합기를 함께 사용한 하향변환은 49 mW를 소모한다. 이것은 기저대역 빔형성(위상 이동과 신호 결합)의 전체 비용이다. 이런 유형의 빔형성은 기저대역에서 신호 결합과 결합된 LO 경로에서의 위상 이동보다 더 적은 전력을 소모하는 것을 요구한다. 참으로, 동일한 RF 섹션과 동일한 PLL(하지만 단지 하나의 PLL)을 갖고, 하지만 LO 경로에서 위상 이동을 사용하는 4-안테나 수신기의 45 nm 설계로부터, 우리는 4개의 안테나 경로에 대해 LO 경로(약 60 GHz) 내의 위상 시프터를 위해 46 mW의 전력이 소모되는 것을 발견하는데, 이러한 전력 소모는 기저대역 위상 이동과 신호 결합를 함께 합친 것과 대략 동일하다.

평면도와 레이아웃 설명

40 nm CMOS에서 4-안테나 구현의 평면도가 도 11에 도시된다. RF 입력은 북쪽(101)과 남쪽 에지(102)를 통해 칩상에 모여진다. 기저대역 출력은 칩의 동쪽(103)에 배치된다. 이것은 아날로그-디지털 변환기와 궁극적으로는 디지털 부분을 가지고 동쪽 방향에서 칩을 연장하는 것을 허용한다. 칩의 서쪽 에지(104)는 디지털 제어 입력(NOC를 위한 연결), PLL을 위한 기준 주파수 입력과, 일부 다른 저주파수 제어 데이터를 위해 예약된다.

안테나 경로1(105)과 2(106)의 합산은 두 개의 위상 시프터(107)(108)로부터의 출력 라인을 함께 연결시키고, 도 11에서 "REP0"라고 지칭되는 제1 전류 증폭기(109)에 그 결과를 공급함으로써 수행된다.

이러한 평면도를 가지고, RF로부터 기저대역으로의 신호 흐름은 북쪽-남쪽 방향에서 동쪽으로 90도의 구부러짐을 취해야 한다. 이러한 구부러짐은 기저대역에서 취해지고, RF에서는 취해지지 않아서, 4개의 신호 라인들(I+, I-, Q+, Q-) 사이에서 너무 많은 신호 저하 또는 불균형을 야기시키지 않게 된다.

약 60 GHz에서 QVCO(110) 출력의 4개의 위상의 라우팅은 더 짧은데, 그 이유는 하나의 중앙 PLL 대신에 두 개의 PLL(111)의 사용 때문이다. 실제적인 40 nm CMOS 구현에서, QVCO 출력 및 대응 믹서(112) 입력 간의 거리는 약 300 마이크로미터이다. 이 거리는 LO 버퍼링에 의해 브리징된다.

이러한 유형의 평면도와 결합되어 여기에서 제안되는 아키텍처는, 칩이 두 개의 상이한 쪽으로부터 더 잘 접촉될 수 있으므로, 모든 RF 입력이 네쪽 중 하나의 쪽에 배치되어 선 내에 있을 평면도와 비교해서, 다수의(> 4) 안테나 경로를 위해 더 매력적이다.

더 많은 안테나 경로로 평면도를 연장하는 것은 12개의 안테나 경로를 위해 도 12에 도시된 것과 같이 서로 옆에 4개의 안테나 경로 세트를 배치함으로서 가능해진다. 4개의 안테나 경로의 N개의 세트로 분할된, 4N개의 안테나 경로가 존재한다고 가정하자. 우리는 최좌측 세트(= 기저대역 필터로부터 빔형성 회로를 지나서 가장 긴 거리에 있는 세트)가 인덱스 1을 가지는 한편, 최우측 세트(빔형성 회로를 지나서 기저대역 필터에 최근접한 세트)가 인덱스 N을 가진다고 가정한다. 이러한 세트들이 다음과 같이 결합된다:

세트 1,...,N-1의 출력단에서, 우리는 도 11에서 리피터 "REP0", "REP1" 및 "REP2"와 같은 전류 증폭기를 배치한다. 이러한 전류 증폭기는 "REP4i"로서 지칭되며, i는 1 내지 N-1 범위의 인덱스이다.

전류 증폭기 REP41은 두 개의 입력들, 즉, 세트1의 북쪽 및 남쪽 REP2의 출력들을 가진다.

세트 i(i = 2,...,N)에서, 세트 i-1의 출력은 세트i의 동쪽에 라우팅되어야 한다. 성능의 큰 손실 없이 이러한 거리를 브리징하기 위해, REP3i라고 지칭되는 추가적인 리피터가 제공된다. 세트 2 내지 N-1에 대해, REP3i의 출력은 3개의 전류 입력, 즉, 세트 i의 REP3i의 출력과, REP2 셀의 북쪽 및 남쪽의 출력을 갖는, REP4i에 공급된다. 세트 N의 출력은 트랜스임피던스 증폭기(도 11의 TIA와 유사함)이며, 이 증폭기는 3개의 전류 입력, 즉, 세트 N의 REP3N의 출력과 북쪽 및 남쪽 REP2 셀의 출력을 갖는다.

다수의 전류 증폭기를 캐스케이스 형태로 배치할 때, 캐스케이스 연결의 대역폭은 단일 전류 증폭기의 대역폭보다 작다. 하지만, 이것은 두 개의 채널의 본딩(bonding)을 위해 필요한 1.75 GHz 대역폭을 얻기 위해 문제점이 아니하는 것을 시뮬레이션이 보여 주었다.

도 12에 도시된 구현은, 리피터들간의 상호연결의 와류 커패시턴스에도 불구하고, 높은 대역폭을 얻게 하는 낮은 입력 임피던스 전류 증폭기를 사용해서, 기저대역에서 상이한 안테나 경로들의 신호 라인들 사이에서 상호연결 거리를 브리징하면서, 기저대역에서 신호 결합을 수행한다.

Claims

EHF 범위 내의 미리 결정된 주파수 대역 내에서 인입 신호빔을 수신하기 위해 배열된 위상 어레이 무선 장치(2)를 포함하는 EHF 무선 통신 수신기(1)에 있어서,
상기 위상 어레이 무선 장치는
- 복수의 안테나 경로(3)로서, 각 안테나 경로는 인입 신호(4) 중 하나를 취급하고, 상기 인입 신호로부터 차분 I/Q 출력 신호를 형성하기 위해 배열되고, 각 안테나 경로는 상기 인입 신호를 기저대역으로 하향변환하기 위한 하향변환 부분(6)과, 제어가능한 위상 이동을 각 안테나 경로의 신호에 적용하기 위한 위상 이동 부분(7)을 구비한 I 및 Q 분기를 포함하여 상기 복수의 안테나 경로에 의해 형성되는 차분 I/Q 출력 신호가 서로 동기화되게 하는, 복수의 안테나 경로(3);
- 상기 안테나 경로에 연결되고, 상기 차분 I/Q 출력 신호를 결합된 차분 I/Q 신호로 결합하기 위해 배열된 신호 결합 회로(8);
- 상기 안테나 경로의 위상 이동 부분에 연결되고 상기 제어가능한 위상 이동을 제어하기 위해 배열되는 제어 회로(9)를
포함하며,
각 안테나 경로에서, 상기 위상 이동 부분은 상기 하향변환 부분으로부터의 기저대역 부분 다운스트림이고, 상기 위상 이동 부분은 상기 I/Q 분기 내의 제각기의 하향변환된 인입 신호에 제어가능한 이득을 적용하기 위해 배열된 가변 이득 증폭기(10)의 세트를 포함하며, 상기 제어 회로(9)는 상기 제각기의 인입 신호에 적용될 상기 위상 이동으로부터 결정된 회전 행렬의 계수로 상기 가변 이득 증폭기의 제어가능한 이득을 설정하기 위해 배열되는 것을 특징으로 하는, EHF 무선 통신 수신기.
제1항에 있어서, 상기 회전 행렬은:

에 의해 주어지고,
I와 Q는 상기 제각기의 안테나 경로의 I/Q 분기에서 상기 제각기의 하향변환된 인입 신호를 함께 형성하는 동상(in-phase) 직교 신호이고;
I'와 Q'는 상기 제각기의 안테나 경로의 상기 위상-이동된 차분 I/Q 출력 신호를 함께 형성하는 동상 직교 신호이고;
A는 상기 위상 이동을 적용하는 것에 부가하여 상기 제각기의 인입 신호에 아마도 이득을 추가하기 위한 공통 스케일 인자이며;

는 안테나 경로의 제각기의 인입 신호에 적용될 위상 이동인 것을 특징으로 하는, EHF 무선 통신 수신기.
제1항 또는 제2항에 있어서, 하향변환 부분은 단일 단계에서 상기 인입 신호를 기저대역으로 하향변환하기 위해 장착된 직접적 하향변환 부분인 것을 특징으로 하는, EHF 무선 통신 수신기.
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 위상 어레이 무선 장치는 서로 동기화된 다수의 위상 동기 루프를 포함하고, 각각의 위상 동기 루프는 적어도 하나의 안테나 경로의 하향변환 부분에 연결되고, 국부적 진동 신호를 발생시키기 위해 제공되는 것을 특징으로 하는, EHF 무선 통신 수신기.
제4항에 있어서, 각각의 위상-동기 루프는 적어도 두 개의 안테나 경로의 하향변환 부분에 연결되는 것을 특징으로 하는, EHF 무선 통신 수신기.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 기저대역 신호 결합 회로는 상기 안테나 경로간의 거리를 브리징(bridging)하는 라인의 부분들 사이에 신호 리피터를 포함하는 것을 특징으로 하는, EHF 무선 통신 수신기.
제6항에 있어서, 상기 신호 리피터는 전류 증폭기인 것을 특징으로 하는, EHF 무선 통신 수신기.
제1항 내지 제7항 중 어느 한 항에 있어서, 상기 수신기는 약 60 GHz의 AV-OFDM 통신을 위해 배열되는 것을 특징으로 하는, EHF 무선 통신 수신기.
EHF 범위 내의 미리 결정된 주파수 대역에서 인입 신호빔을 수신하는 방법에 있어서,
복수의 안테나 경로에 상기 인입 신호를 제공하는 단계로서, 각 안테나 경로는 상기 인입 신호 중 하나를 취급하고, 상기 인입 신호로부터 차분 I/Q 출력 신호를 형성하기 위해 배열되는, 인입 신호 제공 단계,
- 각 인입 신호를 각 안테나 경로의 I 및 Q 분기로 분할하는 단계,
- 상기 I 및 Q 분기 내의 각 인입 신로를 기저대역으로 하향변환하고, 제어가능한 위상 이동을 상기 I 및 Q 분기 내의 각 인입 신호에 적용하는 단계,
- 상기 복수의 안테나 경로에 의해 형성된 상기 차분 I/Q 출력 신호가 서로 동기화되도록 상기 제어가능한 위상 이동을 제어하는 단계;
- 상기 차분 I/Q 출력 신호를 결합된 차분 I/O 신호에 결합하는 단계를
포함하고,
각 안테나 경로에서, 상기 제어가능한 위상 이동은 상기 인입 신호의 하향변환 후에 적용되고, 상기 제어가능한 위상 이동은 상기 I/Q 분기 내의 상기 제각기의 하향변환된 인입 신호에 제어가능한 이득을 적용함으로써 적용되고, 상기 제어가능한 이득은 상기 제각기의 인입 신호에 적용될 상기 위상 이동으로부터 결정되는 회전 행렬의 계수로 설정되는 것을 특징으로 하는, 인입 신호빔을 수신하는 방법.
제9항에 있어서, 상기 위상 이동을 적용하는 단계는 가변 이득 증폭기에 의해 상기 하향변환된 신호에 이득을 추가하는 단계를 포함하는 것을 특징으로 하는, 인입 신호빔을 수신하는 방법.
제9항 또는 제10항에 있어서, 상기 회전 행렬은:

에 의해 주어지고,
I와 Q는 상기 제각기의 안테나 경로의 I/Q 분기에서 상기 제각기의 하향변환된 인입 신호를 함께 형성하는 동상(in-phase) 직교 신호이고;
I'와 Q'는 상기 제각기의 안테나 경로의 상기 위상-이동된 차분 I/Q 출력 신호를 함께 형성하는 동상 직교 신호이고;
A는 상기 위상 이동을 적용하는 것에 부가하여 상기 제각기의 인입 신호에 아마도 이득을 추가하기 위한 공통 스케일 인자이며;

는 제각기의 인입 신호에 적용될 위상 이동인 것을 특징으로 하는, 인입 신호빔을 수신하는 방법.
제9항 내지 제11항 중 어느 한 항에 있어서, 상기 하향변환은 단일 단계 내에 수행되는 것을 특징으로 하는, 인입 신호빔을 수신하는 방법.
제9항 내지 제12항 중 어느 한 항에 있어서, 차분 I/Q 형식의 국부 진동 신호는 상기 인입 신호의 하향변환을 수행하는 각각의 하향변환 부분을 위해 생성되고, 상기 국부 진동 신호는 서로 동기화된 다수의 위상-동기 루프에 의해 생성되는 것을 특징으로 하는, 인입 신호빔을 수신하는 방법.
제13항에 있어서, 각각의 위상-동기 루프는 적어도 두 개의 안테나 경로의 하향변환 부분에 연결되는 것을 특징으로 하는, 인입 신호빔을 수신하는 방법.
제9항 내지 제14항 중 어느 한 항에 있어서, 상기 방법은 상기 안테나 경로 각각에 적용될 상기 제어가능한 위상 이동을 결정하는 초기 단계를 포함하는 것을 특징으로 하는, 인입 신호빔을 수신하는 방법.