KR20120097391A - 탬퍼링 방지 퓨즈 디자인 - Google Patents
탬퍼링 방지 퓨즈 디자인 Download PDFInfo
- Publication number
- KR20120097391A KR20120097391A KR1020127017035A KR20127017035A KR20120097391A KR 20120097391 A KR20120097391 A KR 20120097391A KR 1020127017035 A KR1020127017035 A KR 1020127017035A KR 20127017035 A KR20127017035 A KR 20127017035A KR 20120097391 A KR20120097391 A KR 20120097391A
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- resistor
- resistance value
- microprocessor
- parallel
- Prior art date
Links
- 238000013461 design Methods 0.000 title abstract description 13
- 238000000034 method Methods 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 8
- 229910052697 platinum Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 9
- 230000008901 benefit Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Computer Security & Cryptography (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
탬퍼링 방지 퓨즈 디자인이 전반적으로 제시된다. 이 점에서, 값을 저장하기 위한 집적 회로 디바이스의 복수의 퓨즈와 퓨즈에 병렬인 복수의 저항을 포함하는 장치가 소개되고, 각각의 퓨즈는 퓨즈 주위에 잠재적인 손실 경로를 제공하기 위한 병렬 저항을 포함한다. 다른 실시예가 또한 설명되고 청구된다.
Description
본 발명의 실시예는 집적 회로 퓨즈의 분야, 더 구체적으로는 탬퍼링 방지 퓨즈 디자인(tamper resistant fuse design)에 관한 것이다.
집적 회로 디바이스, 예를 들어, 마이크로프로세서는, 예를 들어, 프로그래밍된 퓨즈에 저장된 암호 키 또는 제조자 코드와 같은, 민감한 정보를 포함할 수 있다. 하지만, 종래의 퓨즈 어레이에 관한 우려는, 단선(blown) 퓨즈와 단선되지 않은(un-blown) 퓨즈 사이의 전압 콘트라스트(voltage contrast)가 해커(hacker) 또는 악의적인 동기를 갖는 위조범(counterfeiter)에 의해 검출가능할 수 있다는 것이다.
본 발명의 실시예는 첨부한 도면과 관련하여 판독될 때 다음의 구성, 예시적인 실시예의 상세한 설명 및 청구항으로부터 명백해질 수 있다. 앞서 그리고 후에 기술되고 도시되는 개시는 본 발명의 구성 및 예시적인 실시예를 개시하는 것에 중점을 두었지만, 본 개시는 오직 도시 및 예시를 위한 것이고 본 발명의 실시예는 이에 제한되지 않음을 명백하게 이해하여야한다.
다음은 도면의 간단한 설명을 나타내고, 도면에서 유사한 참조 번호가 유사한 요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 전자 제품(electronic appliance)의 블록도이다.
도 2는 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 마이크로프로세서의 블록도이다.
도 3은 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
도 4는 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
다음은 도면의 간단한 설명을 나타내고, 도면에서 유사한 참조 번호가 유사한 요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 전자 제품(electronic appliance)의 블록도이다.
도 2는 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 마이크로프로세서의 블록도이다.
도 3은 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
도 4는 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
다음의 설명에서, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 상세가 제시된다. 하지만, 일 당업자에게 본 발명의 실시예가 이들 특정 상세 없이 실시될 수 있음이 명백해질 것이다. 다른 경우에, 본 발명을 불분명하게 하는 것을 회피하기 위해 구조 및 디바이스가 블록도 형식으로 도시된다.
"일 실시예" 또는 "실시예" 에 대한 이 명세서 전반의 참조는 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 일 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전반의 다양한 위치에서 "일 실시예에서" 또는 "실시예에서"라는 표현의 등장은 모두가 반드시 동일한 실시예를 참조하는 것이 아니다. 또한, 특정, 특징, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다.
도 1은 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 전자 제품(electronic appliance)의 블록도이다. 전자 제품(100)은 임의의 매우 다양한 종래(traditional) 및 종래와는 다른 전자 제품(non-traditional electronic appliances) , 랩탑(laptops), 휴대전화(cell phones), 무선 통신 가입자 유닛(wireless communication subscriber units), 개인용 디지털 보조장치(personal digital assistants), 또는 본 발명의 교시로부터 장점을 취하는 임의의 전기 제품을 나타내기 위한 것이다. 도시된 예시의 실시예에 따라, 전자 제품(100)은 도 1에서 도시된 바와 같이 연결된 마이크로프로세서(102), 메모리 제어기(104), 시스템 메모리(106), 입력/출력 제어기(108), 네트워크 제어기(110), 입력/출력 디바이스(112) 중 하나 이상을 포함할 수 있다.
마이크로프로세서(102)는 임의의 매우 다양한 제어 로직을 나타낼 수 있으며, 마이크로프로세서, 프로그램 가능 로직 디바이스(Programmable Logic Device;PLD), 프로그램가능 로직 어레이(Programmable Logic Array;PLA), 주문형 집적회로(Application Specific Integrated Circuit;ASIC), 마이크로제어기, 및 유사한 것 중 하나 이상을 포함하지만 이에 제한되지 않고, 본 발명은 이 점에 있어서 제한되지 않는다. 일 실시예에서, 마이크로프로세서(102)는 인텔® 호환 프로세서이다. 마이크로프로세서(102)는 예를 들어 애플리케이션 또는 운영 시스템에 의해 호출(invoked)될 수 있는 복수의 머신 레벨 명령어를 포함한 명령어 세트를 가질 수 있다. 마이크로프로세서(102)는 도 2에 관하여 더욱 자세하게 후술하는 바와 같이 요소들을 포함할 수 있다.
메모리 제어기(104)는 전자 제품(100)의 다른 컴포넌트와 시스템 메모리(106)를 인터페이스시키는 임의의 타입의 칩셋 또는 제어 로직을 나타낼 수 있다. 일 실시예에서, 마이크로프로세서(102)와 메모리 제어기(104)를 통신가능하게(communicatively) 연결하는 링크는, 인텔® 퀵패스 인터커넥트(Intel® QuickPath Interconnect)와 같은 고속/주파수 직렬 링크일 수 있다. 다른 실시예에서, 메모리 제어기(104)는 마이크로프로세서(102)와 함께 집적된 패키지로 통합될 수 있다.
시스템 메모리(106)는 마이크로프로세서(102)에 의해 사용될 수 있거나 사용될 데이터 및 명령어를 저장하는데 사용되는 임의의 타입의 메모리 디바이스를 나타낼 수 있다. 통상적으로, 본 발명은 이 점에 있어서 제한되지 않지만, 시스템 메모리(106)는 전형적으로 동적 랜덤 액세스 메모리(Dynamic Random Access Memory;DRAM)로 구성될 것이다. 일 실시예에서, 시스템 메모리(106)는 램버스 DRAM(Rambus DRAM;RDRAM)으로 구성될 수 있다. 다른 실시예에서, 시스템 메모리(106)는 더블 데이터 속도 동기식 DRAM(Double Data Rate Synchronous DRAM;DDRSDRAM)으로 구성될 수 있다.
입력/출력(I/O) 제어기(108)는 I/O 디바이스(112)를 전자 제품(100)의 다른 컴포넌트와 인터페이스시키는 임의의 타입의 칩셋 또는 제어 로직을 나타낼 수 있다. 일 실시예에서, I/O 제어기(108)는 사우스 브릿지(south bridge)로 지칭할 수 있다. 다른 실시예에서, I/O 제어기(108)는 2003년 4월 15일 발표된 PCI 특화 분야 그룹(Special Interest Group)의, 주변 컴포넌트 인터커넥트(Peripheral Component Interconnect;PCI) 익스프레스™ 기본 사양, 개정 1.0a 및/또는 다른 개정을 준수할 수 있다.
네트워크 제어기(110)는 전자 제품(100)이 다른 전자 제품 또는 디바이스와 통신하는 것을 허용하는 임의의 타입의 디바이스를 나타낼 수 있다. 일 실시예에서, 네트워크 제어기(110)는 국제 전기 전자 기술자 협회(The Institute of Electrical and Electronics Engineers, Inc.)(IEEE) 802.11b 표준(1999년 판 ANSI/IEEE 표준 802.11의 증보판,1999년 9월 16일 승인됨)을 준수할 수 있다. 다른 실시예에서, 네트워크 제어기(110)는 이더넷 네트워크 인터페이스 카드가 될 수 있다.
입력/출력(I/O) 디바이스(112)는 전자 제품(100)으로 입력을 제공하거나 전자제품으로부터 출력을 프로세싱하는 임의의 타입의 디바이스, 주변장치 또는 컴포넌트를 나타낼 수 있다.
도 2는 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 마이크로프로세서의 블록도이다. 도시된 바와 같이 마이크로프로세서(102)는 프로세싱 유닛(202) 및 퓨즈 블록(204)을 포함할 수 있고 퓨즈 블록(204)은 키(206) 및 ID(208)를 포함할 수 있다. 마이크로프로세서(102)는 또한 도시되지 않은 컴포넌트 또는 기능, 예를 들어, 메모리 제어기(104)를 통합할 수 있다.
프로세싱 유닛(202)은 마이크로프로세서(102)의 논리적 및 기능적 요소를 나타낸다. 일부 예시에서, 프로세싱 유닛(202)은 프로세서 코어(processor core), 부동 소수점 유닛(floating point unit), 제어기, 저항(register), 포인터(pointer) 등을 포함할 수 있다.
퓨즈 블록(204)은 퓨즈 또는 안티퓨즈(antifuse) 또는 본 발명의 교시로부터 장점을 취할 수 있는 다른 컴포넌트를 선택적으로 단선시킴으로써 프로그래밍되는 하드웨어내장 값(hardwired value)을 나타낸다. 키(206) 및 ID(208)를 포함하는 것으로서 도시되었지만, 퓨즈 블록(204)은 여기에 설명된 탬퍼링 방지 퓨즈 디자인으로부터 장점을 취할 수 있는 다른 필드 또는 값을 포함할 수 있다. 키(206)는 안전한 통신을 구현하기 위해 프로세싱 유닛(202)에 의해 사용된 비밀 암호화 키(secret encryption key)를 나타낼 수 있다. ID(208)는 여기에 설명된 탬퍼링 방지 퓨스 디자인으로부터 장점을 취할 수 있는 제조자 또는 시스템 또는 다른 고유한 신원(other unique identification)을 나타낼 수 있다.
도 3은 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다. 퓨즈 블록(204)은 단선되지 않은 퓨즈(unblown fuse)(302), 단선 퓨즈(blown fuse)(304), 비트 라인(306), 비트 라인(308), 제어 전압(310), 선택 신호(312) 및 병렬 요소(314)를 포함할 수 있다. 퓨즈(302 및 304)는 키(206) 또는 ID(208)의 일부분을 포함할 수 있고 제조 프로세스 중 프로그램될 수 있다. 프로세싱 유닛(202)은 선택 신호(312)를 인에이블링(enabling)하고 비트 라인(306 및 308)을 각각 판독함으로써 퓨즈(302 및 304)에 저장된 값에 액세스할 수 있다. 단선되지 않은 퓨즈(302)가 폐쇄 회로로서 역할을 하기 때문에 제어 전압(310)은 비트 라인(306)으로 전달될 수 있는 반면 단선 퓨즈(304)는 개방 회로로서 역할을 하기 때문에 제어 전압(310)이 비트 라인(308)으로의 손실 경로(dissipation path)(병렬 요소(314)에 대한 것이 아니라면)를 갖지 않을 것이며, 이렇게 함으로써 퓨즈(302와 304) 사이에 잠재적으로 관찰가능한 전압 콘트라스트를 생성할 것이다.
병렬 요소(314)는 퓨즈 주위에 잠재적 손실 경로를 제공하기 위해 퓨즈(302 및 304)에 대해 병렬인 저항 또는 퓨즈 요소를 나타낼 수 있다. 병렬 요소(314)는 단선되지 않은 퓨즈(302)보다 상당히 더 높게 선택된 저항값을 가질 것이어서, 단선 퓨즈(304)는 단선되지 않은 것으로서 잘못 감지되지 않을 것이다. 병렬 요소(314)가 개방 회로로서 역할을 하도록 병렬 요소(314)는 또한 높은 저항값을 갖지 않을 것이어서, 단선 퓨즈(304) 주위에 유효한 손실 경로가 존재하지 않을 것이다.
일 실시예에서, 병렬 요소(314)는 퓨즈(302 및 304)와 동일한 재료의 금속 와이어이다. 다른 실시예에서, 병렬 요소(314)는 퓨즈(302 및 304)와 상이한 재료의 금속 와이어이다. 병렬 요소(314)는 예를 들어, 백금(platinum) 또는 텅스텐(tungsten)과 같은 금속을 포함할 수 있지만, 이에 제한되지 않는다.
도 4는 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다. 퓨즈 블록(204)은 안티퓨즈(402) 및 병렬 요소(404)를 포함할 수 있다. 안티퓨즈(402)는 단선되지 않을 때 개방 회로로서의 역할을 할 수 있고 단선되었을 때 폐쇄 회로가 될 수 있다. 병렬 요소(404)는 병렬 요소(314)와 동일한 것 또는 상이하게 될 수 있다. 병렬 요소(404)는 단선되었을 때의 안티퓨즈(402)보다 상당히 더 높게 선택된 저항값을 가질 것이고, 따라서 단선되지 않은 안티퓨즈(404)는 단선된 것으로서 잘못 감지되지 않을 것이다.
본 발명의 실시예가 다수의 도시적인 실시예를 참조하여 설명되었지만, 본 발명의 원리의 사상 및 범위 내에 속하는 다수의 다른 수정 및 실시예가 당업자에 의해 고안될 수 있음이 이해될 것이다. 더 구체적으로, 본 발명의 사상으로부터 벗어남이 없이 상술한 개시, 도면 및 첨부된 청구항의 범위 내에서 청구 대상 조합 구성의 컴포넌트 부분 및/또는 구성에서 합리적인 변형 및 수정이 가능하다. 컴포넌트 부분 및/또는 구성에서의 변형 및 수정뿐만 아니라, 대안적 사용이 또한 당업자에게 명백해질 것이다.
100 : 전자 제품 102 : 마이크로프로세서
104 : 메모리 제어기 106 : 시스템 메모리
108 : 입력/출력 제어기 110 : 네트워크 제어기
112 : 입력/출력 디바이스 202 : 프로세싱 유닛
204 : 퓨즈 블록 206 : 키
208 : ID 302 : 단선되지 않은 퓨즈
304 : 단선 퓨즈 306,308 : 비트 라인
310 : 제어 전압 312 : 선택 신호
314,404 : 병렬 요소 402 : 안티퓨즈
104 : 메모리 제어기 106 : 시스템 메모리
108 : 입력/출력 제어기 110 : 네트워크 제어기
112 : 입력/출력 디바이스 202 : 프로세싱 유닛
204 : 퓨즈 블록 206 : 키
208 : ID 302 : 단선되지 않은 퓨즈
304 : 단선 퓨즈 306,308 : 비트 라인
310 : 제어 전압 312 : 선택 신호
314,404 : 병렬 요소 402 : 안티퓨즈
Claims (20)
- 값을 저장하기 위한 집적 회로 디바이스의 복수의 퓨즈(a plurality of fuses)와,
상기 퓨즈에 대해 병렬인 복수의 저항(a plurality of resistors)을 포함하되,
각각의 퓨즈는 상기 퓨즈 주위에 잠재적인 손실 경로(a potential dissipation path)를 제공하기 위한 병렬 저항을 포함하는
장치.
- 제 1 항에 있어서,
상기 저항은 원래의 퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
장치.
- 제 1 항에 있어서,
상기 저항은 금속 와이어(metal wire)를 포함하는
장치. - 제 3 항에 있어서,
상기 금속 와이어는 백금(platinum)을 포함하는
장치.
- 제 3 항에 있어서,
상기 금속 와이어는 텅스텐(tungsten)을 포함하는
장치.
- 제 1 항에 있어서,
상기 퓨즈는 안티퓨즈(antifuse)를 포함하는
장치.
- 제 6 항에 있어서,
상기 저항은 단선된(blown) 안티퓨즈(antifuses)보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
장치. - 데이터를 프로세싱하기 위한 프로세싱 유닛과,
값을 저장하기 위한 복수의 퓨즈와,
상기 퓨즈에 대해 병렬인 복수의 저항을 포함하되,
각각의 퓨즈는 상기 퓨즈 주위에 잠재적인 손실 경로를 제공하기 위한 병렬 저항을 포함하는
마이크로프로세서.
- 제 8 항에 있어서,
상기 저장된 값은 암호화 키를 포함하는
마이크로프로세서.
- 제 8 항에 있어서,
상기 저항은 원래 퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
마이크로프로세서.
- 제 10 항에 있어서,
상기 저항 및 상기 퓨즈는 상이한 금속의 와이어를 포함하는
마이크로프로세서.
- 제 11 항에 있어서,
상기 저항은 백금과 텅스텐으로 구성된 그룹으로부터 선택된 금속을 포함하는
마이크로프로세서.
- 제 8 항에 있어서,
상기 퓨즈는 안티퓨즈를 포함하는
마이크로프로세서.
- 제 13 항에 있어서,
상기 저항은 단선된 안티퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
마이크로프로세서.
- 네트워크 제어기와,
시스템 메모리와,
마이크로프로세서를 포함하되, 상기 메모리프로세서는
데이터를 프로세싱하기 위한 프로세싱 유닛과,
값을 저장하기 위한 복수의 퓨즈와,
상기 퓨즈에 대해 병렬인 복수의 저항을 포함하되,
각각의 퓨즈는 상기 퓨즈 주위에 잠재적인 손실 경로를 제공하기 위한 병렬 저항을 포함하는
시스템.
- 제 15 항에 있어서,
상기 저장된 값은 암호화 키를 포함하는
시스템.
- 제 15 항에 있어서,
상기 저항은 원래 퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
시스템.
- 제 17 항에 있어서,
상기 저항 및 상기 퓨즈는 상이한 금속의 와이어를 포함하는
시스템.
- 제 18 항에 있어서,
상기 저항은 백금과 텅스텐으로 구성된 그룹으로부터 선택된 금속을 포함하는
시스템.
- 제 15 항에 있어서,
상기 퓨즈는 안티퓨즈를 포함하고 상기 저항은 단선된 안티퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
시스템.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/651,341 | 2009-12-31 | ||
| US12/651,341 US8242831B2 (en) | 2009-12-31 | 2009-12-31 | Tamper resistant fuse design |
| PCT/US2010/059461 WO2011081811A2 (en) | 2009-12-31 | 2010-12-08 | Tamper resistant fuse design |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120097391A true KR20120097391A (ko) | 2012-09-03 |
| KR101436304B1 KR101436304B1 (ko) | 2014-09-01 |
Family
ID=44186759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020127017035A KR101436304B1 (ko) | 2009-12-31 | 2010-12-08 | 탬퍼링 방지 퓨즈를 포함하는 장치, 마이크로프로세서 및 시스템 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8242831B2 (ko) |
| EP (1) | EP2519952B1 (ko) |
| KR (1) | KR101436304B1 (ko) |
| CN (2) | CN104867519B (ko) |
| WO (1) | WO2011081811A2 (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8242831B2 (en) | 2009-12-31 | 2012-08-14 | Intel Corporation | Tamper resistant fuse design |
| US8854115B2 (en) | 2013-03-05 | 2014-10-07 | Lsi Corporation | Preventing electronic device counterfeits |
| US9639494B2 (en) * | 2013-11-01 | 2017-05-02 | Nvidia Corporation | Setting a PCIE Device ID |
| US9628086B2 (en) * | 2013-11-14 | 2017-04-18 | Case Western Reserve University | Nanoelectromechanical antifuse and related systems |
| US9006794B1 (en) | 2014-01-24 | 2015-04-14 | Altera Corporation | Low-voltage programmable electrical fuses |
| US9270469B2 (en) * | 2014-02-20 | 2016-02-23 | Xilinx, Inc. | Authentication using public keys and session keys |
| FR3050319B1 (fr) * | 2016-04-14 | 2018-05-11 | Stmicroelectronics Sa | Memoire morte configurable |
| US11636907B2 (en) | 2020-06-30 | 2023-04-25 | Nuvoton Technology Corporation | Integrity verification of lifecycle-state memory using multi-threshold supply voltage detection |
| CN113051629B (zh) * | 2021-03-10 | 2022-06-17 | 湖北大学 | 一种基于片上熔丝实现通断型puf的集成电路 |
Family Cites Families (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5847596Y2 (ja) * | 1979-09-05 | 1983-10-29 | 富士通株式会社 | 半導体装置 |
| US4943538A (en) * | 1986-05-09 | 1990-07-24 | Actel Corporation | Programmable low impedance anti-fuse element |
| US5276653A (en) * | 1991-02-13 | 1994-01-04 | Mckenny Vernon G | Fuse protection circuit |
| DE4243888A1 (de) * | 1992-12-23 | 1994-06-30 | Gao Ges Automation Org | Datenträger und Verfahren zur Echtheitsprüfung eines Datenträgers |
| JPH07105685A (ja) | 1993-10-08 | 1995-04-21 | Kawasaki Steel Corp | 半導体記憶回路 |
| US5412593A (en) * | 1994-01-12 | 1995-05-02 | Texas Instruments Incorporated | Fuse and antifuse reprogrammable link for integrated circuits |
| US5976943A (en) * | 1996-12-27 | 1999-11-02 | Vlsi Technology, Inc. | Method for bi-layer programmable resistor |
| US5954817A (en) * | 1996-12-31 | 1999-09-21 | Motorola, Inc. | Apparatus and method for securing electronic information in a wireless communication device |
| CN1189071A (zh) * | 1996-12-31 | 1998-07-29 | 摩托罗拉公司 | 用于在无线通信设备中加密电子信息的装置和方法 |
| US6449170B1 (en) * | 2000-08-30 | 2002-09-10 | Advanced Micro Devices, Inc. | Integrated circuit package incorporating camouflaged programmable elements |
| US7103782B1 (en) * | 2000-09-27 | 2006-09-05 | Motorola, Inc. | Secure memory and processing system having laser-scribed encryption key |
| US7087975B2 (en) * | 2000-12-28 | 2006-08-08 | Infineon Technologies Ag | Area efficient stacking of antifuses in semiconductor device |
| FI115257B (fi) * | 2001-08-07 | 2005-03-31 | Nokia Corp | Menetelmä informaation käsittelemiseksi elektroniikkalaitteessa, järjestelmä, elektroniikkalaite ja suoritinlohko |
| US6944083B2 (en) | 2003-11-17 | 2005-09-13 | Sony Corporation | Method for detecting and preventing tampering with one-time programmable digital devices |
| US6956277B1 (en) * | 2004-03-23 | 2005-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Diode junction poly fuse |
| US7196570B2 (en) * | 2004-05-05 | 2007-03-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple-time programmable resistance circuit |
| JP2006253353A (ja) * | 2005-03-10 | 2006-09-21 | Matsushita Electric Ind Co Ltd | 電気ヒューズモジュール |
| JP2006351108A (ja) * | 2005-06-16 | 2006-12-28 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US7333383B2 (en) * | 2005-08-23 | 2008-02-19 | Infineon Technologies Ag | Fuse resistance read-out circuit |
| WO2007141896A1 (ja) * | 2006-06-05 | 2007-12-13 | Panasonic Corporation | 半導体集積回路 |
| US7561059B2 (en) * | 2006-11-09 | 2009-07-14 | International Business Machines Corporation | Anti-tamper electronic obscurity using E-fuse technology |
| US20080157270A1 (en) * | 2006-12-30 | 2008-07-03 | Kim Deok-Kee | Metal to Metal Low-K Antifuse |
| US20080232152A1 (en) * | 2007-03-22 | 2008-09-25 | International Business Machines Corporation | Method and Structure for Implementing a Reprogrammable ROM |
| US7986024B2 (en) * | 2007-06-29 | 2011-07-26 | Infineon Technologies Ag | Fuse sensing scheme |
| US9069990B2 (en) * | 2007-11-28 | 2015-06-30 | Nvidia Corporation | Secure information storage system and method |
| KR20090084531A (ko) * | 2008-02-01 | 2009-08-05 | 삼성전자주식회사 | 퓨즈 회로 및 이를 포함하는 반도체 메모리 장치 |
| KR101385251B1 (ko) * | 2008-04-02 | 2014-04-17 | 삼성전자주식회사 | 멀티 레벨 안티 퓨즈 및 그 동작 방법 |
| KR101497456B1 (ko) * | 2008-04-29 | 2015-03-02 | 삼성전자주식회사 | 전기퓨즈 회로를 갖는 보안 회로 및 보안 키 프로그램 방법 |
| US7761714B2 (en) * | 2008-10-02 | 2010-07-20 | Infineon Technologies Ag | Integrated circuit and method for preventing an unauthorized access to a digital value |
| US8242831B2 (en) | 2009-12-31 | 2012-08-14 | Intel Corporation | Tamper resistant fuse design |
-
2009
- 2009-12-31 US US12/651,341 patent/US8242831B2/en active Active
-
2010
- 2010-12-08 KR KR1020127017035A patent/KR101436304B1/ko active IP Right Grant
- 2010-12-08 EP EP10841460.8A patent/EP2519952B1/en active Active
- 2010-12-08 WO PCT/US2010/059461 patent/WO2011081811A2/en active Application Filing
- 2010-12-08 CN CN201510145619.6A patent/CN104867519B/zh not_active Expired - Fee Related
- 2010-12-08 CN CN201080051434.4A patent/CN102640229B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN104867519A (zh) | 2015-08-26 |
| EP2519952A4 (en) | 2015-07-15 |
| EP2519952A2 (en) | 2012-11-07 |
| US8242831B2 (en) | 2012-08-14 |
| KR101436304B1 (ko) | 2014-09-01 |
| WO2011081811A2 (en) | 2011-07-07 |
| US20110156801A1 (en) | 2011-06-30 |
| CN102640229B (zh) | 2015-04-29 |
| CN104867519B (zh) | 2018-04-27 |
| CN102640229A (zh) | 2012-08-15 |
| EP2519952B1 (en) | 2017-06-21 |
| WO2011081811A3 (en) | 2011-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8242831B2 (en) | Tamper resistant fuse design | |
| JP6220818B2 (ja) | 識別キーを生成する装置及び方法 | |
| US9685958B2 (en) | Defense against counterfeiting using antifuses | |
| CN103198347B (zh) | 安全设备防篡改电路 | |
| US7512760B2 (en) | Memory control unit and memory system | |
| US6498404B1 (en) | Data carrier with obscured power consumption | |
| KR101727678B1 (ko) | Otp(one-time programmable) 집적 회로 보안 | |
| Xie et al. | A logic resistive memory chip for embedded key storage with physical security | |
| CN110392838B (zh) | 用于集成电路的设备、系统和方法 | |
| US7345943B2 (en) | Unclocked eFUSE circuit | |
| US6796501B2 (en) | Smart card reader circuit and method of monitoring | |
| CN110633777B (zh) | 一种物理不可复制功能标签产生方法及电路 | |
| US7969179B2 (en) | Method and apparatus for increasing security in a system using an integrated circuit | |
| CN106711139B (zh) | 多晶胞芯片 | |
| US6704676B2 (en) | Method and circuit configuration for identifying an operating property of an integrated circuit | |
| US20230139634A1 (en) | Electronic fuse (efuse) designs for enhanced chip security | |
| US7865859B2 (en) | Implementing APS voltage level activation with secondary chip in stacked-chip technology | |
| US20080232152A1 (en) | Method and Structure for Implementing a Reprogrammable ROM | |
| US20080266735A1 (en) | Method and Apparatus for Implementing APS Voltage Level Activation With Secondary Chip in Stacked-Chip Technology | |
| US20140122950A1 (en) | Semiconductor integrated circuit device | |
| JP2000306067A (ja) | Ｉｃカード |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20170804 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20180730 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190729 Year of fee payment: 6 |