KR20120097391A - 탬퍼링 방지 퓨즈 디자인 - Google Patents
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Abstract
탬퍼링 방지 퓨즈 디자인이 전반적으로 제시된다. 이 점에서, 값을 저장하기 위한 집적 회로 디바이스의 복수의 퓨즈와 퓨즈에 병렬인 복수의 저항을 포함하는 장치가 소개되고, 각각의 퓨즈는 퓨즈 주위에 잠재적인 손실 경로를 제공하기 위한 병렬 저항을 포함한다. 다른 실시예가 또한 설명되고 청구된다.
Description
본 발명의 실시예는 집적 회로 퓨즈의 분야, 더 구체적으로는 탬퍼링 방지 퓨즈 디자인(tamper resistant fuse design)에 관한 것이다.
집적 회로 디바이스, 예를 들어, 마이크로프로세서는, 예를 들어, 프로그래밍된 퓨즈에 저장된 암호 키 또는 제조자 코드와 같은, 민감한 정보를 포함할 수 있다. 하지만, 종래의 퓨즈 어레이에 관한 우려는, 단선(blown) 퓨즈와 단선되지 않은(un-blown) 퓨즈 사이의 전압 콘트라스트(voltage contrast)가 해커(hacker) 또는 악의적인 동기를 갖는 위조범(counterfeiter)에 의해 검출가능할 수 있다는 것이다.
본 발명의 실시예는 첨부한 도면과 관련하여 판독될 때 다음의 구성, 예시적인 실시예의 상세한 설명 및 청구항으로부터 명백해질 수 있다. 앞서 그리고 후에 기술되고 도시되는 개시는 본 발명의 구성 및 예시적인 실시예를 개시하는 것에 중점을 두었지만, 본 개시는 오직 도시 및 예시를 위한 것이고 본 발명의 실시예는 이에 제한되지 않음을 명백하게 이해하여야한다.
다음은 도면의 간단한 설명을 나타내고, 도면에서 유사한 참조 번호가 유사한 요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 전자 제품(electronic appliance)의 블록도이다.
도 2는 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 마이크로프로세서의 블록도이다.
도 3은 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
도 4는 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
다음은 도면의 간단한 설명을 나타내고, 도면에서 유사한 참조 번호가 유사한 요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 전자 제품(electronic appliance)의 블록도이다.
도 2는 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 마이크로프로세서의 블록도이다.
도 3은 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
도 4는 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다.
다음의 설명에서, 설명의 목적으로, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정 상세가 제시된다. 하지만, 일 당업자에게 본 발명의 실시예가 이들 특정 상세 없이 실시될 수 있음이 명백해질 것이다. 다른 경우에, 본 발명을 불분명하게 하는 것을 회피하기 위해 구조 및 디바이스가 블록도 형식으로 도시된다.
"일 실시예" 또는 "실시예" 에 대한 이 명세서 전반의 참조는 실시예와 관련하여 설명된 특정 특징, 구조 또는 특성이 본 발명의 적어도 일 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서 전반의 다양한 위치에서 "일 실시예에서" 또는 "실시예에서"라는 표현의 등장은 모두가 반드시 동일한 실시예를 참조하는 것이 아니다. 또한, 특정, 특징, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다.
도 1은 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 전자 제품(electronic appliance)의 블록도이다. 전자 제품(100)은 임의의 매우 다양한 종래(traditional) 및 종래와는 다른 전자 제품(non-traditional electronic appliances) , 랩탑(laptops), 휴대전화(cell phones), 무선 통신 가입자 유닛(wireless communication subscriber units), 개인용 디지털 보조장치(personal digital assistants), 또는 본 발명의 교시로부터 장점을 취하는 임의의 전기 제품을 나타내기 위한 것이다. 도시된 예시의 실시예에 따라, 전자 제품(100)은 도 1에서 도시된 바와 같이 연결된 마이크로프로세서(102), 메모리 제어기(104), 시스템 메모리(106), 입력/출력 제어기(108), 네트워크 제어기(110), 입력/출력 디바이스(112) 중 하나 이상을 포함할 수 있다.
마이크로프로세서(102)는 임의의 매우 다양한 제어 로직을 나타낼 수 있으며, 마이크로프로세서, 프로그램 가능 로직 디바이스(Programmable Logic Device;PLD), 프로그램가능 로직 어레이(Programmable Logic Array;PLA), 주문형 집적회로(Application Specific Integrated Circuit;ASIC), 마이크로제어기, 및 유사한 것 중 하나 이상을 포함하지만 이에 제한되지 않고, 본 발명은 이 점에 있어서 제한되지 않는다. 일 실시예에서, 마이크로프로세서(102)는 인텔® 호환 프로세서이다. 마이크로프로세서(102)는 예를 들어 애플리케이션 또는 운영 시스템에 의해 호출(invoked)될 수 있는 복수의 머신 레벨 명령어를 포함한 명령어 세트를 가질 수 있다. 마이크로프로세서(102)는 도 2에 관하여 더욱 자세하게 후술하는 바와 같이 요소들을 포함할 수 있다.
메모리 제어기(104)는 전자 제품(100)의 다른 컴포넌트와 시스템 메모리(106)를 인터페이스시키는 임의의 타입의 칩셋 또는 제어 로직을 나타낼 수 있다. 일 실시예에서, 마이크로프로세서(102)와 메모리 제어기(104)를 통신가능하게(communicatively) 연결하는 링크는, 인텔® 퀵패스 인터커넥트(Intel® QuickPath Interconnect)와 같은 고속/주파수 직렬 링크일 수 있다. 다른 실시예에서, 메모리 제어기(104)는 마이크로프로세서(102)와 함께 집적된 패키지로 통합될 수 있다.
시스템 메모리(106)는 마이크로프로세서(102)에 의해 사용될 수 있거나 사용될 데이터 및 명령어를 저장하는데 사용되는 임의의 타입의 메모리 디바이스를 나타낼 수 있다. 통상적으로, 본 발명은 이 점에 있어서 제한되지 않지만, 시스템 메모리(106)는 전형적으로 동적 랜덤 액세스 메모리(Dynamic Random Access Memory;DRAM)로 구성될 것이다. 일 실시예에서, 시스템 메모리(106)는 램버스 DRAM(Rambus DRAM;RDRAM)으로 구성될 수 있다. 다른 실시예에서, 시스템 메모리(106)는 더블 데이터 속도 동기식 DRAM(Double Data Rate Synchronous DRAM;DDRSDRAM)으로 구성될 수 있다.
입력/출력(I/O) 제어기(108)는 I/O 디바이스(112)를 전자 제품(100)의 다른 컴포넌트와 인터페이스시키는 임의의 타입의 칩셋 또는 제어 로직을 나타낼 수 있다. 일 실시예에서, I/O 제어기(108)는 사우스 브릿지(south bridge)로 지칭할 수 있다. 다른 실시예에서, I/O 제어기(108)는 2003년 4월 15일 발표된 PCI 특화 분야 그룹(Special Interest Group)의, 주변 컴포넌트 인터커넥트(Peripheral Component Interconnect;PCI) 익스프레스™ 기본 사양, 개정 1.0a 및/또는 다른 개정을 준수할 수 있다.
네트워크 제어기(110)는 전자 제품(100)이 다른 전자 제품 또는 디바이스와 통신하는 것을 허용하는 임의의 타입의 디바이스를 나타낼 수 있다. 일 실시예에서, 네트워크 제어기(110)는 국제 전기 전자 기술자 협회(The Institute of Electrical and Electronics Engineers, Inc.)(IEEE) 802.11b 표준(1999년 판 ANSI/IEEE 표준 802.11의 증보판,1999년 9월 16일 승인됨)을 준수할 수 있다. 다른 실시예에서, 네트워크 제어기(110)는 이더넷 네트워크 인터페이스 카드가 될 수 있다.
입력/출력(I/O) 디바이스(112)는 전자 제품(100)으로 입력을 제공하거나 전자제품으로부터 출력을 프로세싱하는 임의의 타입의 디바이스, 주변장치 또는 컴포넌트를 나타낼 수 있다.
도 2는 본 발명의 일 실시예에 따라, 탬퍼링 방지 퓨즈 디자인을 구현하기에 적합한 예시의 마이크로프로세서의 블록도이다. 도시된 바와 같이 마이크로프로세서(102)는 프로세싱 유닛(202) 및 퓨즈 블록(204)을 포함할 수 있고 퓨즈 블록(204)은 키(206) 및 ID(208)를 포함할 수 있다. 마이크로프로세서(102)는 또한 도시되지 않은 컴포넌트 또는 기능, 예를 들어, 메모리 제어기(104)를 통합할 수 있다.
프로세싱 유닛(202)은 마이크로프로세서(102)의 논리적 및 기능적 요소를 나타낸다. 일부 예시에서, 프로세싱 유닛(202)은 프로세서 코어(processor core), 부동 소수점 유닛(floating point unit), 제어기, 저항(register), 포인터(pointer) 등을 포함할 수 있다.
퓨즈 블록(204)은 퓨즈 또는 안티퓨즈(antifuse) 또는 본 발명의 교시로부터 장점을 취할 수 있는 다른 컴포넌트를 선택적으로 단선시킴으로써 프로그래밍되는 하드웨어내장 값(hardwired value)을 나타낸다. 키(206) 및 ID(208)를 포함하는 것으로서 도시되었지만, 퓨즈 블록(204)은 여기에 설명된 탬퍼링 방지 퓨즈 디자인으로부터 장점을 취할 수 있는 다른 필드 또는 값을 포함할 수 있다. 키(206)는 안전한 통신을 구현하기 위해 프로세싱 유닛(202)에 의해 사용된 비밀 암호화 키(secret encryption key)를 나타낼 수 있다. ID(208)는 여기에 설명된 탬퍼링 방지 퓨스 디자인으로부터 장점을 취할 수 있는 제조자 또는 시스템 또는 다른 고유한 신원(other unique identification)을 나타낼 수 있다.
도 3은 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다. 퓨즈 블록(204)은 단선되지 않은 퓨즈(unblown fuse)(302), 단선 퓨즈(blown fuse)(304), 비트 라인(306), 비트 라인(308), 제어 전압(310), 선택 신호(312) 및 병렬 요소(314)를 포함할 수 있다. 퓨즈(302 및 304)는 키(206) 또는 ID(208)의 일부분을 포함할 수 있고 제조 프로세스 중 프로그램될 수 있다. 프로세싱 유닛(202)은 선택 신호(312)를 인에이블링(enabling)하고 비트 라인(306 및 308)을 각각 판독함으로써 퓨즈(302 및 304)에 저장된 값에 액세스할 수 있다. 단선되지 않은 퓨즈(302)가 폐쇄 회로로서 역할을 하기 때문에 제어 전압(310)은 비트 라인(306)으로 전달될 수 있는 반면 단선 퓨즈(304)는 개방 회로로서 역할을 하기 때문에 제어 전압(310)이 비트 라인(308)으로의 손실 경로(dissipation path)(병렬 요소(314)에 대한 것이 아니라면)를 갖지 않을 것이며, 이렇게 함으로써 퓨즈(302와 304) 사이에 잠재적으로 관찰가능한 전압 콘트라스트를 생성할 것이다.
병렬 요소(314)는 퓨즈 주위에 잠재적 손실 경로를 제공하기 위해 퓨즈(302 및 304)에 대해 병렬인 저항 또는 퓨즈 요소를 나타낼 수 있다. 병렬 요소(314)는 단선되지 않은 퓨즈(302)보다 상당히 더 높게 선택된 저항값을 가질 것이어서, 단선 퓨즈(304)는 단선되지 않은 것으로서 잘못 감지되지 않을 것이다. 병렬 요소(314)가 개방 회로로서 역할을 하도록 병렬 요소(314)는 또한 높은 저항값을 갖지 않을 것이어서, 단선 퓨즈(304) 주위에 유효한 손실 경로가 존재하지 않을 것이다.
일 실시예에서, 병렬 요소(314)는 퓨즈(302 및 304)와 동일한 재료의 금속 와이어이다. 다른 실시예에서, 병렬 요소(314)는 퓨즈(302 및 304)와 상이한 재료의 금속 와이어이다. 병렬 요소(314)는 예를 들어, 백금(platinum) 또는 텅스텐(tungsten)과 같은 금속을 포함할 수 있지만, 이에 제한되지 않는다.
도 4는 본 발명의 일 실시예에 따른, 예시의 탬퍼링 방지 퓨즈 디자인의 블록도이다. 퓨즈 블록(204)은 안티퓨즈(402) 및 병렬 요소(404)를 포함할 수 있다. 안티퓨즈(402)는 단선되지 않을 때 개방 회로로서의 역할을 할 수 있고 단선되었을 때 폐쇄 회로가 될 수 있다. 병렬 요소(404)는 병렬 요소(314)와 동일한 것 또는 상이하게 될 수 있다. 병렬 요소(404)는 단선되었을 때의 안티퓨즈(402)보다 상당히 더 높게 선택된 저항값을 가질 것이고, 따라서 단선되지 않은 안티퓨즈(404)는 단선된 것으로서 잘못 감지되지 않을 것이다.
본 발명의 실시예가 다수의 도시적인 실시예를 참조하여 설명되었지만, 본 발명의 원리의 사상 및 범위 내에 속하는 다수의 다른 수정 및 실시예가 당업자에 의해 고안될 수 있음이 이해될 것이다. 더 구체적으로, 본 발명의 사상으로부터 벗어남이 없이 상술한 개시, 도면 및 첨부된 청구항의 범위 내에서 청구 대상 조합 구성의 컴포넌트 부분 및/또는 구성에서 합리적인 변형 및 수정이 가능하다. 컴포넌트 부분 및/또는 구성에서의 변형 및 수정뿐만 아니라, 대안적 사용이 또한 당업자에게 명백해질 것이다.
100 : 전자 제품 102 : 마이크로프로세서
104 : 메모리 제어기 106 : 시스템 메모리
108 : 입력/출력 제어기 110 : 네트워크 제어기
112 : 입력/출력 디바이스 202 : 프로세싱 유닛
204 : 퓨즈 블록 206 : 키
208 : ID 302 : 단선되지 않은 퓨즈
304 : 단선 퓨즈 306,308 : 비트 라인
310 : 제어 전압 312 : 선택 신호
314,404 : 병렬 요소 402 : 안티퓨즈
104 : 메모리 제어기 106 : 시스템 메모리
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208 : ID 302 : 단선되지 않은 퓨즈
304 : 단선 퓨즈 306,308 : 비트 라인
310 : 제어 전압 312 : 선택 신호
314,404 : 병렬 요소 402 : 안티퓨즈
Claims (20)
- 값을 저장하기 위한 집적 회로 디바이스의 복수의 퓨즈(a plurality of fuses)와,
상기 퓨즈에 대해 병렬인 복수의 저항(a plurality of resistors)을 포함하되,
각각의 퓨즈는 상기 퓨즈 주위에 잠재적인 손실 경로(a potential dissipation path)를 제공하기 위한 병렬 저항을 포함하는
장치.
- 제 1 항에 있어서,
상기 저항은 원래의 퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
장치.
- 제 1 항에 있어서,
상기 저항은 금속 와이어(metal wire)를 포함하는
장치. - 제 3 항에 있어서,
상기 금속 와이어는 백금(platinum)을 포함하는
장치.
- 제 3 항에 있어서,
상기 금속 와이어는 텅스텐(tungsten)을 포함하는
장치.
- 제 1 항에 있어서,
상기 퓨즈는 안티퓨즈(antifuse)를 포함하는
장치.
- 제 6 항에 있어서,
상기 저항은 단선된(blown) 안티퓨즈(antifuses)보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
장치. - 데이터를 프로세싱하기 위한 프로세싱 유닛과,
값을 저장하기 위한 복수의 퓨즈와,
상기 퓨즈에 대해 병렬인 복수의 저항을 포함하되,
각각의 퓨즈는 상기 퓨즈 주위에 잠재적인 손실 경로를 제공하기 위한 병렬 저항을 포함하는
마이크로프로세서.
- 제 8 항에 있어서,
상기 저장된 값은 암호화 키를 포함하는
마이크로프로세서.
- 제 8 항에 있어서,
상기 저항은 원래 퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
마이크로프로세서.
- 제 10 항에 있어서,
상기 저항 및 상기 퓨즈는 상이한 금속의 와이어를 포함하는
마이크로프로세서.
- 제 11 항에 있어서,
상기 저항은 백금과 텅스텐으로 구성된 그룹으로부터 선택된 금속을 포함하는
마이크로프로세서.
- 제 8 항에 있어서,
상기 퓨즈는 안티퓨즈를 포함하는
마이크로프로세서.
- 제 13 항에 있어서,
상기 저항은 단선된 안티퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
마이크로프로세서.
- 네트워크 제어기와,
시스템 메모리와,
마이크로프로세서를 포함하되, 상기 메모리프로세서는
데이터를 프로세싱하기 위한 프로세싱 유닛과,
값을 저장하기 위한 복수의 퓨즈와,
상기 퓨즈에 대해 병렬인 복수의 저항을 포함하되,
각각의 퓨즈는 상기 퓨즈 주위에 잠재적인 손실 경로를 제공하기 위한 병렬 저항을 포함하는
시스템.
- 제 15 항에 있어서,
상기 저장된 값은 암호화 키를 포함하는
시스템.
- 제 15 항에 있어서,
상기 저항은 원래 퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
시스템.
- 제 17 항에 있어서,
상기 저항 및 상기 퓨즈는 상이한 금속의 와이어를 포함하는
시스템.
- 제 18 항에 있어서,
상기 저항은 백금과 텅스텐으로 구성된 그룹으로부터 선택된 금속을 포함하는
시스템.
- 제 15 항에 있어서,
상기 퓨즈는 안티퓨즈를 포함하고 상기 저항은 단선된 안티퓨즈보다 높은 저항값을 갖고 개방 회로보다 낮은 저항값을 갖는 퓨즈를 포함하는
시스템.
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