KR20120094347A - 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 45
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 23
- 239000010703 silicon Substances 0.000 title claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 21
- 238000012545 processing Methods 0.000 claims abstract description 17
- 238000005553 drilling Methods 0.000 claims abstract description 16
- 239000000126 substance Substances 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000011368 organic material Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 238000012546 transfer Methods 0.000 claims description 4
- 238000004891 communication Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 239000007789 gas Substances 0.000 description 11
- 238000003672 processing method Methods 0.000 description 11
- 238000000708 deep reactive-ion etching Methods 0.000 description 7
- 239000000155 melt Substances 0.000 description 6
- 230000035882 stress Effects 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 3
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035484 reaction time Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
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- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- High Energy & Nuclear Physics (AREA)
- Electromagnetism (AREA)
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Abstract
본 발명은 반도체 기판에 포토레지스트를 코팅하는 단계와, 레이저 드릴링을 통해 상기 포토레지스트가 코팅된 반도체 기판에 홀을 형성하는 단계와, 상기 홀의 측벽에 존재하는 용융물 및 응력부가 제거되도록 홀의 측벽을 에칭하는 단계와, 상기 반도체 기판에 형성된 포토 레지스트를 제거하는 단계를 포함하고, 상기 에칭 단계는 화학적 다운스트림 에칭을 통해 수행되는 것을 특징으로 하는 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩에 관한 것으로서, 심도반응성이온에칭 및 레이저 드릴링의 단점을 극복함과 아울러 간편하고 빠른 가공 및 대면적 가공이 가능한 관통형 실리콘 비아의 가공방법을 제공하기 위한 것이다.
Description
본 발명은 레이저 드릴링 및 에칭 공정이 혼합된 하이브리드 공정을 이용한 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩에 관한 것이다.
각종 반도체 칩의 고밀도 집적 배열로 인한 공간 활용의 극대화는 반도체 관련 기술분야에서 중요한 위치를 차지하고 있다. 이러한 고밀도 집적 배열은 이 기술분야에서 초기에는 주로 나노 공정의 개발로 인한 반도체 칩의 소형화를 통하여 주도되는 것이었다.
그러나 반도체 칩의 소형화를 통한 반도체 칩의 성능 향상은 점차 한계점을 드러내고 있으며, 이를 극복하기 위한 방안으로서 반도체 칩의 적층 배열을 통하여 제한된 면적 안에서 고밀도 집적을 이룰 수 있는 멀티 칩 패키지 기술이 대두되고 있다.
이러한 적층 기술의 하나로서 관통형 실리콘 비아(Through Si Via, TSV) 기술을 이용한 칩 적층을 들 수 있다. 관통형 실리콘 비아 기술이란 반도체 기판(실리콘 기판)을 관통하는 홀을 형성하고, 칩 적층시 반도체 기판의 위와 아래를 연결하여 Chip 간 신호 및 파워를 전달할 수 있게 만드는 기술을 말한다.
관통형 실리콘 비아(TSV)의 가공은 일반적으로 심도반응성이온에칭(Deep Reactive Ion Etching, DRIE) 또는 레이저 드릴링(Laser Drilling)이 사용되고 있다.
심도반응성이온에칭(DRIE)의 경우 작은 비아 직경을 형성할 수 있는 이점이 있으나, 리소그라피 공정(마스크 제작 및 노광)이 필수적으로 요구될 뿐 아니라 금속층 또는 유기물층을 가공할 수 없는 문제가 있다.
레이저 드릴링의 경우 금속층 또는 유기물층의 가공이 가능하여 반도체 공정 중 어느 단계(예를 들어, VIA-LAST 공정)에서도 수행이 가능하다는 이점이 있으며, 리소그래피 공정이 필요없는 이점이 있다. 그러나, 도 1의 도시와 같이 홀(3)의 측벽(11)에 용융물(5)이 발생될 수 있으며, 측벽(11)에 존재하는 열 응력에 의한 파손의 유발이 가능한 문제가 있다. 아울러 반도체 기판(50)의 상면(13)에 표면잔유물(7, surface debris)이 발생할 수 있는 단점이 있다.
본 발명은 상기와 같은 문제점를 해결하기 위해 안출된 것으로서, 심도반응성이온에칭 및 레이저 드릴링의 단점을 극복함과 아울러 간편하고 빠른 가공 및 대면적 가공이 가능한 관통형 실리콘 비아의 가공방법을 제공하기 위한 것이다.
상기한 과제를 실현하기 위해 본 발명은 반도체 기판에 포토레지스트를 코팅하는 단계와, 레이저 드릴링을 통해 상기 포토레지스트가 코팅된 반도체 기판에 홀을 형성하는 단계와, 상기 홀의 측벽에 존재하는 용융물 및 응력부가 제거되도록 홀의 측벽을 에칭하는 단계와, 상기 반도체 기판에 형성된 포토 레지스트를 제거하는 단계를 포함하고, 상기 에칭 단계는 화학적 다운스트림 에칭을 통해 수행되는 것을 특징으로 하는 관통형 실리콘 비아의 가공방법을 개시한다.
상기 레이저 드릴링은 피코초 또는 펨토초 펄스 레이저를 사용하여 수행될 수 있다.
상기 에칭 단계는 상기 반도체 기판이 수용된 챔버와 연통된 도파관에 에칭 가스를 공급하는 단계와, 상기 도파관에 설치된 플라즈마 발생기를 이용하여 상기 에칭 가스를 플라즈마 상태로 만드는 단계와, 상기 도파관 및 챔버에 하강 기류를 형성시켜 상기 플라즈마를 반도체 기판으로 이송시키는 단계를 포함할 수 있다. 여기서, 상기 에칭가스는 NF3를 포함할 수 있다.
상기 포토레지스트의 코팅 전에 상기 반도체 기판에 금속 또는 유기물 재질의 전도층을 추가로 형성할 수 있다.
상기와 같은 구성의 본 발명에 의하면, 레이저 드릴링 공정 및 에칭 공정이 혼합된 하이브리드 공정을 사용하여 심도성반응에칭의 단점(리소그라피 공정 필요,금속 또는 유기물 가공불가)과 레이저드릴링의 단점(홀 측벽에 응력부 및 용융물 발생, 반도체 기판 표면에 표면잔유물 발생)을 모두 극복할 수 있다.
또한, 홀 측벽의 에칭 방법으로 화학적 다운스트림 에칭을 사용하여 대면적가공에 용이할 뿐 아니라 공정 속도가 향상된 가공방법을 제공할 수 있다.
도 1은 레이저 드릴링을 이용한 관통형 실리콘 비아의 가공방법을 나타내 도면.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 관통형 실리콘 비아의 가공방법을 나타내는 도면.
도 3은 화학적 다운스트림 에칭을 통한 측벽의 에칭과정을 나타내는 개략도.
도 4a 및 4b는 화학적 다운스트림 에칭을 통한 에칭 결과를 나타내는 사진.
도 5a 내지 5e는 본 발명의 다른 실시예에 따른 관통형 실리콘 비아의 가공방법을 나타내는 도면.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 관통형 실리콘 비아의 가공방법을 나타내는 도면.
도 3은 화학적 다운스트림 에칭을 통한 측벽의 에칭과정을 나타내는 개략도.
도 4a 및 4b는 화학적 다운스트림 에칭을 통한 에칭 결과를 나타내는 사진.
도 5a 내지 5e는 본 발명의 다른 실시예에 따른 관통형 실리콘 비아의 가공방법을 나타내는 도면.
이하, 본 발명과 관련된 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩에 대하여 도면을 참조하여 보다 상세하게 설명한다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 관통형 실리콘 비아의 가공방법을 나타내는 도면이다.
먼저, 도 2a의 도시와 같이 반도체 기판(10, 실리콘 기판)이 준비된다. 본 실시예는 관통형 실리콘 비아(TSV)를 기판공정(FEOL; Front End Of the Line) 이전에 형성하는 경우를 나타내고 있으며, 그 이후에는 배선공정(BEOL; Back End Of the Line)이 진행되게 된다.
다음으로, 도 2b의 도시와 같이 반도체 기판(10) 위에 포토레지스트(30, Photoresist)를 코팅한다. 포토레지스트(30)는 감광성 수지를 스핀 코팅 방식으로 증착한 후 프리베이크 공정을 통해 반도체 기판(10) 위에 형성될 수 있다.
다음으로, 도 2c와 같이 레이저 드릴링을 통해 포토레지스트(30)가 코팅된 반도체 기판(10)에 홀(3)을 형성한다. 레이저(1)가 포토레지스트(30) 및 반도체 기판(10)에 집속됨에 따라 이들이 용융되어 제거되며, 그에 따라 반도체 기판(10)에 홀(3)이 형성되게 되는 것이다.
이 때 레이저(1)는 유기물, 금속, 실리콘 등의 광분해가 용이한 각종 펄스레이저로서, 나노초의 펄스폭을 갖는 레이저를 사용할 수도 있으나 반도체 기판(10)의 변형을 최소화 할 수 있도록 피코초나 펨토초의 펄스폭을 갖는 레이저를 사용하는 것이 바람직하다.
레이저 드릴링을 통한 홀(3) 가공시 레이저 가공의 특성상 표면 잔유물(7)이 발생하게 된다. 도 2c에 도시된 바와 같이, 표면 잔유물(7)은 포토레지스트(30) 위에 발생하게 되며, 포토레지스트(30)는 표면 잔유물(7)이 반도체 기판(10) 위에 직접 발생하는 것을 방지하는 기능을 한다.
홀(3)의 측벽(11)에는 레이저 가공시 발생한 열에 의한 열응력이 발생하여, 측벽(11)으로부터 일정 두께(예를 들어, 2.5㎛)만큼 응력부가 존재하게 된다. 아울러, 측벽(11)의 표면에는 실리콘이 용융된 용융물이 발생하게 된다. 이와 같은 응력부 및 용융물을 제거하기 위하여 도 2d와 같이 홀(3)의 측벽을 에칭(또는 크리닝)한다.
홀(3)의 측벽(11)에 대한 에칭 방법으로서, 심도반응성이온에칭(Deep Reactive Ion Etching)이나 습식에칭(Wet Etching)의 사용이 가능하다. 그러나, 심도반응성이온에칭의 경우 가공속도가 느릴 뿐 아니라 가공면이 거칠며, 용융물만 제거되는 것이 아니라 보다 넓게 가공이 되는 문제가 발생하였다. 아울러, 습식에칭의 경우에도 정밀 가공에 한계가 있으며, 에칭액이 소자에 손상을 줄 위험이 존재한다.
이러한 문제를 해결하기 위한 에칭 방법으로서 화학적 다운스트림 에칭(Chemical Downstream Etching)이 사용될 수 있다.
도 3은 화학적 다운스트림 에칭을 통한 측벽의 에칭과정을 나타내는 개략도이다.
화학적 다운스트림 에칭을 위한 장치는 반도체 기판(10)을 수용하기 위한 챔버(41)와, 챔버(41)의 상측에 연결된 도파관(42)과, 도파관(42)에 설치된 플라즈마 발생기(43)와, 챔버(41)의 하측에 연결된 배기관(44)을 포함하는 구조를 가질 수 있다.
도파관(42)을 통해 에칭 가스를 공급하고, 플라즈마 발생기(43)를 이용하여 에칭 가스를 플라즈마 상태로 만든다. 플라즈마 발생기(43)는 공급된 에칭 가스를 마이크로 웨이브에 의해 여기시켜 에칭 가스를 플라즈마화시킨다. 본 실시예에 따르면, 에칭 가스는 NF3를 포함하며, 부가적으로 질소 가스를 함유할 수도 있다.
다음으로, 도파관(42) 및 챔버(41)에 하강 기류(downstream)를 형성시켜 플라즈마를 반도체 기판(10)으로 이송시킨다. 하강 기류는 배기관(44)과 도파관(42) 사이에 압력차를 형성시킴으로써 형성되며, 하강기류에 의해 이송된 플라즈마는 기판 측벽과 반응하여 에칭반응이 일어나도록 한다.
이 때 포토레지스트(30)는 반도체 기판(20)의 상면이 에칭되는 것을 방지하는 배리어(barrier)로서의 기능을 하며, 그에 따라 기판 측벽(11)에만 에칭 반응이 일어나게 된다. 미반응 플라즈마 가스는 배기관(44)을 통해 외부로 배출되게 된다.
도 4a 및 4b는 화학적 다운스트림 에칭을 통한 에칭 결과를 나타내는 사진들이다. 본 실시예에서는 에칭 가스를 약 2000sccm의 유량으로서 공정시간은 1분 내외로 하였다.
도 4a 및 4b는 각각 에칭 전후의 상태를 나타내고 있으며, 이에 따르면 측벽(11)이 표면으로부터 소정의 두께만이 매끄럽게 에칭된 것을 알 수 있다.
이와 같은 화학적 다운스트림 에칭에 의하면, 에칭 가스의 유량 및 반응시간에 따라 에칭 두께의 정밀 제어가 가능하며, 그에 따라 용융물 및 응력부만을 제거할 수 있다. 아울러, 공정이 간편하고 대면적 가공이 용이하며, 2분 이내로서 공정 속도가 빠른 장점이 있다.
에칭 공정이 완료된 후, 도 2e의 도시와 같이 포토레지스트(30)을 제거한다. 이 때, 포토레지스트(30)에 부착된 표면잔유물(7)도 함께 제거되게 된다. 그리고, 이와 같은 방법에 의해 관통형 실리콘 비아를 가공하여 제조된 반도체 칩을 이용하여 멀티 칩 패키지를 제작할 수 있다.
도 5a 내지 5e는 본 발명의 다른 실시예에 따른 관통형 실리콘 비아의 가공방법을 나타내는 도면이다.
본 실시예의 관통형 실리콘 비아의 가공방법에 따르면, 포토레지스트(30)의 코팅 전에 반도체 기판(10)에 전도층(30)을 추가로 형성한다(도 5a 참조). 여기서, 전도층(30)은 구리(Cu)나 텅스텐(W) 등의 금속층(금속회로) 또는 유기물층을 의미한다. 본 실시예의 가공방법은 전도층(30)의 형성 단계를 제외하면 앞선 실시예에 따른 가공방법과 동일한 공정을 가지며, 동일한 공정에 대해서는 설명을 생략하기로 한다.
본 실시예의 경우 기판공정과 배선공정의 사이에 비아를 형성하거나, 배선공정 후 비아를 형성하는데 적용될 수 있다.
도 5c에 도시된 바와 같이, 레이저 드릴링 가공시 전도층(30)에 레이저 조사부분이 용융되어 홀이 형성되게 되며, 그 이후의 공정은 앞선 실시예와 동일하게 이루어지게 된다.
관통형 실리콘 비아의 가공을 위해 심도반응성이온에칭(DRIE)만을 사용하는 경우 금속 또는 유기물의 전도층(30)을 가공할 수 없는 문제가 있다. 따라서, 배선공정 후 비아를 형성하는 비아-라스트(VIA-LAST) 공정에는 심도반응성이온에칭(DRIE)을 적용할 수 없다.
본 발명에서는 레이저 드릴링 후 에칭 공정을 수행함으로써 금속 또는 유기물의 전도층(30)의 가공이 가능하며, 따라서 상기와 같은 문제의 해결이 가능하다 할 것이다.
이상에서는 본 발명에 따른 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩을 첨부한 도면들을 참조로 하여 설명하였으나, 본 발명은 본 명세서에 개시된 실시예와 도면에 의해 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 당업자에 의해 다양한 변형이 이루어질 수 있다.
Claims (6)
- 반도체 기판에 포토레지스트를 코팅하는 단계;
레이저 드릴링을 통해 상기 포토레지스트가 코팅된 반도체 기판에 홀을 형성하는 단계;
상기 홀의 측벽에 존재하는 용융물 및 응력부가 제거되도록 홀의 측벽을 에칭하는 단계; 및
상기 반도체 기판에 형성된 포토 레지스트를 제거하는 단계를 포함하고,
상기 에칭 단계는 화학적 다운스트림 에칭을 통해 수행되는 것을 특징으로 하는 관통형 실리콘 비아의 가공방법. - 제1항에 있어서,
상기 레이저 드릴링은 피코초 또는 펨토초 펄스 레이저를 사용하여 수행되는 것을 특징으로 하는 관통형 실리콘 비아의 가공방법. - 제1항에 있어서, 상기 에칭 단계는,
상기 반도체 기판이 수용된 챔버와 연통된 도파관에 에칭 가스를 공급하는 단계;
상기 도파관에 설치된 플라즈마 발생기를 이용하여 상기 에칭 가스를 플라즈마 상태로 만드는 단계; 및
상기 도파관 및 챔버에 하강 기류를 형성시켜 상기 플라즈마를 반도체 기판으로 이송시키는 단계를 포함하는 것을 특징으로 하는 관통형 실리콘 비아의 가공방법. - 제3항에 있어서,
상기 에칭가스는 NF3를 포함하는 것을 특징으로 하는 관통형 실리콘 비아의 가공방법. - 제1항에 있어서,
상기 포토레지스트의 코팅 전에 상기 반도체 기판에 금속 또는 유기물 재질의 전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 관통형 실리콘 비아의 가공방법. - 제1항 내지 제5항 중 어느 한 항을 따르는 관통형 실리콘 비아의 가공방법에 의해 제조된 반도체 칩.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110013797A KR101219386B1 (ko) | 2011-02-16 | 2011-02-16 | 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110013797A KR101219386B1 (ko) | 2011-02-16 | 2011-02-16 | 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120094347A true KR20120094347A (ko) | 2012-08-24 |
| KR101219386B1 KR101219386B1 (ko) | 2013-01-21 |
Family
ID=46885273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110013797A KR101219386B1 (ko) | 2011-02-16 | 2011-02-16 | 관통형 실리콘 비아의 가공방법 및 그에 의해 제조된 반도체 칩 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101219386B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117747544A (zh) * | 2024-02-19 | 2024-03-22 | 中国科学院长春光学精密机械与物理研究所 | 一种硅通孔的形成方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002025980A (ja) * | 2000-07-03 | 2002-01-25 | Speedfam Co Ltd | 半導体ウエハの製造方法 |
| DE60211728T2 (de) | 2001-10-01 | 2007-05-03 | Xsil Technology Ltd. | Verfahren und vorrichtung zur bearbeitung von substraten |
| KR100594517B1 (ko) | 2004-10-08 | 2006-06-30 | 한국기계연구원 | 레이저 가공시에 발생하는 잔여물 제거 방법 |
| DE102005042074A1 (de) * | 2005-08-31 | 2007-03-08 | Forschungsverbund Berlin E.V. | Verfahren zur Erzeugung von Durchkontaktierungen in Halbleiterwafern |
-
2011
- 2011-02-16 KR KR1020110013797A patent/KR101219386B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117747544A (zh) * | 2024-02-19 | 2024-03-22 | 中国科学院长春光学精密机械与物理研究所 | 一种硅通孔的形成方法 |
| CN117747544B (zh) * | 2024-02-19 | 2024-05-24 | 中国科学院长春光学精密机械与物理研究所 | 一种硅通孔的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101219386B1 (ko) | 2013-01-21 |
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