KR20120078902A - 발광소자 - Google Patents

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KR20120078902A
KR20120078902A KR1020110000201A KR20110000201A KR20120078902A KR 20120078902 A KR20120078902 A KR 20120078902A KR 1020110000201 A KR1020110000201 A KR 1020110000201A KR 20110000201 A KR20110000201 A KR 20110000201A KR 20120078902 A KR20120078902 A KR 20120078902A
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Abstract

실시 예에 따른 발광소자는 활성층에서 발생되는 광에 대한 외부양자효율을 증가시키기 용이한 구조를 갖도록, 실시 예는, 기판 및 상기 기판 상에 배치되며, 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 활성층을 포함하는 발광구조물을 포함하고, 상기 발광구조물의 두께는, 상기 기판의 두께 대비 0.3배 내지 1배인 발광소자를 제공한다.

Description

발광소자{Light emitting device}
실시 예는 발광소자에 관한 것으로서, 더욱 상세하게는 활성층에서 발생되는 광에 대한 외부양자효율을 증가시키기 용이한 구조를 갖는 발광소자에 관한 것이다.
일반적으로, 발광소자의 하나인 발광 다이오드(Light Emitting Diode, LED)는 전자와 홀의 재결합을 기초로 발광하는 반도체소자로서, 광통신, 전자기기 등에서 광원으로 널리 사용되는 것이다.
발광 다이오드에 있어서, 발광하는 광의 주파수(혹은 파장)은 반도체소자에 사용되는 재료의 밴드 갭 함수로서, 작은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 낮은 에너지와 긴 파장의 광자가 발생하고, 넓은 밴드 갭을 갖는 반도체 재료를 사용하는 경우 짧은 파장의 광자가 발생한다.
예를 들어, AlGaInP 물질은 적색 파장의 광을 발생시키고, 실리콘 카바이드(SiC)와 Ⅲ족 질화물계 반도체, 특히 GaN는 청색 또는 자외선 파장의 광을 발생시킨다.
그 중에서, 발광다이오드는 GaN의 벌크 단결정체를 형성할 수 없기 때문에, GaN 결정의 성장에 적합한 기판을 사용하여야 하며, 대표적으로 사파이어 기판이 사용된다.
최근에는 발광소자를 조명광원으로 이용하기 위해서 고휘도화가 요구되고 있으며, 이러한 고휘도화를 달성하기 위하여 전류를 균일하게 확산시켜 발광 효율을 증가시킬 수 있는 발광소자를 제작하기 위한 연구가 진행 중에 있다.
실시 예의 목적은, 활성층에서 발생되는 광에 대한 외부양자효율을 증가시키기 용이한 구조를 갖는 발광소자를 제공함에 있다.
실시 예에 따른 발광소자는, 기판 및 상기 기판 상에 배치되며, 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 활성층을 포함하는 발광구조물을 포함하고, 상기 발광구조물의 두께는, 상기 기판의 두께 대비 0.3배 내지 1배일 수 있다.
실시 예에 따른 발광소자는, 발광구조물의 두께를 2.2㎛ 내지 2.5㎛의 배수이거나, 또는 기판의 두께 대비 0.3배 내지 1배로 함으로써, 외부 양자효율을 증가시킬 수 있는 이점이 있다.
또한, 실시 예에 따른 발광소자는, 제1 반도체층의 두께를 발광구조물의 두께 대비 1/3 내지 1/2배 이거나, 또는 제2 반도체층의 두께를 0.075㎛ 내지 0.09㎛의 배수로 함으로써, 외부양자효율을 극대화시킬 수 있는 이점이 있다.
도 1a 및 도 1b는 실시 예에 따른 발광소자의 구조를 나타내는 단면도이다.
도 2는 도 1a에 나타낸 발광구조물의 구조를 나타낸 확대도이다.
도 3 내지 도 5는 발광구조물 및 제1, 2 반도체층의 두께에 따른 광도변화를 나타내는 그래프이다.
실시 예에 대한 설명에 앞서, 실시 예에서 언급하는 각 층(막), 영역, 패턴, 또는 구조물들의 기판, 각 층(막) 영역, 패드, 또는 패턴들의 "위(on)", "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와, "아래(under)"는 직접(directly)", 또는 "다른 층을 개재하여(indirectly)" 형성되는 모든것을 포함한다. 또한, 각 층의 위, 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서, 각 층의 두께나 크기는 설명의 편의, 및 명확성을 위하여 과장되거나, 생략되거나, 또는 개략적으로 도시되었다. 따라서, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
또한, 실시 예에서 발광소자의 구조를 설명하는 과정에서 언급하는 각도와 방향은 도면에 기재된 것을 기준으로 한다. 명세서에서 발광소자를 이루는 구조에 대한 설명에서, 각도에 대한 기준점과 위치관계를 명확히 언급하지 않은 경우, 관련 도면을 참조하도록 한다.
도 1a는 실시 예에 따른 수직형 발광소자의 구조를 나타내는 단면도이다.
도 1a를 참조하면, 발광소자(100)는 기판(110) 및 기판(110) 상에 발광구조물(150)을 포함할 수 있다.
기판(110)은 열전도성이 우수한 물질을 이용하여 형성할 수 있으며, 또한 전도성 물질로 형성할 수 있다. 기판(110)은 단일층으로 형성될 수 있고, 이중 구조 또는 그 이상의 다중 구조로 형성될 수 있다.
실시 예에서, 기판(110)은 전도성을 갖는 것으로 설명하나, 전도성을 갖지 않을 수도 있으며, 이에 한정을 두지 않는다.
즉, 기판(110)은 금(Au), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 구리(Cu), 구리-텅스텐(Cu-W), 캐리어 웨이퍼 등으로 구현될 수 있다.
이때, 상기 캐리어 웨이퍼에는 예를들어, Si, Ge, GaAs, ZnO, SiC, SiGe, GaN, Ga2O3 등으로 구현될 수 있다.
이와 같은 기판(110)은 발광소자(100)에서 발생하는 열의 방출을 용이하게 하여 발광소자(100)의 열적 안정성을 향상시킬 수 있다.
도 1a에 나타낸 실시 예에서, 기판(110)은 사파이어(Al2O3)으로 설명하며, 기판(110)에는 일정한 패턴(PSS, Patterned Sapphire Substrate)이 형성되는 것으로 설명한다.
기판(110) 상에는 소정의 요철 패턴(a)이 일체 또는 부분적으로 형성될 수 있다.
여기서, 요철 패턴(a)의 형상은 렌즈 형상, 다각형 형상 또는 소정 각도로 이격된 분기 형상이 될 수 있으며, 실시 예에서의 요철 패턴(a)은 삼각형 형상을 갖는 것으로 설명한다.
이때, 요철 패턴(a)은 주기적으로 규칙 또는 불규칙적으로 형성될 수 있을 것이며, 이에 한정을 두지 않는다.
또한, 요철 패턴(a)은 적어도 하나의 표면에 스텝 구조(계단구조)로 형성될 수 으며, 요철 패턴(a)의 단면에 광을 굴절시킬 수 있는 확산재와 같은 금속이 배치될 수 있을 것이며, 패턴 밀도를 증가시켜 발광소자(100)의 광 특성을 개선하도록 할 수 있다.
기판(110) 상에는 기판(110)과 제2 반도체층(156) 간의 격자 부정합을 완화하는 접착층(112)이 위치할 수 있다. 접착층(112)은 저온 분위기에서 형성할 수 있으며, AlGaN, GaN, InN, AlN, AlInN, InGaN 및 InAlGaN 과 같은 재질 중 선택할 수 있다.
접착층(112)은 전류 인가중에 전극층(130)의 원자가 전기장에 의해 이동하는 일렉트로마이그레이션(electromigration) 현상을 최소화하기 위해 형성한다. 또한, 접착층(112)은 하부 물질과의 접착력이 우수한 금속 물질을 이용하여 형성할 수 있다.
또한, 접착층(112)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
접착층(112)은 서로 다른 금속 물질이 복수의 층을 이루며 접합될 수 있으며, 이에 한정을 두지 않는다.
반사막(120)은 발광 구조물(150)의 활성층(154)에서 발생한 광 중 일부가 기판(110) 및 접착층(112)으로 향하는 경우, 발광소자(100)의 상부를 향하도록 이를 반사하여 발광소자(100)의 광 추출효율을 향상시킬 수 있다.
따라서 반사막(120)은 Ag, Al, Pt, Rh 등의 광반사도가 높은 재질로 형성하는 것이 바람직하다.
전극층(130)은 Ni, Pt, Ru, Ir, Rh, Ta, Mo, Ti, Ag, W, Cu, Cr, Pd, V, Co, Nb, Zr, ITO, AZO, IZO 중 어느 하나 또는 이들의 합금 형태로 이용할 수 있다.
한편, 반사막(120)과 전극층(130)은 동일한 폭을 가지고 형성될 수 있으며, 반사막(120)과 전극층(130)은 동시 소성 과정을 거쳐 형성되기 때문에 접합력이 우수할 수 있다.
전극층(130) 및 반사막(120) 중 적어도 하나의 외주부 측면에는 채널층(140)이 접하여 형성될 수 있다. 채널층(140)은 동시 소성되어 형성된 반사막(120)과 전극층(130)을 드라이에칭(Dry etching)하는 경우 발광구조물(150)까지 에칭되는 것을 방지하는 역할을 한다.
또한, 채널층(140)은 금속물질 및 절연물질 중 적어도 하나로 형성된다.
발광구조물(150)은 전극층(130) 및 채널층(140)과 접하며, 제1 반도체층(152), 활성층(154) 및 제2 반도체층(156)을 포함할 수 있고, 제1 반도체층(152)과 제2 반도체층(156) 사이에 활성층(154)이 개재된 구성으로 이루어질 수 있다.
제1 반도체층(152)은 n형 반도체층으로 구현될 수 있으며, 예를 들어, InxAlyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN 등에서 선택될 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
한편, 제1 반도체층(152) 상부에는 니켈(Ni) 등으로 전극패드(160)가 형성될 수 있고, 전극패드(160)가 형성되지 않은 제1 반도체층(152)의 표면 일부 영역 또는 전체 영역에 대해 소정의 식각 방법으로 광 추출효율을 향상시키기 위한 요철(158)을 형성해 줄 수 있다.
제1 반도체층(152)의 아래에는 활성층(154)이 형성될 수 있다.
활성층(154)은 전자와 정공이 재결합되는 영역으로, 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(154)이 양자우물구조로 형성된 경우 예컨데, InxAlyGa(1-x-y)N (0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa(1-a-b)N (0≤a≤1, 0 ≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 갖을 수 있다. 상기 우물층은 상기 장벽층의 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(154)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있다. 상기 도전형 클래드층은 AlGaN계 반도체로 형성될 수 있으며, 활성층(154)의 밴드 갭보다는 높은 밴드 갭을 갖을 수 있다.
활성층(154) 아래에는 제2 반도체층(156)이 형성될 수 있다. 제2 반도체층(156)은 p형 반도체층으로 구현되어, 활성층(154)에 정공을 주입할 수 있다. 예를 들어 p형 반도체층은 InxAlyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
또한 제2 반도체층(156)의 아래에는 제3 반도체층(미도시)을 형성할 수도 있다. 여기서 제3 반도체층은 n형 반도체층으로 구현될 수 있다.
한편, 상술한 제1 반도체층(152), 활성층(154) 및 제2 반도체층(156)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상술한 바와는 달리 실시예에서 제1 반도체층(152)이 p형 반도체층으로 구현되고, 제2 반도체층(156)이 n형 반도체층으로 구현될 수 있으며, 이에 한정하지 않는다.
도 1b는 실시예에 따른 수평형 발광소자의 구조를 나타내는 단면도이다
도 1b를 참조하면, 실시예의 발광소자(200)는 기판(210) 및 기판(210) 상에 발광구조물(150)을 포함할 수 있다.
기판(210)은 반도체 단결정을 성장시키기에 적합한 기판으로서, 바람직하게, 사파이어를 포함하는 투명한 재료를 이용하여 형성되며 사파이어 이외에, 기판(110)은 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC), 실리콘 및 알루미늄 나이트라이드(AlN)로 형성될 수 있다. 그리고, 기판(210)에는 일정한 패턴(PSS, Patterned Sapphire Substrate)이 형성되는 것으로 설명한다.
발광구조물(150)은 제1 반도체층(152), 활성층(154) 및 제2 반도체층(156)을 포함하고, 제1 반도체층(152)이 기판(210)에 인접하여 배치되고, 나머지는 상술한 수직형 발광소자(100)에서 설명한 설명과 동일하다.
기판(210) 상에는 기판(210)과 제1 반도체층(152) 간의 격자 부정합을 완화하는 버퍼층(211)이 위치할 수 있다. 버퍼층(211)은 저온 분위기에서 형성할 수 있으며, GaN, InN, AlN, AlInN, InGaN, AlGaN, 및 InAlGaN 과 같은 재질 중 선택할 수 있다.
제1 반도체층(152) 상에는 제1 전극(260)이 형성될 수 있다.
제1 전극(260)이 형성되는 위치는 제한이 없고, 발광소자(200)의 크기 등을 고려하여 복수 개가 형성될 수도 있지만, 바람직하게는 제2 반도체층(156)과 활성층(154)의 일부 영역이 제거되고, 제1 반도체층(152)의 일부가 노출되며, 노출된 제1 반도체층(152) 상면에 제1 전극(260)이 형성될 수 있다. 다만 이에 한정되는 것은 아니고, 기판(210) 및 버퍼층(211)이 제거되고 제1 반도체층(152)의 노출되는 면에 제1 전극(260)이 형성될 수도 있다.
제2 반도체층(156) 상에는 제2 전극(270)이 형성될 수 있다.
제1 전극(260)과 제2 전극(270)은 반도체층과 오믹 접촉되어 발광구조물(150)에 전원이 원활히 공급되도록 한다. 제1 전극(260)과 제2 전극(270)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, 니켈(Ni), 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 탄탈(Ta), 몰리브덴(Mo), 티탄(Ti), 은(Ag), 텅스텐(W), 구리(Cu), 크롬(Cr), 팔라듐(Pd), 바나듐(V), 코발트(Co), 니오브(Nb), 지르코늄(Zr), Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO , 탄소나노튜브을 중 적어도 하나를 이용하여 단층 또는 다층으로 형성할 수 있으나 이에 한정되는 것은 아니다.
도 1에 나타낸 수직형 및 수평형 발광소자로 설명하였으나, 이에 한정되지 않고 플립칩 방식으로 형성될 수 있다. 이하에서는 수직형 발광소자를 기준으로 설명한다.
도 2는 도 1a에 나타낸 발광구조물의 구조를 나타낸 확대도이며, 도 3 내지 도 5는 발광구조물 및 제1, 2 반도체층의 두께에 따른 광도변화를 나타내는 그래프이다.
도 2는 도 1a로 설명하지만, 도 1b로도 설명 가능하며, 이에 한정을 두지 않는다.
도 2를 참조하면, 발광구조물(150)은 제1 반도체층(152), 제2 반도체층(156) 및 제1, 2 반도체층(152, 156) 사이에 형성된 활성층(154)을 포함할 수 있으며, 이외에 다른 반도체층을 포함할 수 있다.
이때, 발광구조물(150)의 두께(dt)는 기판(110)의 두께 보다 얇게 형성될 수 있다. 즉, 발광구조물(150)의 두께(dt)는 기판(110)의 두께(미도시) 대비 0.3배 내지 1배인 것이 바람직하다.
즉, 발광구조물(150)의 두께(dt)는 활성층(154)에서 발광되는 광의 파장(λ)이 400㎚ 내지 500㎚ 인 경우, 3㎛ 내지 8.5㎛인 것이 바람직할 것이며, 이때, 발광구조물(150)의 두께(dt)는 2.2㎛ 내지 2.5㎛의 배수의 두께를 갖도록 형성되는 것이 바람직할 것이다.
여기서, 발광구조물(150)의 두께(dt)는 활성층(154)에서 전방위로 발광하는 광의 파장(λ)의 간섭 조건을 맞추어 광의 손실을 방지하기 위하여 2.2㎛ 내지 2.5㎛의 배수를 갖도록 설계한다.
그리고, 발광구조물(150)의 두께(dt)가 결정된 후, 제1, 2 반도체층(152, 154)의 두께(d1, d2)를 결정한다.
즉, 제1 반도체층(152)의 제1 두께(d1)는 발광구조물(150)의 두께(dt) 대비 1/3 내지 1/2 배를 갖도록 하는 것이 바람직할 것이며, 제2 반도체층(156)의 제2 두께(d2) 대비 1배 내지 1.7배인 것이 바람직할 것이다.
결과적으로, 제1, 2 반도체층(152, 156)의 제1, 2 두께(d1, d2)는 각각에 도핑된 물질, 물질의 유량 및 반도체층 내에 존재하는 격자결함에 따라 결정되며, 활성층(154)에서 발광하는 광의 간섭 조건을 맞추게 됨에 따라 외부양자효율이 증가할 수 있다.
여기서, 도 3은 발광구조물(150)의 두께(dt)에 대한 광도변화를 나타낸다.
도 3은 활성층(154)의 광의 파장(λ)가 455㎚인 경우의 발광구조물(150)의 두께(dt)에 따른 광도(lm)를 나타낸 그래프이다.
여기서, 도 3에는 실험 데이터(p) 및 시뮬레이션 데이터(s)를 나타낸다.
발광구조물(150)의 두께(dt)는 3㎛ 내지 8.5㎛로 변화를 주며, 이때의 두께(dt) 변화에 따른 광도(lm) 변화를 알 수 있다.
도 3을 참조하면, 발광구조물(150)의 두께(dt)는 4.50㎛ 및 7㎛ 일 때 실험 데이터(P) 중 제1, 2 실험 데이터(p1, p2)에서 각각 19.13(lm) 및 19.1(lm)의 광도(lm)의 광도를 갖으며, 시뮬레이션 데이터(s)에서 인접한 제1, 2 피크값(s1, s2)에서 각각 19(lm) 및 19.08(lm)의 광도를 갖는다.
이때, 발광구조물(150)의 두께(dt)는 2.2㎛ 내지 2.5㎛의 배수를 갖는 두께(dt)에서 광도가 크게 나타남을 알 수 있다.
즉, 발광구조물(150)의 두께(dt)는 실험 데이터(p) 및 시뮬레이션 데이터(s) 사이의 광도(lm)의 오차가 0.25㎛ 내지 0.3㎛의 오차가 발생할 수 있으나, 이는 실험 오차 범위 내에 있다고 판단할 수 있다.
이와 같이, 활성층(154)에서 발광하는 광의 파장(λ)에 따른 발광구조물(150)의 두께(dt)는 4.50㎛ 이후에 2.2㎛ 내지 2.5㎛의 주기성을 갖도록 증가시킬 수 있게 설계함에 따른 광도(lm)를 증가시킬 수 있다.
또한, 도 4는 발광구조물의 두께(dt) 및 제1 반도체층(152)의 제1 두께(d1)에 대한 광도변화를 나타낸다.
도 4에는 도 3과 동일하게 실험 데이터(p) 및 시뮬레이션 데이터(s)로 나타내며, 실험 데이터(p) 및 시뮬레이션 데이턴(s)가 동일 선상에 위치하는 것을 알 수 있다.
여기서, 발광구조물(150)의 두께(dt)가 4.7㎛, 5.6㎛ 및 6.5㎛인 경우, 제1 반도체층(152)의 제1 두께(d1) 각각은 3.8㎛, 8.85㎛ 및 5.7㎛이며, 이때 광도(lm) 각각은 18.7(lm), 18.95(lm) 및 18.75(lm)인 것을 알 수 있다.
이와 같이, 제1 반도체층(152)의 제1 두께(d1)는 0.93(㎛) 또는 1.12(㎛)의 주기성을 갖는 것을 알 수 있다.
즉, 제1 반도체층(152)은 도 3의 설명에 나타낸 발광구조물(150)의 두께(dt)에 대한 2.2㎛ 내지 2.5㎛의 주기에 대해 1/3 내지 1/2의 주기성을 갖는 것을 알 수 있다.
이와 같이, 활성층(154)에서 발광하는 광의 파장(λ)에 따른 제1 반도체층(152)의 보상 간섭을 위한 제1 반도체층(152)의 제1 두께(d1)는 발광구조물(150)의 두께(dt)에 대해 1/3 내지 1/2배를 갖음으로써, 광도(lm)를 향상시킬 수 있다.
그리고, 도 5는 발광구조물(150)의 두께(dt) 및 제2 반도체층(156)의 제2 두께(d2)에 대한 광도변화를 나타낸다.
도 5에는 도 3 및 도 4와 동일하게 실험 데이터(p) 및 시뮬레이션 데이터(s)로 나타내며, 실험 데이터(p) 및 시뮬레이션 데이턴(s)가 동일 선상에 위치하는 것을 알 수 있다.
여기서, 제2 반도체층(156)의 제2 두께(d2)는 0.245(㎛), 0.319(㎛), 0.38(㎛) 및 0.46(㎛) 인 경우, 광도(lm)가 각각 18.8(lm), 18.6(lm), 18.5(lm) 및 18.7(lm)으로 실험 데이터(p) 및 시뮬레이션 데이턴(s)가 피크값을 갖는 것을 알 수 있다.
이때, 발광구조물(150)의 두께(dt)는 4.6(㎛) 내지 4.7(㎛)이며, 도 3 및 도 4와 같이, 제2 반도체층(156)의 제2 두께(d2)는 0.062㎛ 내지 0.082㎛를 갖을 수 있으며, 이때 실험 오차에 따라 바람직하게는 0.075㎛ 내지 0.090㎛의 배수를 갖는 것이 바람직하다.
이와 같이, 발광구조물(150)의 두께(dt)는 활성층(154)에서 발생하는 광의 파장(λ)에 따라 제1, 2 반도체층(152, 156)의 제1, 2 두께(d1, d2)를 결정하여, 광의 파장(λ)에 따른 보상 간섭을 맞춤으로써, 광 효율을 향상시킬 수 있는 이점이 있다.
실시 예에서는 수직 타입의 발광소자에 대하여 설명하였으나, 이에 한정을 두지 않으며, 수평 타입의 발광소자에 적용가능할 것이다.
실시 예에 따른 발광소자(100)는 패키지 내에 실장될 수 있으며, 발광소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다.
이러한 발광 소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 발광 다이오드 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (7)

  1. 기판; 및
    상기 기판 상에 배치되며, 제1 반도체층, 제2 반도체층 및 상기 제1, 2 반도체층 사이에 활성층을 포함하는 발광구조물;을 포함하고,
    상기 발광구조물의 두께는,
    상기 기판의 두께 대비 0.3배 내지 1배인 발광소자.
  2. 제 1 항에 있어서, 상기 발광구조물의 두께는,
    2.2㎛ 내지 2.5㎛의 배수인 발광소자.
  3. 제 1 항에 있어서, 상기 제1 반도체층의 두께는,
    상기 제2 반도체층의 두께보다 두꺼운 발광소자.
  4. 제 1 항에 있어서, 상기 제1 반도체층의 두께는,
    상기 제2 반도체층의 두께 대비 1.1배 내지 1.7배인 발광소자.
  5. 제 1 항에 있어서, 상기 제1 반도체층의 두께는,
    상기 발광구조물의 두께 대비 1/3 내지 1/2배인 발광소자.
  6. 제 1 항에 있어서, 상기 제2 반도체층의 두께는,
    0.075㎛ 내지 0.090㎛의 배수인 발광소자.
  7. 제 1 항에 있어서, 상기 기판은,
    일정한 패턴(PSS, Patterned Sapphire Substrate)을 포함하는 발광소자.
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