KR20120067354A

KR20120067354A - 터보 디코더에서의 코딩된 비트들에 대한 효율적인 소프트 값 생성

Info

Publication number: KR20120067354A
Application number: KR1020127008543A
Authority: KR
Inventors: 이 핀 에릭 왕; 정 푸 쳉
Original assignee: 텔레호낙티에볼라게트 엘엠 에릭슨(피유비엘)
Priority date: 2009-09-03
Filing date: 2010-08-30
Publication date: 2012-06-25
Also published as: KR101781231B1; EP2474118A1; CN102625983A; CN105141394B; WO2011027285A1; US20110055667A1; CN102625983B; CN105141394A; US20120311398A1; JP2013504242A; BR112012004863A2; JP5695647B2; US8413021B2; US8271858B2; EP2474118B1

Abstract

컨볼루셔널 디코딩 프로세스에서 패리티 비트들에 대한 소프트 값들을 생성하는 기술들이 기재된다. 일례의 방법은, 적어도 하나의 소프트-입력 소프트-출력 디코더에서의 적어도 한 번의 반복 m 각각에 대해, 제1 시간의 제1 복수의 후보 디코더 상태들과 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이에 대한 중간 확률 값들을 계산하는 단계를 포함한다. 2개의 또는 그 이상의 부분합들이 그 후 중간 확률 값들로부터 계산되며, 부분합들은 2개의 또는 그 이상의 시스템 비트들, 2개의 또는 그 이상의 패리티 비트들, 또는 적어도 하나의 시스템 비트 및 적어도 하나의 패리티 비트의 가능한 조합들에 대응한다. 로그 우도 값들 등의 소프트 값들은, 그 후, 부분합들에 기초하여, 제1 시간과 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 시스템 비트 및 적어도 하나의 패리티 비트 각각에 대해 추정된다.

Description

터보 디코더에서의 코딩된 비트들에 대한 효율적인 소프트 값 생성{EFFICIENT SOFT VALUE GENERATION FOR CODED BITS IN A TURBO DECODER}

본 발명은 일반적으로 무선 통신 수신기들에서 사용되는 터보 디코더들에 관한 것으로, 특히, 이러한 디코더들에서의 시스템 비트들 및 패리티 비트들에 대한 소프트 값들의 생성에 관한 것이다.

통신 시스템의 기본적인 기능은 정보를 생성하는 소스로부터 하나의 또는 그 이상의 행선들로 통신 채널을 통해 정보를 송신하는 것이다. 디지털 통신 시스템에서, 정보는 디지털 포맷으로 변환되어 통신 채널을 통해 송신된다. 디지털 정보의 송신은 통신 채널의 부작용들, 예를 들어, 코채널 및 인접 채널 간섭, 잡음, 분산, 및 페이딩을 겪게 된다. 이러한 부작용들로 인해 송신된 데이터 스트림에 오류들이 도입된다. 이러한 부작용들은 무선 통신 시스템에서 특히 심각하다.

1948년에, 클라우드 이. 섀논(Claude E. Shannon)은, 송신 전의 디지털 정보의 적합한 인코딩은 잡음 채널에 의해 야기된 오류들을 어느 한 희망 레벨로 감소시킬 수 있음을 획기적인 논문에서 보여주었다. 인코딩은, 송신 중에 발생할 수 있는 오류들이 검출 및/또는 정정될 수 있도록, 송신 전에 정보에 리던던시를 추가하는 프로세스이다. 수신 단말에서, 디코더는 리던던트 정보 및 코딩 방식의 연역적인 지식을 사용해서 송신 중에 발생했을 수도 있는 오류들을 검출 및/또는 정정한다.

블록 코드들 및 컨볼루셔널 코드들을 포함해서, 다수의 타입들의 오류 정정 코드들이 고안되어 왔다. 1993년에 소개된 터보 코드들은 고 오류 정정 기능 및 양호한 성능을 가지며, 3세대 및 4세대 이동 통신 시스템들에서 사용되도록 선택되었다고 생각된다. 가장 기본적인 형태로, 터보 코드는 인터리버에 의해 병렬로 연결된 2개의 병렬 시스템 컨볼루셔널 인코더들을 포함한다. 제1 인코더는 원래의 입력 비트들에 대해 작용해서 제1 패리티 비트들을 생성한다. 인터리버는 입력 비트들의 순서를 변경하고, 인터리빙된 비트들은 제2 인코더에 제공된다. 제2 인코더는 인터리버에 의해 출력된 인터리빙된 비트들에 작용하여 제2 패리티 비트들을 생성한다. 각각의 입력 비트에 대해, 3개의 출력 비트들: 입력 (시스템) 비트 및 2개의 패리티 비트들이 생성된다. 인코더가 송신을 위해 상기 출력 비트들의 부분을 선택함에 이어서, 펑쳐링((puncturing) 또는 레이트-매칭(rate-matching) 프로세서가 사용될 수 있다.

인터랙티브 디코딩은 터보 코드들을 디코딩하기 위해 수신기에서 사용된다. 기본 터보 디코더는 인터리버에 의해 직렬로 연결된 2개의 소프트-입력, 소프트-출력(SISO) 디코더들을 포함한다. 수신된 비트들(또는 레이크(Rake) 또는 G-레이크(G-Rake) 수신기로부터 획득된 소프트 값들)은 제1 디코더에 입력된다. 제1 디코더는 수신된 비트들(또는 소프트 값들) 및 제2 디코더로부터 피드백된 외부 정보를 사용해서, 제2 디코더에 제공된 로그 우도비(log-likelihood ratio) 및 외부 정보로서 표현된 원래의 입력 비트들의 소프트 추정치를 생성한다. 제1 디코더로부터 출력된 외부 정보는 인터리빙된 후, 제2 디코더에 입력되어, 인코더에서 실행된 인터리빙을 보상한다. 제2 디코더는 제1 디코더에 피드백된 원래의 입력 비트 및 외부 정보의 더 엄밀한 로그 우도 추정치를 생성한다. 이 프로세스는 다수회 반복된다. 비트에 대한 최종 결정은 제2 디코더에 의해 출력된 소프트 추정치를 철저히 제한함으로써 달성된다.

광대역 무선 통신에 대한 요구와 그 인기의 증가는, 통신 시스템 설계자들이 더 양호한 성능을 찾도록 만들었다. 수신기 기술들은 무선 시스템 성능을 발전시키는데 특히 중요한 역할을 한다; 이 기술들은 계속해서 발전한다.

광대역 코드-분할 다중 접속(W-CDMA) 시스템들에서, 예를 들어, 레이크 수신기들이 먼저 도입되었고, 그 후, 종래의 레이크 수신기에 대한 상당한 성능 향상들이 선형 등화(linear equalization)(예를 들어, 소위 G-레이크 수신기)의 도입으로 달성되었다. 그러나, 고차 변조 및/또는 다중 입출력(MIMO) 기술들의 사용으로 데이터 통신 속도가 한층 더 높아짐에 따라, 선형 등화에 따른 양호한 성능이 특별히 분산 채널들에서 달성하기가 점점 더 어려워지고 있다.

선형 등화의 성능을 능가해서 성능을 향상시키는 다수의 공지된 방식들이 있다. 예를 들어, 바텀리(Bottomley) 외 다수에 의해, 2008년 2월 22일에 출원된 "블록 기반 신호 복조 방법 및 장치(Method and Apparatus for Block-Based Signal Demodulation)"라는 제목의, 미국 특허 출원 일련 번호 제12/035,846호(이후부터 "BDFE 애플리케이션")는, 블록간 간섭을 억제하고 한 심볼 블록의 심볼들에 대한 검출 통계를 생성하기 위해 블록 기반 등화(선형 등화 또는 결정 피드백 등화)가 사용되는 블록 결정 피드백 등화기(BDFE)를 기술한다. 결합 검출(joint detection)은, 대응 검출 통계에 기초하여, 심볼 블록 내에서 심볼들의 가장 가능성이 큰 결합을 공동으로 검출함으로써 블록 내 간섭(intra-block interference)을 처리한다. 바텀리 외 다수에 의해 2005년 12월 22일에 출원된 "역확산 값들을 사용하는 선형 터보 등화(Linear Turbo Equalization Using Despread Values)"라는 제목의, 미국 특허 출원 공개 2007/0147481(이후부터는 "선형 터보 등화 공개(the Linear Turbo Equalization publication)")은, 디코더에 제공된 등화기 신호로부터 제거된 자기 간섭 추정치를 형성하는데 뿐만 아니라 레이크 결합 가중치들을 형성하는데 디코더 피드백을 사용하는, G-레이크(generalized-Rake) 수신기 디자인에 기초하여, 선형 등화기인, 선형 터보 등화(TE)를 기술한다. BDFE 애플리케이션 및 선형 터보 등화 공개는 그 전체 내용이 본 명세서에 참조용으로 인용된다. 연속 간섭 제거(SIC)를 포함하는 각종 기술들이 또한 공지되어 있으며, 고급 수신기들에서 사용되기 위해 더 개발중이다.

이러한 모든 수신기 기술들은, 간섭 심볼의 소프트 값이 간섭 제거 프로세스에서 유도 및 사용될 수 있는, 소위 소프트 감산(soft subtraction)으로부터 이익을 얻는다. 이러한 소프트 값들은 일련의 추정된 심볼 값들을 디코딩하기 전에(프리-디코딩 소프트 값들) 또는 디코딩한 후에(포스트-디코딩) 유도될 수 있다. 전자의 방식은 블록 결정 피드백 등화에 더 적합하고, 후자는 선형 터보 등화에 더 적합하다. 연속 간섭 제거 기술들은 프리-디코딩 또는 포스트-디코딩 소프트 감산에 기초할 수 있다.

소프트 감산으로부터의 성능 이득들은 상당할 수 있다. 한 연구에서, 하드 감산(hard subtraction) 및 소프트 감산에 기초한 다중 사용자 검출(MUD) 프로세스들은 다수의 시나리오들에 대해 비교되었다. 소프트 감산의 경우, 더 나은 다중 사용자 검출 성능이 일관하여 달성되어서, 사용자당 필요한 수신 전력을 감소시킨다. 따라서, 시스템의 총 RoT(rise-over-thermal)가 또한 감소된다. 고 데이터 통신 속도 시나리오들에서, 대략 1 내지 2 dB 이득이 소프트 감산의 사용으로부터 야기된다고 예상된다.

컨볼루셔널 디코딩 프로세스에서 패리티 비트들에 대한 소프트 값들(예를 들어, 로그 우도 값들)을 생성하는 기술들이 기재된다. 특히, 시스템 비트 소프트 값들 및 패리티 비트 소프트 값들에 대한 표현식에서 사용되는 항들은 계산들을 간소화하고 프로세스의 효율을 향상시키기 위해 그룹화된다.

수신된 통신 데이터를 디코딩하기 위해 통신 수신기들에서 구현될 수도 있는 일례의 방법에서, 디코딩 프로세스는, 적어도 하나의 소프트-입력 소프트-출력 디코더에서의 적어도 한 번의 반복 각각에 대해, 제1 시간의 제1 복수의 후보 디코더 상태들 및 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하는 단계를 포함한다. 그 후, 중간 확률 값들로부터 2개의 또는 그 이상의 부분합들이 계산되며, 부분합들은 2개의 또는 그 이상의 시스템 비트들, 2개의 또는 그 이상의 패리티 비트들, 또는 적어도 하나의 시스템 비트 및 적어도 하나의 패리티 비트의 가능한 조합들에 대응한다. 그 후, 부분합들의 제1 함수로서, 제1 시간 및 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 시스템 비트 각각에 대해 로그 우도 값들 등의 소프트 값들이 추정되고, 부분합들의 제2 함수로서, 제1 시간 및 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 패리티 비트 각각에 대해 소프트 값들이 추정된다.

일부 실시예들에서, 제1 시간의 제1 복수의 후보 디코더 상태들 및 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하는 단계는, 제1 복수의 후보 디코더 상태들 각각에 대응하는 순방향 재귀 메트릭들(forward recursion metrics), 제2 복수의 후보 디코더 상태들 각각에 대응하는 역방향 재귀 메트릭들(backward recursion metrics), 및 제1 및 제2 복수의 후보 디코더 상태들 간의 각각의 브랜치에 대응하는 브랜치 메트릭들에 기초한다.

일부 실시예들에서, radix-2 디코더가 사용되는데, 이 경우, 2개의 또는 그 이상의 부분합들을 계산하는 단계는, 대응하는 중간 확률 값들에 기초하여, 제1 및 제2 복수의 후보 디코더 상태들 간의 전이에 대한 시스템 비트 값들 및 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산하는 단계를 포함할 수 있다. 다른 실시예들에서, radix-4 디코더가 사용되는데, 이 경우, 2개의 또는 그 이상의 부분합들을 계산하는 단계는, 대응하는 중간 확률 값들에 기초하여, 2개의 연속 시스템 비트 값들의 각각의 가능한 조합의 부분합 및 2개의 연속 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산하는 단계를 포함할 수 있다.

본 발명은, 물론, 본 발명의 본질적인 특징들로부터 벗어나지 않은 채로 본 명세서에 특별히 기재된 방법들과 다른 방법들로 실행될 수 있다. 예를 들어, 본 명세서에 기재된 본 발명의 기술들이 특별히 WCDMA 수신기들의 디코딩 프로세스들의 문맥으로, 또한, 특히 WCDMA 수신기들의 터보 디코더들의 문맥으로 기재되었지만, 이러한 기술들은 또한 다른 통신 장치들 및/또는 다른 특정 터보 코드들에 적용될 수 있다. 따라서, 본 발명의 실시예들은 상기 요약된 기술들 중 하나의 또는 그 이상의 기술에 따른 방법들, 상기 방법들 중 하나 또는 그 이상을 실행하도록 구성된 디코더 회로들, 및 상기 디코더 회로들을 포함하는 무선 수신기들을 포함한다. 이하의 설명을 판독하고 첨부된 도면들을 살펴볼 때, 당업자는 이들 각각의 기술된 실시예들은 예시적인 것으로 제한적인 것이 아니며, 첨부된 청구항들의 의미 및 등가의 범위 내에 속한 모든 변경들이 본 명세서에서 포함됨을 알 것이다.

도 1은 연속 간섭 제거를 사용하는 일례의 수신기 회로의 블록도이다.
도 2는 일례의 터보 디코더의 블록도이다.
도 3은 트렐리스 도면의 일부분을 도시한다.
도 4는 본 발명의 일부 실시예들에 따른 일례의 프로세싱 회로의 컴포넌트들을 도시한 블록도이다.
도 5는 시스템 비트에 따른 전이들을 도시한, W-CDMA 터보 코드의 상태 전이도이다.
도 6은 패리티 비트에 따른 전이들을 도시한, W-CDMA 터보 코드의 상태 전이도이다.
도 7은 터보 디코더에서 소프트 값들을 생성하는 일례의 방법을 도시한 처리 흐름도이다.
도 8은 2개의 시스템 비트들에 대한 W-CDMA 터보 코드의 상태 전이도이다.
도 9는 부분 결합 값들을 사용해서 2-비트 시퀀스들의 소프트 값들을 계산하는 일례의 방법을 도시한 처리 흐름도이다.

본 발명은 일반적으로 이동 통신 시스템들을 위한 터보 코딩에 관한 것이다. 특히, 이하의 설명은 패리티 비트들을 포함해서, 터보 디코더의 구성 요소 컨볼루셔널 디코더들의 소프트 값들을 생성하는 기술들에 집중한다. 이러한 소프트 값들은 선형 터보 등화, 연속 간섭 제거 등의 고급 수신기 기술들을 이용하는 차후의 프로세싱에 사용될 수 있다.

이하의 설명은 일례로서 광대역 코드-분할 다중 접속(W-CDMA) 시스템들에서 사용되는 터보 코딩을 사용한다. 그러나, 본 명세서에 기재된 본 발명의 기술들이 이러한 문맥으로 한정되지 않으며, 3GPP(the 3rd-Generation Partnership Project)의 멤버들에 의해 개발중인 소위 롱텀 에볼루션(Long-Term Evolution) 및 LTE-어드밴스드 시스템들 등의 다른 통신 시스템들에 적용될 수 있음을 당업자는 알 것이다. 참으로, 본 발명의 기술들은, 예를 들어, 터보 등화 또는 소프트 제거 프로세스에서 사용되기 위해, 시스템 비트들 뿐만 아니라 패리티 비트들에 대해 소프트 값들(예를 들어, 로그 우도 값들)이 요구될 때마다 적용될 수 있다.

예를 들어, 터보 등화 또는 간섭 제거 프로세스에서, 수신기가 포스트-디코딩 소프트 감산을 사용하기 위해, 디코더는 각각의 인코딩된 비트에 대한 소프트 값(예를 들어, 로그 우도 값)을 생성할 필요가 있다. 통상, 인코딩된 비트들은 패리티 비트들(즉, 인코딩 프로세스에서 생성된 리던던트 비트들) 뿐만 아니라 시스템 비트들(즉, 정보 비트들 자체)로 구성된다. 현재 사용되는 터보 디코더들은 이미 시스템 비트들에 대한 소프트 값들을 생성하지만, 일반적으로 패리티 비트들에 대한 소프트 값들은 제공하지 않는다. 따라서, 포스트-디코딩 소프트 감산을 지원하기 위해, 현재의 터보 디코더들은 패리티 비트들에 대한 소프트 값들을 생성하도록 변경되어야만 한다.

패리티 비트들에 대한 소프트 값들(예를 들어, 로그 우도 값들)을 생성하는 한 방식은 시스템 비트들에 대한 소프트 값들을 생성하는데 현재 사용되는 널리 공지된 방법들 및 계산들을 간단히 확장하는 것이다. 그러나, 이러한 확장들을 구현하면, 디코더의 계산 복잡성이 상당히 증가할 수 있다.

후술되는 새로운 디코더 프로세싱 기술들은, 기존 디코더 프로세스들의 간단한 확장들에 비해, 디코더 복잡성을 상당히 감소시킬 수 있다. 이는 시스템 비트들에 대한 로그 우도 값들을 생성하고 패리티 비트들에 대한 로그 우도 값들을 생성하는 프로세스들이 다수의 계산들을 공통으로 갖도록 적응될 수 있음을 인식함으로써 달성된다. 그러면, 디코더 복잡성은 공통 계산들의 결과들을 공유함으로써 감소될 수 있다. 이하의 상세한 설명에서, 이러한 방식은 한번에 하나의 트렐리스 스테이지가 처리되는 종래의 radix-2 터보 디코더, 및 한번에 2개의 트렐리스 스테이지들이 처리되는 radix-4 터보 디코더에 적용된다. 그러나, 이러한 기술들은 이러한 특정 애플리케이션들에만 한정되지 않는다.

상세히 후술되는 디코딩 기술들의 애플리케이션의 일례로서, 도 1은 따로 따로 변조 및 인코딩되지만 동시에 송신되는 n(2 또는 그 이상)개의 데이터 스트림들을 분리하기 위해 연속 간섭 제거 기술들을 사용하는 무선 통신 수신기(100)를 도시한다. 종래의 기술들에 따라, 송신된 신호는 안테나(105)를 통해 수신되고, 수신된 신호는 RF 프론트-엔드 섹션(110)에서 증폭, 다운-컨버팅, 및 디지털화된다. 디지털화된 신호 샘플들은, 그 후, 예를 들어, 레이크 또는 G-레이크 수신기일 수 있는, 제1 신호 검출 회로(120-1)에 의해 처리된다. 신호 검출 회로(120-1)는 검출된 심볼들을 생성하고, 검출된 심볼들은 제1 터보-디코더 회로(130-1)에 전달된다. DATA-1로 표시된, 제1 터보-디코더 회로(130-1)의 출력은 그 후 신호 생성 회로(140-1)에 제공되며, 신호 생성 회로(140-1)는, 데이터에 원래 적용된 동일한 터보 코딩을 사용해서, DATA-1을 다시 인코딩하고, 원래의 변조 방식에 따라 인코딩된 데이터를 다시 변조한다. 따라서, 신호 생성 회로(140-1)의 출력은 사실상 DATA-1에 대응하는 원래 송신된 신호의 복제품이다. 적합한 이득 제어 및 샘플링으로, 이러한 복제품은 RF 프론트-엔드 회로(110)의 출력으로부터 감산되어서, 제1 데이터 스트림에 대응하는 신호 컴포넌트로부터 대체로 자유로운 새로운 샘플링된 수신 신호를 생성할 수 있다. 따라서, 그렇지 않으면 DATA-1 신호 컴포넌트에 의해 야기되었을 다른 데이터 스트림들에 대한 간섭은 상당히 감소될 수 있다. 신호 검출(120-2), 터보 디코더(130-2), 및 신호 생성 회로(140-2)를 포함하는 제2 스테이지 등의 다음 스테이지들은 추가 데이터 스트림들에 대해 프로세스를 반복할 수 있다. 물론, 신호 검출 회로(120-n) 및 터보 디코더(130-n)를 포함하는 최종 스테이지는 신호 생성 회로를 포함할 필요가 없다.

"하드" 비트 또는 심볼 값들(즉, 예를 들어, "1" 및 "0"의 가능한 이산 값들에 명확하게 매핑되는 비트 또는 심볼 값들)이 간섭 제거를 위해 (예를 들어, 신호 생성 회로(140)에서와 같이) 수신 신호를 재생성하는데 사용될 수 있더라도, 소프트 값들이 수신기에 유용한 모든 정보를 더 양호하게 포함하기 때문에, 소프트 값들을 사용하는 것이 시스템 성능을 향상시킬 수 있다. 상술된 바와 같이, 종래의 터보 디코더들은 종종 인코딩된 데이터 시퀀스의 시스템 비트들에 대한 소프트 값들을 생성하도록 구성되지만, 통상 패리티 비트들에 대한 소프트 값들을 생성하도록 구성되지는 않는다. 수신기가 소프트 감산 기술들로부터 충분히 이득을 얻기 위해, 패리티 비트들에 대한 소프트 값들도 또한 필요하다.

이하의 설명을 위해 추가 문맥을 제공하기 위해, 도 2는 일례의 터보 디코더(200)의 기능 블록도를 제공한다. 도시된 터보 디코더(200)는 반복 디코더임을 당업자는 알 것이다. 제1 반복에서, 도시된 수개의 스위치들 각각은 ("1"로 표시된) 제1 위치에 있으며, 제1 및 제2 디코더들(각각, 디코더들 220-1 및 220-2)은 디멀티플렉서(210)로부터 수신된 새로운 시스템 비트들("X") 및 제1 및 제2 패리티 비트들("Y1" 및 "Y2")에 작용한다. 다음 반복들에서, 스위치들은 ("2"로 표시된) 제2 위치에 있으며, 디코더들(220-1 및 220-2)은 각각 이전 반복으로부터 피드백된 데이터에 작용한다. 인터리버들(235), 디인터리버들(230), 및 버퍼들(240)을 포함해서, 도시된 디코더(200)의 나머지 컴포넌트들을 당업자는 쉽게 알 것이다. 이러한 기능 소자들 각각의 세부 사항들은 터보 디코더들의 사용자들 및 설계자들에게 널리 공지된 것으로, 본 발명의 완전한 이해에 필수적인 것은 아니다; 따라서, 이러한 소자들의 과도한 세부 사항들은 본 명세서에서 제시되지 않는다.

그러나, 일반적인 레벨에서, 터보 디코더(200)는 수신된 (검출된) 데이터 심볼들을 시스템 데이터 X, 제1 패리티 비트들 Y1, 및 제2 패리티 비트들 Y2로 분리하는 디멀티플렉서(210)를 포함한다. 비트-스트림들 X, Y1, Y2 중 어느 하나 또는 전부가 송신 중에 발생한 비트 오류들을 포함할 수 있음을 당업자는 알 것이다. 또한, 비트-스트림들 X, Y1, Y2 중 어느 하나가 디-펑쳐링(de-puncturing) 또는 디-레이트-매칭(de-rate-matching) 프로세서에 의해 삽입된 제로 값들을 포함할 수 있음을 당업자는 알 것이다. 터보 디코더(200)의 기능은 오류 또는 손실 비트들을 검출 및 정정하는 것이다.

제1 디코더(220-1)는 시스템 데이터 X 및 패리티 비트들 Y1에 작용하여, 그 출력으로서 제1 외부 정보(W1)를 생성한다. 제1 반복 중에, 디코더(220-1)는 시스템 데이터 X 및 패리티 비트들 Y1 만을 사용한다; 다음 반복들 동안, 시스템 데이터 X는 제2 디코더(220-2)로부터 피드백된 제2 고유 정보(W2)와 결합된다. (시스템 데이터 X와 고유 정보와의 결합의 세부 사항들은 도 2에 도시되거나 본 명세서에 기재되지 않는다; 이 세부 사항들은 터보 디코더들에 관한 피상적인 정보 또는 그 이상을 가진 자에게 널리 공지되어 있다.) 유사하게, 제2 디코더(220-2)는 인터리빙된 시스템 데이터, 패리티 비트들 Y2, 및 (제2 및 그 다음 반복들을 위해) 제1 디코더(220-1)에 의해 생성된 인터리빙된 외부 정보 W1에 작용한다. 디-인터리버(230)는 디코더의 제2 및 그 다음 반복들 뿐만 아니라 최종 출력을 위해 디코딩된 정보를 원래의 순서로 복구한다.

터보 디코더(200)는 구성 요소 컨볼루셔널 디코더들(220-1 및 220-2) 간의 소프트 정보의 교환에 의존한다. 따라서, 이 디코딩 유닛들은 소프트 입력들을 수용하고 갱신된 소프트 출력들을 생성할 수 있을 필요가 있다. 1974년 3월 IEEE Trans. on Information Theory, 제20권, pp. 284-287의, 엘. 알. 발(L. R. Bahl) 외 다수의 "심볼 에러율을 최소화하기 위한 선형 코드들의 최적 디코딩(Optimal decoding of linear codes for minimizing symbol error rate)"(이후부터 "발(Bahl)"이라고 함)에 의해 기술된 MAP(maximum a posteriori) 알고리즘, 및 대수 도메인에서의 MAP 알고리즘의 공식화(로그-MAP 알고리즘)에 기초한 수개의 알고리즘들을 포함해서, 다수의 실제적인 소프트-입력, 소프트-출력 디코딩 알고리즘들이 공지되어 있다.

발(Bahl), 및 1994년 11월 Proceedings of IEEE International Symposium on Information Theory '94, pp. 1073-1077의, 피에트로본(Pietrobon) 외 다수의 "시스템 컨볼루셔널 코드들에 대한 변경된 발 디코딩 알고리즘의 간소화(A simplification of the modified Bahl decoding algorithm for systematic convolutional codes)"(이후부터 "피에트로본(Pietrobon)"이라고 함), 및 1995년 6월 Proceedings of IEEE International Communications Conference '95, pp. 1009-1013의, 로버트슨(Robertson) 외 다수의 "로그 도메인에서 작용하는 최적 및 차선 MAP 디코딩 알고리즘들의 비교(A comparison of optimal and sub-optimal MAP decoding algorithms operating in the log domain)"를 포함해서, MAP 및 로그-MAP 알고리즘들의 파생물들은 당업자에게 널리 공지된 문헌에서 발견될 수 있다.

레이트 1/2 컨볼루셔널 코드들에 적합한 한 알고리즘은 피에트로본에 의한 공식과 유사하다. 먼저, 시간 t의 상태는 S_t = s 임을 생각해 보라. 여기서, s ∈ {0,1,...,2^v-1} 이고, v는 인코더 메모리의 크기이다. 상태 트렐리스의 일부분의 표현은 도 3에서 제공되며, 이 때에, (상태 S_t = s에 이어지는) 다음 입력 비트 d_t ₊₁이 상태를 S_t ₊₁ = F(s, d_t ₊₁)이 되게 하고, 패리티 출력 p_t ₊₁ = p(s, d_t ₊₁)을 유도함을 알 수 있다. 유사하게, 입력 비트 d_t는 상태 S_t _-1 = B(s, d_t)를 S_t = s가 되게 하고, 패리티 출력 p_t = p(B(s, d_t), d_t)를 유도한다. B(s, d), F(s, d), 및 p(s, d)는 구성 요소 재귀적 시스템 컨볼루셔널 코드의 트렐리스에 의해 독특하게 명시된 결정론적 함수들이다. 코딩된 비트들 d_t/p_t는 그 후 메모리 없는 채널을 통해 X_t/Y_t로서 수신될 것으로 추정된다.

연역적 로그 우도비 V = (V₁, V₂, ..., V_L), 정규화된 수신 시스템 비트 신호들 X = (X₁, X₂, ..., X_L), 및 정규화된 수신 패리티 비트 신호들 Y = (Y₁, Y₂, ..., Y_L)을 가정하면, 귀납적 우도비는 이하의 식으로 나타낼 수 있다:

여기서, 외부 정보 W_t는 다음과 같이 계산된다:

t = 1, 2, ..., L인 동안,

상기 수학식의 COM 연산은 다음과 같이 정의된다:

귀납적 우도비들 A_t는, t = 1, 2, ..., L인 동안, 데이터 비트들 d_t에 대한 하드 결정(hard decisions)에 사용될 수 있다. 명확히:

각각의 상태에 대한 역방향 재귀 메트릭 β_t[s] 및 순방향 재귀 메트릭 α_t[s]는 한 쌍의 재귀들에 의해 계산된다. 종결 트렐리스의 경우, 역방향 재귀 메트릭들은 다음과 같이 초기화된다:

또한, 순방향 재귀 메트릭들은 다음과 같이 초기화된다:

그러면, t = L - 1, L - 2, ..., 1 이고, ∀s = S 인 동안,

이고, t = 1, 2, ..., L-1 이고, ∀s = S 인 동안,

이다.

따라서, 로그-MAP 알고리즘의 재귀들은 반대 방향들로 트렐리스 상태들을 방문하는 2개의 비터비 재귀들(Viterbi recursions)과 매우 유사하다. 개별 재귀의 각각의 시간 단계에, 브랜치 메트릭들은 상태 메트릭들에 추가되지만, 2개의 입력 메트릭들의 최대값을 취하는 대신, 새로운 상태 메트릭들이 COM(x,y) = log(e^x + e^y)로서 획득된다. 양 재귀들이 완료된 후에, 트렐리스 브랜치들의 "결합 메트릭들(combined metrics)", α_t[s] + p(s, d_t)Y_t + β_t+1[F(s, d_t)]이 2개의 집합들로 수집된다. 하나는 d_t = 1에 의해 생성된 전이들에 대응하고, 다른 하나는 d_t = 0에 의해 생성된 전이들에 대응한다. 최종 소프트 출력은 이들 2개의 집합들에 COM 연산을 적용해서 얻은 2개의 결과들의 차를 취함으로써 획득된다.

도 4는, 예를 들어, 터보 코딩된 통신 데이터를 수신하도록 구성된 무선 통신 수신기에서 사용될 수 있는, 일례의 수신기 프로세싱 회로(400)를 도시한다. 프로세싱 회로(400)는, 하나의 또는 그 이상의 마이크로프로세서들, 마이크로컨트롤러들, 디지털 신호 프로세서들 등을 포함할 수도 있는, 하나의 또는 그 이상의 프로세서들(410)을 포함한다. 프로세싱 회로(400)는, 일부 실시예들에서, 상술된 소프트-입력, 소프트-출력 컨볼루셔널 디코더 동작들을 포함해서, 도 2에 도시된 터보 디코더의 기능들 중 하나의 또는 그 이상의 기능들 전부 또는 일부를 실행하고/실행하거나, 일반적으로 도 1에 도시된 신호 검출 및/또는 신호 재생성 기능들 전부 또는 일부를 구현하기 위한 커스터마이즈드 로직을 포함할 수도 있는, 다른 디지털 로직(420)을 더 포함한다.

프로세서들(410)은 상세히 후술된 디코딩 기술들을 실행하도록, 종래의 기술들에 따라, 적합한 소프트웨어 및/또는 펌웨어로 구성된다. 따라서, 프로세싱 회로(400)는 디코드 프로그램 코드(434)를 저장하는, (일부 실시예들에서, 상이한 타입들의 수개의 메모리 장치들을 실제로 포함할 수 있는) 메모리(430)를 포함한다. 디코드 프로그램 코드(434)는, 프로세서들(410)에 의해 실행될 때, 프로세싱 회로(400)가 본 명세서에 기재된 디코딩 프로세스들 중 하나의 또는 그 이상의 프로세스들을 실행할 수 있게 하는 프로그램 명령들을 포함한다. 메모리(430)는, 하나의 또는 그 이상의 복조 스테이지들에서, 수신 신호를 복조하기 위한 프로그램 명령들을 포함하는 복조 프로그램 코드(432) 뿐만 아니라, 다른 신호 프로세싱 기능들을 실행하고, WCDMA 장치들에 특정된 통신 프로토콜 등의 통신 프로토콜의 하나의 또는 그 이상의 프로토콜 층들을 구현하는 등을 위한 프로그램 명령을 포함할 수 있는 다른 프로그램 코드(436)도 포함한다. 마지막으로, 메모리(430)는, 복조, 디코딩, 및 다른 프로세스들에 의해 사용되기 위해 랜덤 액세스 메모리(RAM)에 저장될 수 있는, 구성 데이터 및 프로그램 데이터(438)를 포함한다.

물론, 프로세싱 회로(400)가, 각종 실시예들에서, 하나의 또는 수개의 애플리케이션-특정 집적 회로들, "오프-더-셀프(off-the-shelf)" 컴포넌트들의 조합, 또는 둘 다를 포함할 수 있음을 당업자는 알 것이다. 특히, 메모리(430)는 하나의 또는 수개의 물리적인 컴포넌트들을 포함할 수 있으며, 수개의 메모리 타입들, 예를 들어, 플래시, 판독 전용 메모리(ROM), RAM, 광 기억 장치들, 자기 기억 장치들 등을 포함할 수 있다.

상술된 바를 유념하면서, 3GPP TS 25.212, v.8.5.0, "3GPP; 기술적 명세 그룹 무선 접속망; 멀티플렉싱 및 채널 코딩(FDD)(릴리스 8)(3rd Generation Partnership Project; Technical Specification Group Radio Access Network; Multiplexing and channel coding (FDD) (Release 8))", 2009년 3월, pp. 18-23에 명시된 바와 같이, 도 5가 WCDMA 터보 코드의 상태 전이도임을 당업자는 알 것이다. 특히, 도 5는 좌측에 원들로 표시된, 시간 t에서의 가능한 상태들 각각으로부터, 시간 t+1에서의 가능한 상태들로의 전이들을 도시한다. 도 5에서 실선들은 1과 동일한 시스템 비트에 의해 트리거된 전이들을 나타내고, 점선들은 0과 동일한 시스템 비트에 의해 트리거된 전이들을 나타낸다.

상술된 바와 같이, (또한, 예를 들어, 발(Bahl)에 개시된 바와 같이), 시간 t에서의 각각의 상태는 순방향 재귀 메트릭, α_t(s), 및 역방향 재귀 메트릭, β_t(s)와 연관될 수 있다. 이러한 메트릭들을 획득하는 방법의 다른 세부 사항들은 발(Bahl)에 제공되어 있으며, 당업자에게 널리 공지되어 있다. 또한, 발(Bahl)은, 시간 t에서의 정보 (시스템) 비트의 로그 우도 값이 수학식 9에 따라 생성될 수 있음을 보여준다:

여기서, X_s(i)는, i = 1 또는 0인 동안, i와 동일한 시스템 비트에 의해 트리거된 상태 전이들의 집합이며;

_t(s₁, s₂)는, 상태 s₁로부터 s₂로의 전이에 대응하는, 시간 t에서의 브랜치 메트릭이다. X_s(1)에 속한 전이의 경우, 브랜치 메트릭은

_t(s₁, s₂) = p(s₁, 1)Y_t 이다. X_s(0)에 속한 전이의 경우, 브랜치 메트릭은

_t(s₁, s₂) = p(s₁, 0)Y_t 이다.

COM(□) 연산은, 제이. -에프. 쳉(J. -F. Cheng) 외 다수의 "터보 디코딩을 위한 선형 근사화 로그-MAP 알고리즘들(Linearly approximated log-MAP algorithms for turbo decoding)", Proc . IEEE Vehicular Technology Conference 2000 Spring, 2000년 5월에 설명된 기술들 등의, 계산 복잡성을 감소시키는 다수의 근사화 기술들 중 어느 한 기술을 사용해서 근사화될 수 있다. 가장 주목할만하게, 실제적인 구현들은 종종 max 연산, 즉, COM_i(x_i)

max_i(x_i)로 COM 연산을 근사화한다. 어느 경우에서든, 본 명세서에 교시된 디코딩 기술들은 COM(□) 연산의 정확하거나 근사화된 구현들 중 어느 한 구현이든 포함할 수 있음이 당업자에게 명백하다.

수학식 9의 세부 사항들을 참조하면, 제1 COM(□) 연산은 1과 동일한 시스템 비트에 의해 트리거된 모든 전이들과 연관된 항들을 처리하는 반면, 제2 COM(□) 연산은 0과 동일한 시스템 비트에 의해 트리거된 전이들과 연관된 항들을 처리함을 알 수 있다. 도 5를 참조하면, 1과 동일한 시스템 비트에 의해 트리거된 전이들과 연관된 항들은 다음과 같음을 알 수 있다:

이러한 항들 x₁, x₂, ... x₈은 중간 확률 값들의 일례들이다 - 일반적으로 말해서, 중간 확률 값은 제1 시간의 후보 디코더 상태(즉, "후보 디코더 상태들)와 제2 시간의 제2 후보 디코더 상태 간의 각각의 가능한 전이에 대응하고, 디코더에 유용한 외부 및 고유 정보가 주어진 상황에서, 대응 전이의 확률을 나타낸다. 따라서, 디코더에 유용한 모든 정보가 주어진 상황에서 상기 제1 중간 확률 값 x₁은 디코딩된 시퀀스의 브랜치가 시간 t에서 상태 (0)을 지나서 시간 t+1에서 상태 (1)로 전이하는 확률을 나타냄을 당업자는 알 것이다. 마찬가지로, 상기 최종 항, x₈은, 디코딩된 시퀀스의 브랜치가 시간 t에서 상태 (7)을 지나서 시간 t+1에서 상태 (7)로 전이하는 확률을 나타낸다. 상기 8개의 항들 각각은 1의 값을 가진 시스템 비트에 의해 트리거된 전이와 연관되어서, COM(x₁ + x₂ + x₃ + x₄ + x₅ + x₆ + x₇ + x₈)은 시스템 비트 값이 1인 총 확률을 나타낸다.

유사하게, 0과 동일한 시스템 비트에 의해 트리거된 전이들과 연관된 항들(중간 확률 값들)은 다음과 같다:

따라서, 수학식 9는 다음과 같이 다시 쓸 수 있다:

이 수학식은, 로그 우도 형태로, 시간 t에서의 시스템 비트가 0인 확률을 제하고, 시간 t에서의 시스템 비트가 1인 확률을 효과적으로 계산한다.

WCDMA 터보 코드의 상태 전이도는 또한 1 또는 0인 패리티 비트에 따라 도시될 수 있다. 따라서, 도 6은 동일한 WCDMA 터보 코드의 상태 전이들을 도시하는데, 이제 실선들은 1과 동일한 패리티 비트와 연관된 전이들을 나타내고, 점선들은 0과 동일한 패리티 비트와 연관된 전이들을 나타낸다. 패리티 비트들의 로그 우도 값들은 전과 동일한 방식을 사용해서, 즉, 각각, 패리티 1 및 0과 연관된 모든 항들을 처리하도록 COM(□) 연산을 사용하고, 그 후, 차를 취함으로써 생성될 수 있다:

여기서, X_p(i)는, i = 1 또는 0인 동안, i와 동일한 패리티 비트와 연관된 상태 전이들의 집합이다.

이제 도 6에 도시된 상태 전이들을 참조하면, 1과 동일한 패리티 비트에 따른 전이들과 연관된 항들은 다음과 같다:

유사하게, 0과 동일한 패리티 비트에 따른 전이들과 연관된 항들은 다음과 같다:

따라서, 수학식 11은 다음과 같이 다시 쓸 수 있다:

따라서, 항들 x₁, x₂, ... x₁₆ 각각은 시스템 비트 및 패리티 비트 둘 다에 대한 로그 우도 값들을 계산하는데 사용됨을 당업자는 알 것이다. 이 항들은, 수학식 10 및 수학식 12에서 알 수 있는 바와 같이, 상이한 그룹화에 사용된다. 그러나, 이러한 그룹들의 공통 요소들은 계산들을 간소화하는데 이용될 수 있다.

이를 보기 위해, 먼저 COM(□) 연산이 다음과 같은 속성을 가짐을 생각해 보라:

이러한 속성은 수학식 10 및 수학식 12의 공통 항들을 그룹화함으로써 이용될 수 있다. 이는, 수학식 10 및 수학식 12가 개별적으로 사용된 경우 보다 더 효율적인 방식으로, 이하의 일련의 계산들이 시스템 및 패리티 비트들 소프트 로그 우도 값들을 계산하는데 사용될 수 있게 한다.

먼저, COM(□) 연산은 부분합을 획득하기 위해, 시간들 t와 t+1 간의 전이에 대응하는 중간 확률 값들의 제1 그룹에 적용된다:

제1 부분합 ω₁은, 시간 t 동안, 1의 시스템 비트 값 및 1의 패리티 비트 값이 수신된 총 확률에 대응한다. 유사하게, 시스템 비트 값들과 패리티 비트 값들의 다른 가능한 조합들에 대응하는 추가 부분합들은 수학식 15 내지 수학식 17에 따라 계산된다:

다음으로, 시간 t에서의 시스템 비트에 대한 로그 우도 값이 부분합들의 함수로서 계산된다:

또한, 시간 t에서의 패리티 비트에 대한 로그 우도 값이 다음과 같이 계산된다:

상술된 바와 같이, 부분합 ω₁은, 시스템 비트 및 패리티 비트가 둘 다 1과 동일한 모든 전이들과 연관된 항들을 결합한다. 유사하게, ω₂는, 시스템 비트가 1과 동일하고 패리티 비트가 0과 동일한 전이들과 연관된 항들을 결합하는 부분합을 나타내고, ω₃은, 시스템 비트와 패리티 비트가 둘 다 0과 동일한 전이들과 연관된 항들을 결합하는 부분합을 나타내며, ω₄는, 시스템 비트가 0과 동일하고 패리티 비트가 1과 동일한 전이들과 연관된 항들을 결합하는 부분합을 나타낸다.

예를 들어, 수학식 12를 직접 사용해서, 패리티 비트 소프트 값을 획득하기 위한 브루트 포스 계산(brute-force computation)은, x_i 항들을 각각 획득하기 위한 32회의 가산들, COM(□) 연산들을 실행하기 위한 14회의 가산들, 및 최종 소프트 값을 획득하기 위한 1회 보다 많은 가산(또는 감산)을 필요로 했을 것이다. 따라서, 47회의 가산들이 패리티 비트 소프트 값을 계산하는데 필요하다. 그러나, 상술된 방식으로, 시스템 비트의 소프트 값을 계산하는데 이미 요구된 바 외에, 패리티 비트의 소프트 값을 계산하는데 오직 3회의 가산들만이 필요하다. 이는, 패리티 비트의 소프트 값을 계산하기 위한, 브루트 포스 방식에 비해, 94% 감소된 복잡성을 나타낸다.

시스템 비트 및 패리티 비트들에 대한 소프트 값들을 생성하는 복잡성이 함께 고려되면, 레이트-1/3 터보 코드의 경우, 브루트 포스 방식은 47*3 = 141회의 가산들을 필요로 하는 반면, 상술된 방식은 필요한 가산 연산들을 47+3+3=53으로 감소시켜서, 62.4% 감소된다. WCDMA 및 LTE 시스템들에서, 패리티 비트들을 펑쳐링함으로써 더 높은 코딩 레이트들이 획득된다. 그러나, 펑쳐링 취소 동작 및 펑쳐링 동작은 인코더 및 디코더 밖에서 발생한다. 따라서, 터보 디코더는 디코딩에서 "마더(mother)" 레이트-1/3 코드의 트렐리스를 항상 사용할 것이다. 이는, 제안된 방식에 의해 달성된 복잡성 절약이 이러한 시스템들의 모든 효과적인 코드 레이트들에 동일함을 의미한다.

WCDMA 터보 디코더를 위한 특정 기술들을 유념하면, 도 7의 처리 흐름도가 통신 송신기에서 인코딩된 수신 통신 데이터를 디코딩하기 위한 일반적인 방법을 도시함을 당업자는 알 것이다. 특히, 도 7은 터보 디코딩 프로세스의 적어도 1회 반복 동안, 적어도 하나의 구성 요소 소프트-입력, 소프트-출력(SISO) 컨볼루셔널 디코더에 의해 구현된 프로세스를 도시한다.

단계(710)에 도시된 바와 같이, 소정의 반복의 프로세스는, 공지된 기술들에 따라, 브랜치 메트릭들의 계산으로 개시된다; 이러한 브랜치 메트릭들은, 제1 시간에서의 제1 복수의 후보 디코더 상태들과 제2 시간에서의 제2 복수의 후보 디코더 상태들 간의 각각의 브랜치에 대응한다. 유사하게, 각각, 단계(720) 및 단계(730)에 도시된 바와 같이, 후보 디코더 상태들 각각에 대응하는 순방향 재귀 메트릭들, 및 후보 디코더 상태들 각각에 대응하는 역방향 재귀 메트릭들은 모든 t, t = 0, 1, ..., L에 대해 계산된다.

단계(740)에 도시된 바와 같이, 프로세스는 계속해서 제1 복수의 후보 디코더 상태들과 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산한다. 이 중간 확률 값들은 각각의 전이에 대응하는 브랜치 메트릭들, 각각의 개시 후보 디코더 상태에 대응하는 순방향 재귀 메트릭들, 및 각각의 종료 후보 디코더 상태에 대응하는 역방향 재귀 메트릭들의 함수로서 계산된다.

다음으로, 블록(750)에 도시된 바와 같이, 시스템 비트 값들 및/또는 패리티 비트 값들의 수개의 조합들 각각에 대한 부분합이 계산된다. 도 5 및 도 6과 연관해서 상술된 디코더 등의 radix-2 디코더에서, 예를 들어, 이 계산들은 수학식 14 내지 수학식 17의 형태를 취할 수 있다. 이러한 경우에, 4개의 부분합들이 계산되며, 각각의 부분합은 제1 디코더 상태들과 제2 디코더 상태들 간의 전이에 대한 시스템 비트 및 패리티 비트 값들의 가능한 조합에 대응한다. 후에 일례의 radix-4 디코더에 대한 부분합들의 계산들이 도시된다.

블록(750)에 도시된 바와 같이, 부분합들은 제1 시간과 제2 시간 간의 간격 (전이)에 대응하는 적어도 하나의 시스템 비트에 대한 소프트 값을 계산하는데 사용된다. 유사하게, 단계(760)에 도시된 바와 같이, 부분합들은 관심 전이에 대응하는 적어도 하나의 패리티 비트에 대한 소프트 값을 계산하는데 사용된다. 상술된 일례의 radix-2 디코더의 경우, 예를 들어, 이 계산들은 수학식 18 및 수학식 19의 형태를 취할 수 있다. 이러한 기술들의 radix-4 디코더로의 적용이 후술된다.

터보 디코딩 처리량을 증가시키기 위해, radix-4 터보 디코더가 최근에 제안되었다(엠. 비커스텝(M. Bickerstaff), 엘. 데이비스(L. Davis), 씨. 토마스(C. Thomas), 디. 거레트(D. Garrett) 및 씨. 니콜(C. Nicol)의 "3GPP-HSDPA 모바일 와이어리스를 위한 24Mb/s Radix-4 LogMAP 터보 디코더(A 24Mb/s Radix-4 LogMAP Turbo Decoder for 3GPP-HSDPA Mobile Wireless)", Proc . IEEE International Solid-State Circuits Conference 2003을 참조하라). 한번에 하나의 트렐리스 스테이지를 처리하는 종래의 (radix-2) 터보 디코더에 비해, radix-4 터보 디코더는 2개의 트렐리스 스테이지들을 처리해서 디코딩 처리량이 두배가 된다. 셀룰러 시스템들의 데이터 통신 속도들이 더 높게 증가함에 따라, radix-4 터보 디코더는 더 중요해질 수 있다.

도 8은 2개의 시스템 비트들에 따른 W-CDMA 터보 코드의 상태 전이도를 도시하는데, 1의 시스템 비트 값들에 따른 전이들은 실선들로 도시되고, 0의 시스템 비트 값들에 따른 전이들은 점선들로 도시된다. radix-4 터보 디코더에서, 디코더들은 짝수 인덱스의 트렐리스 스테이지들에 대해서만 순방향 및 역방향 상태 메트릭들을 계산한다. 예를 들어, 시간 t+2에서의 상태 0에 대한 순방향 스테이지 메트릭은 다음과 같이 시간 t에서의 것들로부터 계산될 수 있다:

짝수 인덱스의 트렐리스 스테이지들에서 유용한 순방향 및 역방향 메트릭들에 기초하여, 시간 t 및 t+1에서의 시스템 및 패리티 비트들에 대한 로그 우도 값들은 이하의 절차에 의해 계산될 수 있다.

먼저, 중간 확률 값들이 계산된다:

그 다음, 부분합들이 중간 확률 값들로부터 계산된다:

처음 4개의 부분합들 φ₀, φ₁, φ₂, φ₃은, 각각, 0-0, 0-1, 1-0, 1-1의 연속 시스템 비트 값들의 총 확률에 대응한다. 유사하게, 마지막 4개, φ₄, φ₅, φ₆, φ₇은, 각각, 0-0, 0-1, 1-0, 1-1의 시간 t 및 t+2로부터의 전이에 대한 연속 패리티 비트 값들의 총 확률에 대응한다.

마지막으로, 시간들 t 및 t+1 둘 다에 대한 시스템 비트 로그 우도 값들은 부분합들로부터 계산된다:

또한, 시간들 t 및 t+1에 대한 패리티 비트 로그 우도 값들은 부분합들로부터 계산된다:

다시 말해서, 이러한 방식은, 패리티 비트들에 대한 소프트 값들이 요구될 때 radix-4 터보 디코딩의 경우 계산 복잡성을 상당히 감소시킨다. 브루트 포스 방법에 따르면, 패리티 비트 소프트 값을 계산하는데 130회의 가산들이 필요하다. 상술된 기술에 따르면, 오직 18회의 가산들만이 필요하여서, 86% 감소된다.

본 발명에 따른 radix-4 디코딩 프로세싱의 일 실시예의 상술된 설명을 고려할 때, 도 9의 처리 흐름도가 radix-4 디코더에서의 시스템 비트들 및 패리티 비트들에 대한 소프트 값들의 계산 뿐만 아니라, radix-4 디코더의 부분합들의 계산을 도시함을 당업자는 알 것이다. 따라서, 블록(910)에 도시된 바와 같이, 부분합들은, 상술된 바와 같이, 각각의 2-비트 시스템 비트 시퀀스 및 각각의 2-비트 패리티 비트 시퀀스에 대해 계산된다. 블록(920)에서, 시스템 비트들의 연속 쌍에 대한 소프트 값들은, 예를 들어, 수학식 21 및 수학식 22에 따라, 부분합들로부터 계산된다. 마찬가지로, 패리티 비트들의 대응 쌍에 대한 소프트 값들은, 예를 들어, 수학식 23 및 수학식 24에 따라, 부분합들로부터 계산된다.

본 발명은, 물론, 본 발명의 본질적인 특징들로부터 벗어나지 않은 채로 본 명세서에 특별히 기재된 방법들과 다른 방법들로 실행될 수 있다. 따라서, 예를 들어, 본 명세서에 기재된 본 발명의 기술들은 상세히 상술된 바와 같은 WCDMA 수신기들, 또는 다른 무선 네트워크들의 동작을 위해 구성된 수신기들 및/또는 다른 특정 터보 코드들 따른 수신기들에서의 디코딩 프로세스에 적용될 수 있다. 본 발명의 실시예들은 상술된 기술들 중 하나의 또는 그 이상의 기술에 따른 방법들, 상기 방법들 중 하나 또는 그 이상을 실행하도록 구성된 디코더 회로들, 및 상기 디코더 회로들을 포함하는 무선 수신기들을 포함한다. 상세히 상술된 실시예들은 모든 면에서 제한적인 것이 아니라 예시적인 것으로 간주되며, 첨부된 청구항들의 의미 및 등가의 범위 내에 속한 모든 변경들은 본 명세서에서 포함되는 것으로 의도된다.

Claims

통신 수신기에서 수신된 통신 데이터를 디코딩하기 위한 방법으로서,
적어도 하나의 소프트-입력 소프트-출력 디코더에서 적어도 한 번의 반복 각각에 대해,
제1 시간의 제1 복수의 후보 디코더 상태들과 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하는 단계;
상기 중간 확률 값들로부터 2개의 또는 그 이상의 부분합들을 계산하는 단계 - 상기 부분합들은 2개의 또는 그 이상의 시스템 비트들, 2개의 또는 그 이상의 패리티 비트들, 또는 적어도 하나의 시스템 비트 및 적어도 하나의 패리티 비트의 가능한 조합들에 대응함 - ;
상기 부분합들의 제1 함수로서, 상기 제1 시간과 상기 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 시스템 비트 각각에 대해 소프트 값을 추정하는 단계; 및
상기 부분합들의 제2 함수로서, 상기 제1 시간과 상기 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 패리티 비트 각각에 대해 소프트 값을 추정하는 단계
를 포함하는 방법.
제1항에 있어서,
상기 제1 시간의 제1 복수의 후보 디코더 상태들과 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하는 단계는, 상기 제1 복수의 후보 디코더 상태들 각각에 대응하는 순방향 재귀 메트릭들(forward recursion metrics), 상기 제2 복수의 후보 디코더 상태들 각각에 대응하는 역방향 재귀 메트릭들(backward recursion metrics), 및 상기 제1 복수의 후보 디코더 상태들과 상기 제2 복수의 후보 디코더 상태들 간의 각각의 브랜치에 대응하는 브랜치 메트릭들에 기초하는 방법.
제1항에 있어서,
radix-2 디코더에서, 상기 2개의 또는 그 이상의 부분합들을 계산하는 단계는, 대응하는 중간 확률 값들에 기초하여, 상기 제1 복수의 후보 디코더 상태들과 상기 제2 복수의 후보 디코더 상태들 간의 전이에 대한 시스템 비트 값들 및 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산하는 단계를 포함하는 방법.
제1항에 있어서,
radix-4 디코더에서, 상기 2개의 또는 그 이상의 부분합들을 계산하는 단계는, 대응하는 중간 확률 값들에 기초하여, 2개의 연속 시스템 비트 값들의 각각의 가능한 조합의 부분합 및 2개의 연속 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산하는 단계를 포함하는 방법.
제1항에 있어서,
시스템 비트들 각각에 대한 추정된 소프트 값들, 또는 패리티 비트들 각각에 대한 추정된 소프트 값들, 또는 둘 다는, 로그 우도 값들을 포함하는 방법.
디코더 회로로서,
적어도 하나의 소프트-입력 소프트-출력 디코딩 프로세스에서의 적어도 한 번의 반복 각각에 대해,
제1 시간의 제1 복수의 후보 디코더 상태들과 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하고,
상기 중간 확률 값들로부터 2개의 또는 그 이상의 부분합들을 계산하며 - 상기 부분합들은 2개의 또는 그 이상의 시스템 비트들, 2개의 또는 그 이상의 패리티 비트들, 또는 적어도 하나의 시스템 비트 및 적어도 하나의 패리티 비트의 가능한 조합들에 대응함 -,
상기 부분합들의 제1 함수로서, 상기 제1 시간과 상기 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 시스템 비트 각각에 대해 소프트 값을 추정하고,
상기 부분합들의 제2 함수로서, 상기 제1 시간과 상기 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 패리티 비트 각각에 대해 소프트 값을 추정하도록
구성된 디코더 회로.
제6항에 있어서,
상기 디코더 회로는, 상기 제1 복수의 후보 디코더 상태들 각각에 대응하는 순방향 재귀 메트릭들, 상기 제2 복수의 후보 디코더 상태들 각각에 대응하는 역방향 재귀 메트릭들, 및 상기 제1 복수의 후보 디코더 상태들과 상기 제2 복수의 후보 디코더 상태들 간의 각각의 브랜치에 대응하는 브랜치 메트릭들에 기초하여, 제1 시간의 제1 복수의 후보 디코더 상태들과 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하도록 구성된 디코더 회로.
제6항에 있어서,
상기 디코더 회로는, radix-2 디코딩 프로세스를 사용하도록 구성되고, 대응하는 중간 확률 값들에 기초하여, 상기 제1 복수의 후보 디코더 상태들과 상기 제2 복수의 후보 디코더 상태들 간의 전이에 대한 시스템 비트 값들 및 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산함으로써 2개의 또는 그 이상의 부분합들을 계산하도록 구성된 디코더 회로.
제6항에 있어서,
상기 디코더 회로는, radix-4 디코딩 프로세스를 사용하도록 구성되고, 대응하는 중간 확률 값들에 기초하여, 2개의 연속 시스템 비트 값들의 각각의 가능한 조합의 부분합 및 2개의 연속 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산함으로써 2개의 또는 그 이상의 부분합들을 계산하도록 구성된 디코더 회로.
제6항에 있어서,
상기 시스템 비트들 각각에 대한 추정된 소프트 값들, 또는 상기 패리티 비트들 각각에 대한 추정된 소프트 값들, 또는 둘 다는, 로그 우도 값들을 포함하는 디코더 회로.
2개의 구성 요소 컨볼루셔널 인코더들을 포함하는 터보 인코더에 의해 통신 송신기에서 인코딩된 통신 데이터를 수신하도록 구성된 통신 수신기로서,
2개의 컨볼루셔널 디코더 회로들을 포함하는 터보 디코딩 회로를 포함하고, 상기 컨볼루셔널 디코더 회로들 각각은, 적어도 하나의 소프트-입력 소프트-출력 디코딩 프로세스에서의 적어도 한 번의 반복 각각에 대해,
제1 시간의 제1 복수의 후보 디코더 상태들과 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하고,
상기 중간 확률 값들로부터 2개의 또는 그 이상의 부분합들을 계산하며 - 상기 부분합들은 2개의 또는 그 이상의 시스템 비트들, 2개의 또는 그 이상의 패리티 비트들, 또는 적어도 하나의 시스템 비트 및 적어도 하나의 패리티 비트의 가능한 조합들에 대응함 -,
상기 부분합들의 제1 함수로서, 상기 제1 시간과 상기 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 시스템 비트 각각에 대해 소프트 값을 추정하고,
상기 부분합들의 제2 함수로서, 상기 제1 시간과 상기 제2 시간 간의 간격에 대응하는 수신된 통신 데이터의 적어도 하나의 패리티 비트 각각에 대해 소프트 값을 추정하도록
구성된 통신 수신기.
제11항에 있어서,
상기 컨볼루셔널 디코더 회로들은, 제1 복수의 후보 디코더 상태들 각각에 대응하는 순방향 재귀 메트릭들, 제2 복수의 후보 디코더 상태들 각각에 대응하는 역방향 재귀 메트릭들, 및 상기 제1 복수의 후보 디코더 상태들과 상기 제2 복수의 후보 디코더 상태들 간의 각각의 브랜치에 대응하는 브랜치 메트릭들에 기초하여, 제1 시간의 제1 복수의 후보 디코더 상태들과 제2 시간의 제2 복수의 후보 디코더 상태들 간의 각각의 가능한 전이와 연관된 중간 확률 값들을 계산하도록 구성된 통신 수신기.
제11항에 있어서,
상기 컨볼루셔널 디코더 회로들은, radix-2 디코딩 프로세스를 사용하도록 구성되고, 대응하는 중간 확률 값들에 기초하여, 상기 제1 복수의 후보 디코더 상태들과 상기 제2 복수의 후보 디코더 상태들 간의 전이에 대한 시스템 비트 값들 및 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산함으로써 2개의 또는 그 이상의 부분합들을 계산하도록 더 구성된 통신 수신기.
제11항에 있어서,
상기 컨볼루셔널 디코더 회로들은, radix-4 디코딩 프로세스를 사용하도록 구성되고, 대응하는 중간 확률 값들에 기초하여, 2개의 연속 시스템 비트 값들의 각각의 가능한 조합의 부분합 및 2개의 연속 패리티 비트 값들의 각각의 가능한 조합의 부분합을 계산함으로써 2개의 또는 그 이상의 부분합들을 계산하도록 더 구성된 통신 수신기.
제11항에 있어서,
상기 시스템 비트들 각각에 대한 추정된 소프트 값들, 또는 상기 패리티 비트들 각각에 대한 추정된 소프트 값들, 또는 둘 다는, 로그 우도 값들을 포함하는 통신 수신기.