KR20120064493A - 인버터 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본발명은, 입력신호가 전달되는 입력단자와, 리셋신호가 전달되는 리셋단자와, 출력신호가 출력되는 출력단자와, 제 1 내지 제 4 트랜지스터와, 제 1 전원과 제 2 전원을 포함하는 인버터에 있어서, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고, 상기 제 1 트랜지스터의 소스전극은 상기 제 3 트랜지스터의 소스 전극과 연결되고, 상기 제 1 트랜지스터의 드레인전극은 상기 출력단자와 상기 제 2 트랜지스터의 소스전극과 연결되고, 상기 제 1 트랜지스터의 게이트전극은 상기 입력단자와 상기 제 3 트랜지스터의 게이트전극과 연결되고, 상기 제 2 트랜지스터의 드레인전극은 상기 제 4 트랜지스터의 드레인전극과연결되고, 상기 제 2 트랜지스터의 게이트전극은 상기 제 3 트랜지스터의 드레인전극과, 상기 제 4 트랜지스터의 소스전극과 연결되고, 상기 제 4 트랜지스터의 게이트전극은 상기 리셋단자와 연결되고, 상기 제 2 트랜지스터의 게이트전극과 연결되고, 제 3 트랜지스터의 드레인전극과 제 4 트랜지스터의 소스전극 사이에 A노드가 형성되는 인버터를 제공한다.

Description

인버터 및 이를 포함하는 표시장치{inverter and display device including the same}
본발명은, 인버터에 관한 것으로서, 보다 상세하게는, 인버터 및 이를 포함하는 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기전계발광소자 (OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.
이들 평판표시장치는, 표시패널과 다양한 구동회로부를 포함할 수 있다. 또한, 표시패널과 구동회로부에 인버터(inverter)를 구성함으로써, 보다 효율적으로 구동할 수 있도록 한다.
여기서, 인버터는 수신하는 신호 즉, 입력신호를 반전하여 출력하는 집적회로(integrated circuit)로 제작된 전자적 논리 게이트(logic gate)이다. 구체적으로 논리 1(참)이 논리 0(거짓)으로 되며 그 반대도 마찬가지이다. 즉, 논리적 NOT 동작을 수행한다.
또한, 인버터는, 동일한 입력단자에 공통으로 접속되며 직렬 연결된 상반된 형태의 트랜지스터(transistor)(즉, N형 트랜지스터와 P형 트랜지스터)로 구성되는 것이 일반적이다.
도 1은 종래의 인버터를 도시한 회로도이다.
도 1을 참조하면, 종래의 인버터는 제 1 전원(Vdd)와 제2전원(Vss) 사이에 P타입 트랜지스터(P)와 N타입 트랜지스터(N)가 직렬 연결되며, 각각의 게이트 전극이 입력단자(In)에 공통으로 접속된다.
이와 같은 인버터는 입력단자(In)로 입력되는 입력신호(Vin)를 반전하여 출력단자(Out)로 출력한다.
이를 위해, 로우레벨의 입력신호(Vin)에 대응하여 턴온(turn on)되는 P형 트랜지스터(P)는 하이레벨의 제 1 전원(Vdd)과 출력단자(Out) 사이에 접속되고, 하이레벨의 입력신호(Vin)에 대응하여 턴온되는 N형트랜지스터(N)는 로우레벨의 제 2 전원(Vss)과 출력단자(Out) 사이에 접속된다.
그러나, 종래의 인버터는 상반된 형태의 트랜지스터(P, N)를 형성해야 하므로, 마스크가 증가되고 공정단계가 추가되는 등 제조비용의 상승을 초래한다. 또한, 공정의 효율성이 저하되는 단점을 가진다.
본발명은, 인버터 및 이를 포함하는 평판표시장치에 관한 것으로서, 단일 타입의 트랜지스터를 사용하여 출력신호를 안정적으로 출력하는데 그 과제가 있다.
전술한 바와 같은 과제를 달성하기 위해, 본발명은, 입력신호가 전달되는 입력단자와, 리셋신호가 전달되는 리셋단자와, 출력신호가 출력되는 출력단자와, 제 1 내지 제 4 트랜지스터와, 제 1 전원과 제 2 전원을 포함하는 인버터에 있어서, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고, 상기 제 1 트랜지스터의 소스전극은 상기 제 3 트랜지스터의 소스 전극과 연결되고, 상기 제 1 트랜지스터의 드레인전극은 상기 출력단자와 상기 제 2 트랜지스터의 소스전극과 연결되고, 상기 제 1 트랜지스터의 게이트전극은 상기 입력단자와 상기 제 3 트랜지스터의 게이트전극과 연결되고, 상기 제 2 트랜지스터의 드레인전극은 상기 제 4 트랜지스터의 드레인전극과연결되고, 상기 제 2 트랜지스터의 게이트전극은 상기 제 3 트랜지스터의 드레인전극과, 상기 제 4 트랜지스터의 소스전극과 연결되고, 상기 제 4 트랜지스터의 게이트전극은 상기 리셋단자와 연결되고, 상기 제 2 트랜지스터의 게이트전극과 연결되고, 제 3 트랜지스터의 드레인전극과 제 4 트랜지스터의 소스전극 사이에 A노드가 형성되는 인버터를 제공한다.
상기 입력신호의 온(on) 구간에는 상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 턴온 되는 구간과, 상기 입력신호의 오프(off) 되는 시점에, 상기 리셋신호의 온 구간이 되어 상기 제 4 트랜지스터가 턴온 된다.
상기 입력신호의 오프 시점 이후, 제 1 시간 후 상기 리셋신호가 온이 된다.
상기 제 1 내지 4 트랜지스터는 P 또는 N타입 트랜지스터이다.
영상을 표시하는 표시패널을 포함하는 평판표시장치에 있어서, 입력신호가 전달되는 입력단자와, 리셋신호가 전달되는 리셋단자와, 출력신호가 출력되는 출력단자와, 제 1 내지 제 4 트랜지스터와, 제 1 전원과 제 2 전원을 포함하고, 상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고, 상기 제 3 트랜지스터와 상기 제 4 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고, 상기 제 1 트랜지스터의 소스전극은 상기 제 3 트랜지스터의 소스 전극과 연결되고, 상기 제 1 트랜지스터의 드레인전극은 상기 출력단자와 상기 제 2 트랜지스터의 소스전극과 연결되고, 상기 제 1 트랜지스터의 게이트전극은 상기 입력단자와 상기 제 3 트랜지스터의 게이트전극과 연결되고, 상기 제 2 트랜지스터의 드레인전극은 상기 제 4 트랜지스터의 드레인전극과연결되고, 상기 제 2 트랜지스터의 게이트전극은 상기 제 3 트랜지스터의 드레인전극과, 상기 제 4 트랜지스터의 소스전극과 연결되고, 상기 제 4 트랜지스터의 게이트전극은 상기 리셋단자와 연결되고, 상기 제 2 트랜지스터의 게이트전극과 연결되고, 제 3 트랜지스터의 드레인전극과 제 4 트랜지스터의 소스전극 사이에 A노드가 형성되는 인버터를 포함하는 평판표시장치를 제공한다.
상기 입력신호의 온(on) 구간에는 상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 턴온 되는 구간과, 상기 입력신호의 오프(off) 되는 시점에, 상기 리셋신호의 온 구간이 되어 상기 제 4 트랜지스터가 턴온 된다.
상기 입력신호의 오프 시점 이후, 제 1 시간 후 상기 리셋신호가 온이 된다.
상기 제 1 내지 4 트랜지스터는 P 또는 N타입 트랜지스터이다.
본발명에 따른 인버터 및 이를 포함하는 평판표시장치는, 단일 타입의 트랜지스터를 사용하여 출력신호를 안정적으로 출력할 수 있는 효과가 있다.
또한, 리셋신호의 타이밍을 조절함으로써, 출력신호의 듀티를 조절할 수 있는 효과가 있다.
도 1은 종래의 인버터의 회로도.
도 2는 본발명의 실시예에 따른 평판표시장치의 개략적으로 도시한 도면.
도 3은 본발명의 실시예에 따른 화소의 등가회로도.
도 4는 본발명의 실시예에 따른 인버터의 회로도.
도 5 및 도 6은 본발명의 실시예에 따른 입력신호와, 리셋신호와, 출력신호의 파형도.
이하, 도면을 참조하여 본발명의 실시예를 설명한다.
도 2는 본발명의 실시예에 따른 평판표시장치를 개략적으로 도시한 도면이고, 도 3은 본발명의 실시예 따른 화소에 대한 등가회로도이다.
먼저, 설명의 편의를 위하여, 평판표시장치(100) 중 유기전계발광표시장치(100)를 일예로 들어서 설명한다.
도시한 바와 같이, 본발명의 실시예에 따른 유기전계발광표시장치(100)는 표시패널(200)과 구동회로부(300)를 포함한다.
표시패널(200)에는, 제 1 방향 예를 들면 행방향으로 다수의 게이트 배선(GL)이 연장되어 있다. 그리고, 제 1 방향과 교차하는 제 2 방향 예를 들면 열 방향으로 다수의 데이터배선(DL)이 연장되어 있다. 이와 같이 서로 교차하는 다수의 게이트배선(GL)과 다수의 데이터배선(DL)은 매트릭스(matrix) 형태로 배치된 다수의 화소(P)를 정의한다.
도 3을 참조하면, 표시패널(200)의 각 화소(P)에는, 스위칭트랜지스터(TS)와, 구동트랜지스터(TD)와, 유기발광다이오드(OD)와, 커패시터(C)가 형성될 수 있다.
스위칭트랜지스터(TS)는 대응되는 게이트배선 및 데이터배선(GL, DL)과 연결된다. 구동트랜지스터(TD)는 스위칭트랜지스터(TS)와 연결된다. 예를 들면, 구동트랜지스터(TD)의 게이트전극은, 스위칭트랜지스터(TS)의 드레인전극과 연결된다.
유기발광다이오드(OD)는 구동트랜지스터(TD)와 연결된다. 예를 들면, 유기발광다이오드(OD)의 제 1 전극 예를 들어 애노드(anode)는 구동트랜지스터(TD)의 드레인 전극과 연결된다. 그리고, 유기발광다이오드(OD)의 제 2전극 예를 들어 캐소드(cathode)는 제 2 구동전압(VSS)가 인가된다. 예를 들면 유기발광다이오드(OD)의 제 2 전극은 접지될 수 있다. 한편, 제 1 및 2 전극 사이에는, 빛을 발광하는 유기발광물질을 포함하는 유기발광층이 구성되어 있다.
유기 발광층은 정공주입층(hole injection layer, HIL), 정공수송층(hole transport layer, HTL), 발광층(emission layer, EML), 전자수송층(electron transport layer, ETL) 및 전자주입층(electron injection layer, EIL)을 포함 할 수 있다.
커패시터(C)는, 구동트랜지스터(TD)의 게이트전극과 소스전극 사이에 연결된다. 한편, 구동트랜지스터(TD)의 소스전극은, 제 1 구동전압(VDD)을 인가받게 된다.
위와 같은 구성을 갖는 화소(P)에 대해, 게이트배선(GL)이 스캔되어 턴온 전압 예를 들면 게이트하이전압을 갖는 게이트신호가 인가되면, 스위칭트랜지스터(TS)는 턴온된다. 이에 따라, 입력된 데이터전압은 스위칭트랜지스터(TS)를 통과하여, 구동트랜지스터(TD)의 게이트전극에 인가된다. 이에 따라, 전류가 구동트랜지스터(TD)를 통과해 유기발광다이오드(OD)에 공급되어, 해당 색을 갖는 빛을 발광하게 된다.
표시패널(200)을 구동하는 구동회로부(300)는, 타이밍제어부(310)와, 게이트구동부(320)와, 데이터구동부(330)와, 감마전압공급부(340)와, 전원발생부(350)를 포함할 수 있다.
여기서, 타이밍제어부(310)는, TV시스템이나 비디오카드와 같은 외부시스템으로부터 영상데이터신호(RGB)와, 수직동기신호(Vsync)와 수평동기신호(Hsync)와 클럭신호(CLK)와 데이터인에이블신호(DE) 등의 제어신호(TCS)를 입력 받게 된다. 한편, 도시하지는 않았지만, 이와 같은 신호들은, 타이밍제어부(310)에 구성된 인터페이스(interface)를 통해 입력될 수 있다.
또한, 타이밍제어부(310)는 입력된 제어신호(TCS)를 사용하여, 게이트구동부(330)를 제어하기 위한 게이트제어신호(GCS)와 데이터구동부(340)를 제어하기 위한 데이터제어신호(DCS)를 생성할 수 있다.
또한, 타이밍제어부(310)는, 외부의 시스템으로부터 영상데이터신호(RGB)를 전달받고, 이를 정렬하여 데이터구동부(330)에 전달하게 된다.
게이트구동부(320)는, 타이밍제어부(310)으로부터 공급되는 게이트제어신호(GCS)에 응답하여, 게이트배선(GL)을 순차적으로 선택할 수 있다. 선택된 게이트배선(GL)에 대해서는, 턴온전압을 갖는 게이트신호가 출력된다. 이에 따라, 선택된 게이트배선(GL)과 연결된 화소(P)의 스위칭트랜지스터(TS)는 턴온된다. 이에 동기하여, 데이터배선(DL)에 데이터전압이 출력되어 해당 화소(P)에 입력된다.
데이터구동부(330)는, 타이밍제어부(310)로부터 공급된 데이터제어신호(DCS)에 응답하여, 영상데이터신호(RGB)에 대응되는 데이터전압을 생성한다. 또한, 생성된 데이터전압을 해당 데이터배선(DL)에 출력한다.
따라서, 데이터구동부(330)는, 입력된 디지털포맷(digital format)의 영상데이터신호(RGB)에 대해, 감마전압(Vgamma)을 이용하여 그 계조레벨에 대응되는 계조전압을 데이터전압으로서 출력할 수 있게 된다. 이처럼, 데이터구동부(330)는, 디지털포맷의 영상데이터신호(RGB)를, 아날로그포맷(analog format)의 영상데이터로 출력하게 된다. 이와 같이 출력된 데이터전압은 해당 데이터배선(DL)에 인가되어, 해당 화소(P)에 입력된다.
감마전압공급부(340)는, 감마전압(Vgamma)을 생성한다. 이와 같이 생성된 감마전압(Vgamma)은 데이터구동부(330)에 공급되어, 영상데이터신호(RGB)에 대응하는 데이터전압을 생성하는데 이용된다.
전원발생부(350)는, 유기전계발광표시장치(100)를 구동함에 있어 필요한 다양한 구동전압들을 생성하게 된다. 예를 들면, 타이밍제어부(310)와 데이터구동부(330)와 게이트구동부(320)에 공급되는 전원전압과, 게이트구동부(330)에 공급되는 게이트하이전압과 게이트로우전압 등을 생성하게 된다.
이러한, 평판표시장치(100)는, 표시패널(200)과 구동회로부(300) 등에서 다수의 인버터(inverter)를 사용할 수 있다.
이하, 도 4 및 도 5를 참조하여 본발명의 실시예에 따른 인버터에 대해서 보다 상세하게 설명한다.
도 4는 본발명의 실시예에 따른 인버터 회로도이다.
도 4를 참조하면, 본발명의 실시예에 따른 인버터는 다수의 트랜지스터, 예를 들면 제 1 내지 제 4 트랜지스터(T1 내지 T4)로 구성될 수 있다.
여기서, 제 1 내지 제 4 트랜지스터(T1 내지 T4)로서, P타입의 트랜지스터가 사용되는 것을 예로 들어 설명한다. 한편, N타입의 트랜지스터가 제 1 내지 제 4 트랜지스터(T1 내지 T4)로서 사용될 수 있음은 당업자에게 자명하다. 이 경우, 인버터로 인가되는 신호 및 인버터에서 출력되는 신호는 P타입 트랜지스터를 신호를 사용하는 인버터의 신호와 서로 반전될 수 있다.
또한, 인버터는 입력신호(Vin)를 전달받는 입력단자(In)와, 출력신호(Vout)를 출력하는 출력단자(Out)와, 리셋(reset)신호(RSin)를 전달받는 리셋단자(Rin)가 구성될 수 있다.
먼저, 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)는 제 1 전원(Vdd)과 제 2 전원(Vss) 사이에 직렬 연결된다. 또한, 제 3 트랜지스터(T3)와 제 4 트랜지스터(T4)는 제 1 전원(Vdd)과 제 2 전원(Vss) 사이에 직렬 연결된다.
여기서, 제 1 전원(Vdd)은 하이레벨 전압원이고, 제 2 전원(Vss)은 제 1 전원(Vdd)보다 낮은 전압레벨을 가지는 로우레벨 전압원이다. 예를 들어, 제 2 전원(Vss)은 접지전원(GND)으로 설정 될 수 있다.
구체적으로 설명하면, 제 1 트랜지스터(T1)의 예를 들면 소스(source)전극은 제 1 전원(Vdd)과 제 3 트랜지스터(T3)의 소스 전극과 연결되고, 제 1 트랜지스터(T1)의 드레인(drain)전극은 출력단자(Out)와, 제 2 트랜지스터(T2)의 소스전극과 연결된다.
또한, 제 1 트랜지스터(T1)의 게이트(gate)전극은 입력단자(In)와 제 3 트랜지스터(T3)의 게이트전극과 연결된다.
제 2 트랜지스터(T2)의 소스전극은 출력단자(Out)와 연결된다. 즉, 제 1 트랜지스터(T1)의 드레인전극과 제 2 트랜지스터(T2)의 소스전극 사이에 출력단자(Out)가 접속 된다. 제 2 트랜지스터(T2)의 드레인 전극은 제 2 전원(Vss)과 제 4 트랜지스터(T4)의 드레인전극과 연결된다.
또한, 제 2 트랜지스터(T2)의 게이트전극은 제 3 트랜지스터(T3)의 드레인전극과 제 4 트랜지스터(T4)의 소스전극과 연결된다. 즉, 제 2 트랜지스터(T2)의 게이트전극은 제 3 트랜지스터(T3)의 드레인전극과 제 4 트랜지스터(T4)의 소스전극 사이에 연결된다.
제 3 트랜지스터(T3)의 소스전극은 제 1 전원(Vdd)와 제 1 트랜지스터(T1)의 소스 전극과 연결되고, 드레인전극은 제 2 트랜지스터(T2)의 게이트 전극과 제 4 트랜지스터(T4)의 소스전극과 연결된다.
또한, 제 3 트랜지스터(T3)의 게이트 전극은 입력단자(In)와 연결된다.
제 4 트랜지스터(T4)의 소스전극은 제 2 트랜지스터(T2)의 게이트전극과 제 3 트랜지스터(T3)의 드레인전극과 연결되고, 드레인전극은 제 2 트랜지스터(T2)의 드레인전극과 제 2 전원(Vss)과 연결된다.
제 4 트랜지스터(T4)의 게이트전극은 리셋단자(Rin)와 연결된다.
이하, 도 5를 더욱 참조하여, 본발명의 실시예에 따른 인버터의 동작을 살펴본다.
도 5는 본발명의 실시예에 따른 인버터의 입력신호(Vin)와, 리셋신호(RSin)와, 출력신호(Vout)의 파형을 도시한 파형도이다.
이때, 전술한 바와 같이, 본발명의 실시예에서는 P타입 트랜지스터를 사용하는 것을 예로 든다.
먼저, 제 1 트랜지스터(T1)와 제 2 트랜지스터(T2)는 역상으로 구동된다.
예를 들면, 제 1 트랜지스터(T1)가 턴온(turn on)되는 경우, 제 2 트랜지스터(T2)는 턴오프(turn off)됨으로써, 제 1 전원(Vdd)이 제 1 트랜지스터(T1)를 통과하여 출력단자(Out)로 출력된다. 반면에, 제 2 트랜지스터(T2)가 턴온 되는 경우, 제 1 트랜지스터(T1)는 턴오프 됨으로써, 제 2 전원(Vss)이 제 2 트랜지스터(T2)를 통과하여 출력단자(Out)로 출력된다.
이하, 보다 상세하게 설명한다.
먼저, 도 5를 참조하면, 제 1 구간(Ⅰ)에서는, 입력단자(In)에 오프(off) 신호 예를 들면, 하이레벨 전압의 입력신호(Vin)를 인가하고, 리셋단자(Rin)에 하이레벨 전압의 리셋신호(RSin)를 인가하여, 출력단자(Out)에서는 로우레벨 전압의 출력신호(Vout)가 출력된다.
구체적으로 설명하면, 입력단자(In)에 하이레벨 전압의 입력신호(Vin)가 인가됨으로써, 입력단자(In)와 연결된 제 3 트랜지스터(T3)와 제 1 트랜지스터(T1)는 턴오프 된다.
또한, 리셋단자(Rin)에 하이레벨 전압의 리셋신호(RSin)가 인가됨으로써, 리셋단자(Rin)와 연결된 제 4 트랜지스터(T4)는 턴오프 된다.
이에 따라, 인버터의 출력단자(Out)에서는 로우레벨 전압의 출력신호(Vout)가 출력된다. 즉, 제 3 구간(Ⅲ)의 로우레벨 전압을 그대로 유지하게 된다.
제 2 구간(Ⅱ)에서는, 입력단자(In)에 온(on) 신호 예를 들면 로우레벨 전압의 입력신호(Vin)가 인가됨으로써, 제 3 트랜지스터(T3)와 제 1 트랜지스터(T1)가 턴온됨으로써, 출력단자(Out)의 출력신호(Vout)는 하이레벨 전압이 된다. 즉, 제 1 전원(Vdd)이 출력신호(Vout)로서 출력된다.
이때, 리셋단자(Rin)에는 오프 신호 예를 들면 하이레벨 전압의 리셋신호(RSin)가 유지됨으로써, 제 4 트랜지스터(T4)와 제 2 트랜지스터(T2)는 턴오프 상태가 된다.
구체적으로, 제 4 트랜지스터(T4)는 하이레벨 전압의 리셋신호(RSin)가 인가됨으로써 턴오프가 된다. 이때, 제 3 트랜지스터(T3)가 턴온 됨으로써, A노드(A)에는 하이레벨 전압원 즉, 제 1 전원(Vdd)이 인가되고, 이에 따라, A노드(A)가 하이레벨 전압원이 된다. A노드(A)는 제 2 트랜지스터(T2)를 제어하는데, A노드(A)의 하이레벨 전압에 따라서 제 2 트랜지스터(T2)는 턴오프 된다.
구체적으로 설명하면, 입력단자(In)에 로우레벨 전압의 입력신호(Vin)가 인가됨으로써, 입력단자(In)와 연결된 제 3 트랜지스터(T3)와 제 1 트랜지스터(T1)의 게이트전극은 턴온 된다.
이에 따라, 제 1 전원(Vdd)은, 제 1 트랜지스터(T1)를 통과하여 출력단자(Out)로 출력된다. 즉, 하이레벨 전압이 출력신호(Vout)로서 출력된다.
또한, 제 3 트랜지스터(T3)가 턴온 되는 바, 제 1 전원(Vdd)은 제 3 트랜지스터(T3)를 통과하여 A노드(node)(A)에 인가된다.
이때, 전술한 바와 같이, 제 2 트랜지스터(T2)는, A노드(A)에 하이레벨 전압원이 인가되었으므로, A노드(A)의 하이레벨 전압에 의해 제 2 트랜지스터(T2)는 턴오프 된다. 즉, 제 1 트랜지스터(T1)와 역상으로 동작하게 된다.
즉, 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)의 게이트 전극은 턴오프 되었는 바, 제 1 전원(Vdd)은 A노드(A)에 유지된다.
여기서, 도시하지는 않았으나, A노드(A)에 스토리지 커패시터(storage capacitor)를 더욱 구성함으로써, A노드에 인가된 전압을 예를 들면 다음 프레임까지 안정적으로 유지할 수 있다. 이를 통하여, 출력단자(Out)의 출력신호(Vout)를 안정적으로 출력할 수 있을 뿐만 아니라, 소비전력도 작아지게 된다.
구체적으로 예를 들면, 스토리지커패시터는, A노드(A)와 제 2 트랜지스터(T2)의 게이트전극 사이에 위치할 수 있다.
제 3 구간(Ⅲ)에서는, 리셋단자(Rin)에 온 신호 예를 들면 로우레벨 전압의 리셋신호(RSin)가 인가됨으로써, 출력단자(Out)의 출력신호(Vout)는 로우레벨 전압이 된다. 즉, 제 2 전원(Vss)이 출력신호(Vout)로서 출력된다.
이때, 입력단자(Vin)에는 오프 신호 예를 들면 하이레벨 전압의 입력신호(Vin)가 인가됨으로써, 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)의 게이트 전극은 턴오프 상태를 유지한다.
구체적으로 설명하면, 리셋단자(Rin)에 온 신호 예를 들면 로우레벨 전압의 리셋신호(RSin)가 인가됨으로써, 리셋단자(Rin)와 연결된 제 4 트랜지스터(T4)와 제 2 트랜지스터(T2)는 턴온 된다.
구체적으로, 리셋단자(Rin)에 로우레벨 전압의 리셋신호(RSin)가 인가되면, 제 4 트랜지스터(T4)의 게이트 전극이 턴온 된다. 이에 따라, 제 2 전원(Vss)은 제 4 트랜지스터(T4)를 통과하여, A노드(A)에는 로우레벨 전압원 즉 제 2 전원(Vss)가 인가되고, 이에 따라, 제 2 트랜지스터(T2)는 턴온된다.
또한, 제 2 전원(Vss)은 턴온 된 제 2 트랜지스터(T2)를 통과하여 출력단자(Out)로 출력된다.
제 3 구간(Ⅲ)이후, 제 1 구간(Ⅰ)에서는, A노드(A)에는 로우레벨 전압원인 제 2 전원(Vss)이 유지되는 바, 제2트랜지스터(T2)는 턴온 상태를 유지하고, 인버터의 출력단자(Out)에서는 로우레벨 전압의 출력신호(Vout)가 출력된다. 즉, 제 3 구간(Ⅲ)의 로우레벨 전압을 그대로 유지하게 된다.
본발명의 실시예에 따른 인버터는 리셋신호(RSin)의 온/오프 타이밍(timing)을 조절함으로써, 출력신호(Vout)의 듀티(duty)를 변경할 수 있다.
이하, 도 6을 더욱 참조하여, 출력신호(Vout)의 듀티를 조절하는 인버터 동작에 대해서 보다 상세하게 살펴본다.
도 6은, 본발명의 다른 실시예에 따른 인버터 동작에 대한 신호 파형도이다.
이때, 도 5와 대응하는 부분에 대해서는 설명을 생략한다.
도 6에 도시한 바와 같이, 제 2-1 구간(Ⅱ-1)에서는, 입력단자(In)에 온 신호 예를 들면 로우레벨 전압의 입력신호(Vin)가 인가됨으로써, 출력단자(Out)의 출력신호(Vout)는 하이레벨 전압이 된다. 즉, 제 1 전원(Vdd)이 출력신호(Vout)로서 출력된다.
이때, 리셋단자(Rin)에는 오프 신호 예를 들면 하이레벨 전압의 리셋신호(RSin)가 유지됨으로써, 제 4 트랜지스터(T4)는 턴오프 된다. 또한, 제 2 트랜지스터(T2)는, 전술한 바와 같이, A노드(A)에 하이레벨 전압원인 제 1 전원(Vdd)이 인가됨으로써, 제 2 트랜지스터(T2)는 턴오프 된다.
제 2-2 구간(Ⅱ-2)에서는, 입력단자(In)에 오프 신호 예를 들면 하이레벨 전압의 입력신호(Vin)가 인가됨으로써, 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)는 턴오프 된다.
이때, 리셋단자(Rin)에는 오프 신호 예를 들면 하이레벨 전압의 리셋신호(RSin)가 유지됨으로써, 제 4 트랜지스터(T4)는 턴오프 된다. 또한, 제 2 트랜지스터(T2)는, 전술한 바와 같이, A노드(A)에 하이레벨 전압원인 제 1 전원(Vdd)이 인가됨으로써, 턴오프 된다. 따라서, 제 1 내지 4 트랜지스터(T1 내지 T4)가 모두 오프 된다.
이에 따라, 출력신호(Vout)는 제 2-1구간(Ⅱ-1)에서 출력된 하이레벨 전압원인 제 1 전원(Vdd)이 유지된다.
이때, 이전 전위 즉, 제 2-1구간(Ⅱ-1)의 출력신호(Vout)가 로우레벨 전압원인 제 2 전원(Vss)인 경우, 제 2 전원(Vss)이 제 2-2구간(Ⅱ-2)의 출력신호(Vout)로서 출력될 것이다.
또한, 제 3 구간(Ⅲ)에서는, 리셋단자(Rin)에 온 신호 예를 들면 로우레벨 전압의 리셋신호(RSin)가 인가됨으로써, 출력단자(Out)의 출력신호(Vout)는 로우레벨 전압이 된다. 즉, 제 2 전원(Vss)이 출력신호(Vout)로서 출력된다.
이때, 입력단자(Vin)에는 오프 신호 예를 들면 하이레벨 전압의 입력신호(Vin)가 인가됨으로써, 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)는 턴오프 상태를 유지한다.
여기서, 입력단자(In)에 로우 레벨 전압의 입력신호(Vin)를 인가 한 후, 리셋단자(Rin)에 로우레벨 전압의 리셋신호(RSin)를 시간 차이(t)를 두고 인가함으로써, 출력단자(Out)의 하이레벨 전압의 출력신호(Vout)를 시간 차이(t)만큼 더 유지 할 수 있다.
이에 따라, 출력단자(Out)의 출력신호(Vout)의 시간을 조절할 수 있다. 즉, 출력신호(Vout)의 전체 출력 시간에서 하이레벨 전압의 출력신호(Vout)의 비율을 조절할 수 있다.
전술한 본발명의 실시예는 본발명의 일예로서, 본발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본발명의 변형을 포함한다.
100 : 평판표시장치 200 : 표시패널
Vin : 입력신호 Vout: : 출력신호 RSin : 리셋신호
In : 입력단자 Out : 출력단자 Rin : 리셋단자

Claims (8)

  1. 입력신호가 전달되는 입력단자와, 리셋신호가 전달되는 리셋단자와, 출력신호가 출력되는 출력단자와, 제 1 내지 제 4 트랜지스터와, 제 1 전원과 제 2 전원을 포함하는 인버터에 있어서,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고,
    상기 제 1 트랜지스터의 소스전극은 상기 제 3 트랜지스터의 소스 전극과 연결되고, 상기 제 1 트랜지스터의 드레인전극은 상기 출력단자와 상기 제 2 트랜지스터의 소스전극과 연결되고, 상기 제 1 트랜지스터의 게이트전극은 상기 입력단자와 상기 제 3 트랜지스터의 게이트전극과 연결되고,
    상기 제 2 트랜지스터의 드레인전극은 상기 제 4 트랜지스터의 드레인전극과연결되고, 상기 제 2 트랜지스터의 게이트전극은 상기 제 3 트랜지스터의 드레인전극과, 상기 제 4 트랜지스터의 소스전극과 연결되고,
    상기 제 4 트랜지스터의 게이트전극은 상기 리셋단자와 연결되고,
    상기 제 2 트랜지스터의 게이트전극과 연결되고, 제 3 트랜지스터의 드레인전극과 제 4 트랜지스터의 소스전극 사이에 A노드가 형성되는
    인버터.
  2. 제 1 항에 있어서,
    상기 입력신호의 온(on) 구간에는 상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 턴온 되는 구간과,
    상기 입력신호의 오프(off) 되는 시점에, 상기 리셋신호의 온 구간이 되어 상기 제 4 트랜지스터가 턴온 되는
    인버터.
  3. 제 2 항에 있어서,
    상기 입력신호의 오프 시점 이후, 제 1 시간 후 상기 리셋신호가 온이 되는
    인버터.
  4. 제 1 항에 있어서,
    상기 제 1 내지 4 트랜지스터는 P 또는 N타입 트랜지스터인
    인버터.
  5. 영상을 표시하는 표시패널을 포함하는 평판표시장치에 있어서,
    입력신호가 전달되는 입력단자와, 리셋신호가 전달되는 리셋단자와, 출력신호가 출력되는 출력단자와, 제 1 내지 제 4 트랜지스터와, 제 1 전원과 제 2 전원을 포함하고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고,
    상기 제 3 트랜지스터와 상기 제 4 트랜지스터는 상기 제 1 전원과 상기 제 2 전원 사이에 직렬 연결되고,
    상기 제 1 트랜지스터의 소스전극은 상기 제 3 트랜지스터의 소스 전극과 연결되고, 상기 제 1 트랜지스터의 드레인전극은 상기 출력단자와 상기 제 2 트랜지스터의 소스전극과 연결되고, 상기 제 1 트랜지스터의 게이트전극은 상기 입력단자와 상기 제 3 트랜지스터의 게이트전극과 연결되고,
    상기 제 2 트랜지스터의 드레인전극은 상기 제 4 트랜지스터의 드레인전극과연결되고, 상기 제 2 트랜지스터의 게이트전극은 상기 제 3 트랜지스터의 드레인전극과, 상기 제 4 트랜지스터의 소스전극과 연결되고,
    상기 제 4 트랜지스터의 게이트전극은 상기 리셋단자와 연결되고,
    상기 제 2 트랜지스터의 게이트전극과 연결되고, 제 3 트랜지스터의 드레인전극과 제 4 트랜지스터의 소스전극 사이에 A노드가 형성되는
    인버터를 포함하는 평판표시장치.
  6. 제 5 항에 있어서,
    상기 입력신호의 온(on) 구간에는 상기 제 1 트랜지스터와 상기 제 3 트랜지스터가 턴온 되는 구간과,
    상기 입력신호의 오프(off) 되는 시점에, 상기 리셋신호의 온 구간이 되어 상기 제 4 트랜지스터가 턴온 되는
    인버터를 포함하는 평판표시장치.
  7. 제 6 항에 있어서,
    상기 입력신호의 오프 시점 이후, 제 1 시간 후 상기 리셋신호가 온이 되는
    인버터를 포함하는 평판표시장치.
  8. 제 5 항에 있어서,
    상기 제 1 내지 4 트랜지스터는 P 또는 N 타입 트랜지스터인
    인버터를 포함하는 평판표시장치.
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