KR20120061459A - 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법 - Google Patents

패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법 Download PDF

Info

Publication number
KR20120061459A
KR20120061459A KR1020100122785A KR20100122785A KR20120061459A KR 20120061459 A KR20120061459 A KR 20120061459A KR 1020100122785 A KR1020100122785 A KR 1020100122785A KR 20100122785 A KR20100122785 A KR 20100122785A KR 20120061459 A KR20120061459 A KR 20120061459A
Authority
KR
South Korea
Prior art keywords
memory
locked loop
value
phase locked
loop circuit
Prior art date
Application number
KR1020100122785A
Other languages
English (en)
Other versions
KR101300829B1 (ko
Inventor
이강윤
부영건
박안수
박준성
Original Assignee
건국대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 건국대학교 산학협력단 filed Critical 건국대학교 산학협력단
Priority to KR1020100122785A priority Critical patent/KR101300829B1/ko
Publication of KR20120061459A publication Critical patent/KR20120061459A/ko
Application granted granted Critical
Publication of KR101300829B1 publication Critical patent/KR101300829B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법에 대한 것으로서, 보다 상세하게는 미리 메모리의 값을 저장되게 하고, 이를 다시 로딩하여 락타임을 감소시킬 수 있는 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법에 관한 것이다.
본 발명은 위상고정루프 회로에 있어서, 콘트롤 전압(Vctrl) 값을 저장하는 제1메모리와, 전압조정발진기의 출력신호(FVCO)를 조절하는 출력 디지털 값을 저장하는 제2메모리와, 초기 위상고정루프 회로의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 된 후, 상기 콘트롤 전압(Vctrl) 값을 디지털화하여, 상기 제1메모리에 저장되도록 하는 아날로그-디지털 컨버터(Analog- to-Digital Converter; ADC)와, 상기 디지털화된 상기 콘트롤 전압(Vctrl) 값을 아날로그 값으로 변환시키는 디지털-아날로그 컨버터(Digital- to-Analog Converter; DAC)와, 입력에 인가되는 전압을 통해 발진 주파수가 변화하는 전압조정발진기(VCO)와, 상기 전압조정발진기의 출력신호(FVCO)를 조절하는 출력 디지털 값이 상기 제2메모리에 저장되도록 하는 대략 동조 컨트롤러(Coarse Tuning Controller; CTC)와, 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키도록 하는 패스트 락킹 컨트롤러(Fast Locking Controller)로 구성되는 것을 특징으로 한다.

Description

패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법{Phase-Locked Loop using Fast Locking Method and the method thereof}
본 발명은 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법에 대한 것으로서, 보다 상세하게는 미리 메모리의 값을 저장되게 하고, 이를 다시 로딩하여 락타임을 감소시킬 수 있는 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법에 관한 것이다.
도1a,b,c에서 보는 바와 같이 일반적인 위상고정루프(Phase-Locked Loop; PLL)의 용도는 LTE 등의 4G System, Bluetooth, GPS, HSSL, WCDMA등의 Mobile Phone, 802.11a/b/g 등의 Wireless LAN 응용의 캐리어 주파수를 생성하는 것이다.
RF Band 내의 좁은 영역 신호인 채널을 노이즈 또는 에러없이 IF 주파수 대역으로 선택하기 위해 노이즈 없는 단일 톤(Tone)의 캐리어 주파수가 필요하다.
위상고정루프가 초기부터 피드백 동작하고 단일 톤으로 락킹하면서 출력하는 시간을 락 타임이라하는 데, 채널간 스위치의 지연(Latency) 향상을 위해 락 타임의 최소화가 필요하다.
구체적으로 살펴보면, 도1c에서 보는 바와 같이 종래 위상고정루프의 Phase Frequency Detector(PFD)는 분주된 FVCO 와 FREF간의 페이즈 에러(Phase Error)를 검출하고, FREF 보다 FVCO가 느릴 경우 PFD의 UP 신호 출력하고, FREF 보다 FVCO 가 빠를 경우 PFD의 DN 신호 출력한다.
또한 차지 펌프(Charge Pump; CP)는 UP 신호일 때 Loop Filter 쪽으로 차징(Charging)하고, DN 신호일 때 Loop Filter에서 디스차징(Discharging)한다.
또한 루프필터(Loop Filter; LF)는 CP 쪽에서 전달되는 전류를 접압으로 변환(Vctrl)하면서 PLL의 루프 밴드위스(Loop Bandwidth)를 결정한다.
그리고 볼티지 컨트롤드 오실레이터(Voltage Controlled Oscillator; VCO)는 입력되는 Vctrl에 따라 발진 주파수가 조정되는 발진기이다.
또한 프리스케일러(Prescaler)는 GHz 단위의 FVCO를 FREF와 비교하기 위해 MHz 단위로 분주하는 장치이다.
즉 종래의 위상고정루프는 루프의 피드백으로 인해 Vctrl 전압이 일정 전압으로 수렴하면서 단일 톤으로 출력하는 장치로서, 단일 톤으로 출력되는 락 동작일 때 위상고정루프의 파워(Power)가 Off 후 다시 On 될 경우 파워의 Off/On으로 인해 일정 전압으로 수렴된 Vctrl의 전압값 및 FVCO가 변경되고, 다시 루프(Loop)의 피드백 동작이 필요하므로 락 타임이 길어지는 문제점 발생한다.
상술한 문제점을 해결하기 위하여 본 발명은 미리 저장된 메모리의 값을 로딩하여 위상고정루프 회로의 락킹 조건을 초기에 제공하여 락타임을 감소시킬 수 있는 패스트 락킹 기법을 사용한 위상고정루프 회로와 그 방법 제공하는 데 목적이 있다.
본 발명은 위상고정루프 회로에 있어서, 콘트롤 전압(Vctrl) 값을 저장하는 제1메모리와, 전압조정발진기의 출력신호(FVCO)를 조절하는 출력 디지털 값을 저장하는 제2메모리와, 초기 위상고정루프 회로의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 된 후, 상기 콘트롤 전압(Vctrl) 값을 디지털화하여, 상기 제1메모리에 저장되도록 하는 아날로그-디지털 컨버터(Analog- to-Digital Converter; ADC)와, 상기 디지털화된 상기 콘트롤 전압(Vctrl) 값을 아날로그 값으로 변환시키는 디지털-아날로그 컨버터(Digital- to-Analog Converter; DAC)와, 입력에 인가되는 전압을 통해 발진 주파수가 변화하는 전압조정발진기(VCO)와, 상기 전압조정발진기의 출력신호(FVCO)를 조절하는 출력 디지털 값이 상기 제2메모리에 저장되도록 하는 대략 동조 컨트롤러(Coarse Tuning Controller; CTC)와, 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키도록 하는 패스트 락킹 컨트롤러(Fast Locking Controller)로 구성된다.
상기 위상고정루프 회로가 파워 오프(Power Off) 후 온(On)이 될 경우, 상기 제1메모리와 제2메모리의 값을 로딩(Loading)하여 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시킨다.
본 발명은 초기 위상고정루프 회로(PLL)의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 되는 단계와, 아날로그-디지털 컨버터(ADC)를 통한 상기 콘트롤 전압(Vctrl) 값을 디지털화 한 후 제1메모리에 저장하는 단계와, 전압조정발진기출력신호(FVCO)를 조절하는 대략 동조 컨트롤러(CTC)의 출력 디지털 값을 제2메모리에 저장하는 단계와, 상기 위상고정루프 회로가 파워 오프(Power Off) 후 온(On)이 될 경우, 상기 제1메모리와 제2메모리에 저장된 값을 로딩(Loading)하는 단계와, 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키는 단계로 이루어진다.
본 발명에 따르면 미리 메모리의 값을 저장되게 하고, 이를 다시 로딩하여 위상고정루프 회로의 락킹 조건을 초기에 제공하여 락타임을 감소시킬 수 있다.
또한, 본 발명에 따르면 위상고정루프 회로에 있어서 피드백 동작이 불필요하므로 락타임이 현저히 감소된다.
도1a는 종래 발명에 따른 블루투스 라디오의 통신장치를 보여주는 도면.
도1b는 종래 PLL의 주파수 밴드와 채널을 보여주는 도면.
도1c는 종래 PLL의 전체적인 구성을 보여주는 회로도.
도2는 본 발명에 따른 패스트 락킹 기법을 사용한 위상고정루프 회로의 전체적인 구성을 보여주는 회로도.
도3a,b,c,d는 본 발명에 따른 패스트 락킹 기법을 사용한 위상고정루프 회로의 동작 단계를 세부적으로 보여주는 도면.
이하 본 발명의 실시를 위한 구체적인 내용을 도면을 참조하여 자세히 설명한다.
본 발명에 따른 패스트 락킹 기법을 사용한 위상고정루프 회로는 제1메모리(110)와 제2메모리(120)와 아날로그-디지털 컨버터(Analog- to-Digital Converter; ADC)(130)와 디지털-아날로그 컨버터(Digital- to-Analog Converter; DAC)(140)와 전압조정발진기(VCO)(150)와 대략 동조 컨트롤러(Coarse Tuning Controller; CTC)(160)와 패스트 락킹 컨트롤러(Fast Locking Controller)(170)로 구성된다.
제1메모리(110)는 콘트롤 전압(Vctrl) 값을 저장하는 메모리이고, 제2메모리(120)는 전압조정발진기의 출력신호(FVCO)를 조절하는 출력 디지털 값을 저장하는 메모리로서, 미리 상기 메모리들(110, 120)의 값을 저장되게 하고, 이를 다시 로딩할 수 있게 한다.
아날로그-디지털 컨버터(130)는 초기 위상고정루프 회로의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 된 후, 상기 콘트롤 전압(Vctrl) 값을 디지털화하여, 상기 제1메모리(110)에 저장되도록 하는 컨버터이다.
디지털-아날로그 컨버터(140)는 상기 디지털화된 상기 콘트롤 전압(Vctrl) 값을 아날로그 값으로 변환시키는 컨버터이다.
전압조정발진기(150)는 입력에 인가되는 전압을 통해 발진 주파수가 변화하는 발진기이다.
대략 동조 컨트롤러(160)는 상기 전압조정발진기(150)의 출력신호(FVCO)를 조절하는 출력 디지털 값이 상기 제2메모리(120)에 저장되도록 하는 컨트롤러이다.
패스트 락킹 컨트롤러(170)는 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키도록 하는 컨트롤러로서, 위상고정루프 회로의 락킹 조건을 초기에 제공하여 락타임을 감소시킬 수 있게 한다.
따라서 본 발명에 따른 패스트 락킹 기법을 사용한 위상고정루프 회로에 의하면 상기 위상고정루프 회로가 파워 오프(Power Off) 후 온(On)이 될 경우, 상기 제1메모리(110)와 제2메모리(120)의 값을 로딩(Loading)하여 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시킬 수 있다.
이하 본 발명의 실시를 위한 패스트 락킹 기법을 사용한 위상고정루프 회로에 대하여 도3a 내지 도3d를 참고하여 자세히 설명한다.
도3a에서 보는 바와 같이 초기 위상고정루프 회로(PLL)의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 된다.
그리고, 도3b에서 보는 바와 같이 아날로그-디지털 컨버터(130)를 통한 상기 콘트롤 전압(Vctrl) 값을 디지털화 한 후 제1메모리(110)에 저장하고, 전압조정발진기(150)의 출력신호(FVCO)를 조절하는 대략 동조 컨트롤러(160)의 출력 디지털 값을 제2메모리(120)에 저장한다.
계속하여, 도3c에서 보는 바와 같이 상기 위상고정루프 회로가 파워 오프(Power Off) 후 온(On)이 될 경우, 상기 제1메모리(110)와 제2메모리(120)에 저장된 값을 로딩(Loading)한다.
그리고, 도3d에서 보는 바와 같이 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시킨다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110 : 제1메모리
120 : 제2메모리
130 : 아날로그-디지털 컨버터(Analog- to-Digital Converter; ADC)
140 : 디지털-아날로그 컨버터(Digital- to-Analog Converter; DAC)
150 : 전압조정발진기(VCO)
160 : 대략 동조 컨트롤러(Coarse Tuning Controller; CTC)
170 : 패스트 락킹 컨트롤러(Fast Locking Controller)

Claims (3)

  1. 위상고정루프 회로에 있어서,
    콘트롤 전압(Vctrl) 값을 저장하는 제1메모리와;
    전압조정발진기의 출력신호(FVCO)를 조절하는 출력 디지털 값을 저장하는 제2메모리와;
    초기 위상고정루프 회로의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 된 후, 상기 콘트롤 전압(Vctrl) 값을 디지털화하여, 상기 제1메모리에 저장되도록 하는 아날로그-디지털 컨버터(Analog- to-Digital Converter; ADC)와;
    상기 디지털화된 상기 콘트롤 전압(Vctrl) 값을 아날로그 값으로 변환시키는 디지털-아날로그 컨버터(Digital- to-Analog Converter; DAC)와;
    입력에 인가되는 전압을 통해 발진 주파수가 변화하는 전압조정발진기(VCO)와;
    상기 전압조정발진기의 출력신호(FVCO)를 조절하는 출력 디지털 값이 상기 제2메모리에 저장되도록 하는 대략 동조 컨트롤러(Coarse Tuning Controller; CTC)와;
    상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키도록 하는 패스트 락킹 컨트롤러(Fast Locking Controller);
    로 구성되는 것을 특징으로 하는 패스트 락킹 기법을 사용한 위상고정루프 회로.
  2. 제1항에 있어서,
    상기 위상고정루프 회로가 파워 오프(Power Off) 후 온(On)이 될 경우, 상기 제1메모리와 제2메모리의 값을 로딩(Loading)하여 상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키는 것을 특징으로 하는 패스트 락킹 기법을 사용한 위상고정루프 회로.
  3. 초기 위상고정루프 회로(PLL)의 피드백(Feedback) 동작으로 상기 콘트롤 전압(Vctrl)이 일정 전압 값으로 수렴하면서 락(Lock)이 되는 단계와;
    아날로그-디지털 컨버터(ADC)를 통한 상기 콘트롤 전압(Vctrl) 값을 디지털화 한 후 제1메모리에 저장하는 단계와;
    전압조정발진기출력신호(FVCO)를 조절하는 대략 동조 컨트롤러(CTC)의 출력 디지털 값을 제2메모리에 저장하는 단계와;
    상기 위상고정루프 회로가 파워 오프(Power Off) 후 온(On)이 될 경우, 상기 제1메모리와 제2메모리에 저장된 값을 로딩(Loading)하는 단계와;
    상기 위상고정루프 회로의 락킹(Locking) 조건을 초기에 제공하여 락타임(Lock Time)을 감소시키는 단계;
    로 이루어지는 것을 특징으로 하는 패스트 락킹 기법을 사용한 위상고정루프 방법.
KR1020100122785A 2010-12-03 2010-12-03 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법 KR101300829B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100122785A KR101300829B1 (ko) 2010-12-03 2010-12-03 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100122785A KR101300829B1 (ko) 2010-12-03 2010-12-03 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법

Publications (2)

Publication Number Publication Date
KR20120061459A true KR20120061459A (ko) 2012-06-13
KR101300829B1 KR101300829B1 (ko) 2013-08-29

Family

ID=46612012

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100122785A KR101300829B1 (ko) 2010-12-03 2010-12-03 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법

Country Status (1)

Country Link
KR (1) KR101300829B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647609B2 (en) 2012-05-10 2017-05-09 Samsung Electronics Co., Ltd. Transceiver using technique for improvement of phase noise and switching of phase lock loop (PLL)
CN107947791A (zh) * 2017-12-21 2018-04-20 北京遥感设备研究所 一种基于集成锁相环芯片的快速频率切换微系统

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237694A (ja) * 2000-02-21 2001-08-31 Toshiba Corp ホールドオーバ機能付きｐｌｌ回路
KR20020061352A (ko) * 2001-01-16 2002-07-24 삼성전자 주식회사 제조공정의 영향과 무관하게 락킹 시간을 줄일 수 있는위상동기 루프 회로 및 이의 락킹 제어방법
KR100836530B1 (ko) * 2006-10-04 2008-06-10 한국과학기술원 보정가능한 온칩 발진 회로
KR20090077544A (ko) * 2008-01-11 2009-07-15 삼성전자주식회사 위상 동기 루프 및 그것의 위상 동기 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9647609B2 (en) 2012-05-10 2017-05-09 Samsung Electronics Co., Ltd. Transceiver using technique for improvement of phase noise and switching of phase lock loop (PLL)
US9935666B2 (en) 2012-05-10 2018-04-03 Samsung Electronics Co., Ltd. Transceiver using technique for improvement of phase noise and switching of phase lock loop (PLL)
CN107947791A (zh) * 2017-12-21 2018-04-20 北京遥感设备研究所 一种基于集成锁相环芯片的快速频率切换微系统

Also Published As

Publication number Publication date
KR101300829B1 (ko) 2013-08-29

Similar Documents

Publication Publication Date Title
KR102527388B1 (ko) 디지털-타임 컨버터 회로를 포함하는 위상 고정 루프 회로, 클럭 신호 생성기 및 이의 동작 방법
Staszewski et al. All-digital PLL with ultra fast settling
KR101929514B1 (ko) 위상 고정 루프의 스위칭 및 위상 잡음 향상 기법을 적용한 트랜시버
US6553089B2 (en) Fractional-N frequency synthesizer with fractional compensation method
US8531245B2 (en) Temperature compensation in a PLL
US7548124B2 (en) System and method for self calibrating voltage-controlled oscillator
US7898343B1 (en) Frequency-locked loop calibration of a phase-locked loop gain
US20020136342A1 (en) Sample and hold type fractional-N frequency synthesezer
JP4629310B2 (ja) 位相同期回路
JP5938466B2 (ja) Ｐｌｌ回路、キャリブレーション方法及び無線通信装置
KR100910531B1 (ko) 다중 대역 전압 제어 발진기를 갖는 주파수 합성기
US20110156781A1 (en) Device and method for phase compensation
US7616069B2 (en) Method and system for fast PLL close-loop settling after open-loop VCO calibration
EP1371167B1 (en) Fractional-n frequency synthesizer with fractional compensation method
US20230074921A1 (en) Hybrid Analog/Digital Phase Locked Loop with Fast Frequency Changes
US11031942B2 (en) Frequency generator and associated method
US8666012B2 (en) Operating a frequency synthesizer
US8045674B2 (en) Method and system for use of TSPC logic for high-speed multi-modulus divider in PLL
US8509372B1 (en) Multi-band clock generator with adaptive frequency calibration and enhanced frequency locking
KR101300829B1 (ko) 패스트 락킹 기법을 사용한 위상고정루프 회로 및 그 방법
US20110080196A1 (en) VCO Control Circuit and Method Thereof, Fast Locking PLL and Method for Fast Locking PLL
US20080136468A1 (en) Method and system for doubling phase-frequency detector comparison frequency for a fractional-n pll
CN104092459A (zh) 一种带有自动频率控制电路的快速锁定锁频环
JP5767692B2 (ja) サブサンプリングされた周波数ロックループを備える送受信機
US20090190708A1 (en) Frequency Synthesis Using Upconversion PLL Processes

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160727

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170821

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee