KR20120055253A - 적층형 인덕터 및 적층형 인덕터 제조 방법 - Google Patents

적층형 인덕터 및 적층형 인덕터 제조 방법 Download PDF

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Abstract

본 발명은 적층형 인덕터 및 적층형 인덕터 제조 방법에 관한 것으로서, 본 발명의 일 실시예에 따른 적층형 인덕터는 복수의 세라믹층이 적층된 세라믹 본체; 복수의 세라믹층에 형성된 N(2≤N) 개의 도체 패턴; N 개의 도체 패턴 중 n(n≤N)번째 도체 패턴과 n-1번째 도체 패턴을 연결하여 코일 구조를 형성하는 복수개의 비아 전극으로 구성된 연결 단자; 및 세라믹 본체의 양 단부면에 형성되며, 상기 코일 구조의 양단에 연결되는 제1 외부 전극 및 제2 외부 전극;을 포함한다.

Description

적층형 인덕터 및 적층형 인덕터 제조 방법{LAMINATED INDUCTOR AND FABRICATING METHOD THEREOF}
본 발명은 적층형 인덕터 및 적층형 인덕터의 제조 방법에 관한 것으로, 보다 상세하게는 직류 저항값이 작으면서도 유효 전류값이 큰 비아 전극을 구비한 적층형 인덕터 및 적층형 인덕터의 제조 방법에 관한 것이다.
인덕터는 저항, 캐패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로, 노이즈를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 이러한 인덕터는 페라이트(ferrite) 코어에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조될 수 있고, 자성체 또는 유전체에 내부 전극을 인쇄한 후 적층하여 제조될 수 있다.
인덕터는 구조에 따라서 적층형, 권선형, 박막형 등 여러 가지로 분류할 수 있는데, 이 중에서도 적층형이 널리 보급되어 가고 있는 추세이다.
일반적인 적층형 인덕터는 내부 도체 패턴이 형성된 복수의 자성체층을 적층한 구조를 가지며, 내부 도체 패턴은 각 자성체층에 형성된 비아 전극에 의해 순차적으로 접속되어 전체적으로 코일 구조를 형성한다.
현재 사용되는 적층형 인덕터는 단자 형태로서, 복수의 자성체층들의 적층 구조를 갖는 본체와 본체의 2개 단부면(end faces)에 형성된 2개의 외부 전극을 갖는다. 본체 내부에는 자성체층 상에 도체 패턴이 형성되어 있고, 각 도체 패턴의 한쪽 끝부분은 비아 전극과 전기적으로 접속되어 도체 패턴과 비아 전극은 전체적으로 코일 구조를 이룬다. 상기 도체 패턴의 인출부는 자성체층의 일 단부면으로 인출되어 외부 전극에 접속된다. 이로써 적층체 내에 배치되면서 외부 전극에 접속되는 코일 구조를 얻게 된다.
최근 전자제품의 다기능 및 소형화에 따라 관련 부품의 기능향상과 소형화가 요구되고 있다.
특히 적층형 인덕터의 경우 고전류 인덕터를 제조하기 위하여 저손실의 기능향상이 요구되고 있다. 적층형 인덕터에서 직류 저항을 높이는 경우 손실이 증가하여 적층형 인덕터의 효율이 떨어지거나, 발열이 높아져 제품에 손상을 가할 수 있다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 저손실 특성을 가지면서도 유효 전류값이 큰 비아 전극을 구비하여 고전류 인덕터에 적합한 적층형 인덕터 및 적층형 인덕터 제조 방법을 제공하는 것이다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 본 발명의 일 실시예에 따른 적층형 인덕터는 복수의 세라믹층이 적층된 세라믹 본체; 복수의 세라믹층에 형성된 N(2≤N) 개의 도체 패턴; N 개의 도체 패턴 중 n(n≤N)번째 도체 패턴과 n-1번째 도체 패턴을 연결하여 코일 구조를 형성하는 복수개의 비아 전극으로 구성된 연결 단자; 및 세라믹 본체의 양 단부면에 형성되며, 상기 코일 구조의 양단에 연결되는 제1 외부 전극 및 제2 외부 전극을 포함한다.
상기 연결 단자는 2개 또는 3개의 비아 전극으로 구성될 수 있다.
상기 비아 전극의 지름은 100 ㎛이하일 수 있다.
상기 연결 단자에 흐르는 전류는 1개의 비아 전극으로 구성된 연결 단자에 비하여 2배 이상의 고전류가 흐를 수 적층형 인덕터일 수 있다.
상기 연결 단자의 저항은 1개의 비아 전극으로 구성된 연결 단자에 비하여 50% 이상 감소할 수 있다.
본 발명의 다른 실시예에 따른 적층형 인덕터의 제조 방법은 도체 패턴이 형성된 복수개의 세라믹층을 마련하는 단계; 도체 패턴에 복수개의 비아홀을 펀칭하는 단계; 비아홀에 도전성 물질을 충전하여 복수개의 비아 전극을 형성하는 단계; 서로 인접한 도체 패턴이 복수개의 비아 전극으로 구성된 연결 단자에 의하여 연결되도록 복수개의 세라믹층을 적층하여 상기 도체 패턴과 연결 단자로 코일 구조를 형성하는 단계; 및 세라믹 본체의 양면에, 상기 코일 구조의 양단에 연결되는 제1 외부 전극 및 제2 외부 전극을 형성하는 단계;를 포함할 수 있다.
상기 비아홀을 레이저로 펀칭할 수 있다.
상기 비아 전극은 2개 또는 3개 일 수 있다.
상기 비아 전극의 크기는 100㎛ 이하일 수 있다.
본 발명에 따르면, 저손실 특성을 가지면서도 높은 유효 전류를 갖는 비아 전극을 구비하여 고전류 인덕터에 적합한 적층형 인덕터 및 적층형 인덕터 제조 방법이 제공된다.
도 1은 본 발명의 일 실시예에 따른 세라믹 적층체를 나타내는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 적층형 인덕터의 분해 사시도이다.
도 3는 본 발명의 일 실시예에 따른 비아 전극을 나타내는 단면도 및 회로도이다.
도 4은 적층형 인덕터를 제조함에 있어 도전 패턴이 형성된 세라믹 기판에 펀칭된 비아홀을 나타내는 도면이다.
도 5은 본 발명의 일 실시예에 따라 세라믹 기판에 형성된 도전 패턴을 나타내는 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 세라믹 적층체를 나타내는 사시도이다.
도 1을 참조하면 적층형 인덕터를 구성하는 세라믹 적층체(1)는 복수개의 세라믹 층(100)에 형성된 N개의 도전 패턴(110, 120, 130, 140, 150, 160, 170 및 180)을 구비하며, 상기 도전 패턴(110, 120, 130, 140, 150, 160, 170 및 180)은 복수개의 비아 전극으로 이루어진 연결 단자로 연결되어 코일 구조를 형성한다.
복수개의 세라믹층이 적층되어 세라믹 적층체(100)를 형성되며, 내부에 도전 패턴이 형성될 수 있다.
상기 세라믹층은 절연물질로서 주로 자성체로 이루어지며, 갭(gap)층을 형성하는 경우에는 비자성체로 이루어 질 수 있다.
본 발명의 일 실시예에 있어서, 자성체로서 페라이트(ferrite)가 이용될 수 있으며, 상기 페라이트는 전자 부품으로서 요구되는 자기 특성에 따라 적절하게 선정될 수 있지만, 비저항이 크고 비교적 저손실인 것으로 이에 제한되는 것은 아니지만 Ni-Zn 페라이트가 사용될 수 있다.
또한, 비자성체인 유전체로서는 이에 제한되는 것은 아니지만 규산 지르코늄(Zirconium), 지르콘(Zircon)산 칼슘, 지르코늄 등으로 이루어진 세라믹 재료로 이루어질 수 있다.
자성체나 비자성체로 형성되는 세라믹층으로 적층형 인덕터를 구성하는 경우, 재료의 선택에 따라서 선팽창 계수의 차이를 작게 할 수 있으며, 페라이트의 자기 특성의 변동을 감소할 수 있으며, 내부 크랙이 발생하는 것을 방지할 수 있다.
상기 세라믹층에 복수개의 도전 패턴(110, 120, 130, 140, 150, 160, 170 및 180)이 형성될 수 있다.
상기 도전 패턴(110, 120, 130, 140, 150, 160, 170 및 180)은 세라믹층 적층체 내부에 형성되어 전기를 인가하여 코일을 구성한다.
상기 도전 패턴은 도체 재료서 구성될 수 있으며, 저항률이 작고 저렴한 것이 바람직하다. 이에 제한되는 것은 아니지만 Ag, Pt, Pd, Au, Cu 및 Ni 중 어느 하나 이상 또는 이들의 합금으로 이루어질 수 있다.
본 발명의 일 실시예에 따르면 상기 도체 패턴과 도체 패턴은 연결 단자에 의하여 전기적으로 연결된다.
상기 복수개의 세라믹층에 N(2≤N) 개의 도체 패턴이 형성될 수 있다. 코일 구조를 형성하기 위하여 적어도 2개 이상의 도체 패턴이 형성되어야 하며 서로 인접한 도체 패턴은 연결 단자에 의하여 연결되며 즉 도체 패턴은 복수개의 비아 전극에 의하여 연결된다.
상기 N개의 도체 패턴 중 n(n≤N)번째 도체 패턴과 n-1번째 도체 패턴을 연결하기 위하여 복수개의 비아 전극으로 이루어진 연결단자가 형성된다.
상기 연결 단자는 복수개의 비아 전극이 도체 패턴과 도체 패턴을 병렬 연결하는 구조를 가지며, 바람직하게는 2개 또는 3개의 비아 전극으로 구성될 수 있다.
본 발명의 일 실시예에 따라 비아 전극이 형성된 도 1을 참조하면, 제1 도전 패턴(110)과 제2 도전 패턴(120)은 3개의 비아 전극(115a, 115b, 115c)으로 연결된다. 상기 3개의 비아 전극은 제1 도전 패턴(110)과 제2 도전 패턴(120)을 병렬 연결하는 구조를 가지며, 3개의 비아 전극(115a, 115b, 115c)은 연결 단자를 구성한다.
이에 따라 도전 패턴과 도전 패턴은 연결 단자에 의하여 전기적으로 연결되어 세라믹 적층체 내부에서 코일 구조를 형성하여 적층형 인덕터를 이루게 된다.
또한, 본 발명의 다른 실시예에 따르면 상기 적층형 인덕터의 코일 구조의 양단에는 상기 도전 패턴을 형성하는 물질과 유사한 물질로 제1 및 제2 외부 전극이 형성되어 적층형 인덕터를 구성하게 된다.
도 2는 본 발명의 일 실시예에 따라 복수의 세라믹층(10, 20, 30, 70, 80)이 적층된 적층형 인덕터의 분해 사시도이다.
본 발명의 일 실시예에 따르면, 각각의 세라믹층(10, 20, 30, 70, 80)에 도체 패턴(120, 130, 170, 180)이 형성되며, 상기 도체 패턴은 복수개의 비아 전극으로 이루어진 연결단자로 연결된다.
도 2를 참조하면, 세라믹층(10)에 형성된 도체 패턴과 세라믹층(20)에 형성된 도체 패턴(120)은 각각의 도체 패턴에 형성된 비아홀(115a', 115b', 115c')과 비아홀(115a", 115b", 115c")에 도전성 물질이 채워져 비아 전극(115a, 115b, 115c)을 형성하게 된다.(도 2 참조)
상기 도체 패턴과 연결단자는 서로 연결되어 코일 패턴을 형성하게 되어 적층형 인덕터를 구성하게 된다.
도 3a를 참조하면, 본 발명의 일 실시예에 따라 형성된 연결단자는 제1 비아 전극(165a), 제2 비아 전극(165b) 및 제3 비아 전극(165c)로 이루어짐을 알 수 있다.
상기 제1 비아 전극(165a), 제2 비아 전극(165b) 및 제3 비아 전극(165c)은 각각 제6 도전 패턴(160)과 제7 도전 패턴(170)에 연결되어 도전 패턴과 도전 패턴을 연결하는 역할을 한다.
도 3b 및 도 3c를 참조하면, 본 발명의 일 실시예에 따라 복수개의 비아 전극으로 연결단자를 구성하는 경우, 적층형 인덕터의 선로 저항이 감소함을 알 수 있다.
도 3b는 도전 패턴과 도전 패턴이 제1 비아 전극, 제2 비아 전극 및 제3 비아 전극의 의하여 전기적으로 연결된 회로를 도시하는 회로도이다.
도전 패턴으로 인가된 전류는 각각 Ra, Rb 및 Rc인 저항값을 갖는 제1 비아 전극, 제2 비아 전극, 제3 비아 전극으로 연결된다. 3개의 비아 전극은 병렬 연결 되어 있기 때문에 비아 전극에 의한 저항값은 감소되게 된다. 3개의 비아 전극의 합성 저항값은 다음과 같다.
Figure pat00001
즉, 본 발명의 일 실시예에 따라 Ra, Rb 및 Rc 값이 R로 모두 같은 경우 전체 합성 저항은 R/3이 된다.
도 3b의 등가 회로에 해당하는 도 3c를 참조하면, 각각의 3개의 비아 전극으로 도전 패턴과 도전 패턴을 연결한 경우 저항값 R0인 단자에 의하여 연결된 것과 동일한 효과를 나타낼 수 있다.
본 발명의 일 실시예에 따라 각각 저항이 R인 3개의 비아 전극으로 도전 패턴과 도전 패턴을 연결한 경우
Figure pat00002
인 연결 단자로 도전 패턴을 연결하게 되어 도전 패턴과 도전 패턴 사이의 연결 저항이 감소하게 된다.
즉, 본 발명의 일 실시예에 따라 각각 저항이 R인 n개의 비아 전극으로 도전 패턴과 도전 패턴을 연결한 경우
Figure pat00003
인 연결 단자로 도전 패턴을 연결하여 1개의 비아 전극으로 도전 패턴과 도전 패턴을 연결하였을 때에 비하여 저항값을
Figure pat00004
만큼 감소시켜 도전 패턴을 연결할 수 있게 되고, 그에 따라 연결단자에 흐르는 전류는 n 배가 된다.
다시 말해, 1개의 비아 전극으로 도전 패턴과 도전 패턴을 연결하는 경우에 비하여 n개의 비아 전극으로 도전 패턴과 도전 패턴을 연결할 경우 연결 단자의 저항은
Figure pat00005
이 되고, 연결 단자에 흐르는 전류는
Figure pat00006
이 된다. 예를 들면, 2개 이상의 비아 전극으로 연결 단자를 구성하는 경우 연결 단자의 저항은 50% 이상 감소하게 되고, 연결 단자에 흐르는 전류는 2배 이상이 된다.
본 발명의 일 실시예에 따르면 적층형 인덕터의 비아 전극에 의하여 발생하는 내부 저항을 감소시킬 수 있기 때문에 적층형 인덕터에 인가될 수 있는 유효 전류값은 큰 값을 가지면서도 낮은 직류 저항값을 갖는 적층형 인덕터를 제조할 수 있다.
즉, 적층형 인덕터의 전손실 특성을 유지하면서 기능을 향상시킬 수 있고, 높은 저항값으로 인하여 전원의 효율이 떨어지거나 저항에 의한 발열을 방지할 수 있다. 전자 제품의 신뢰도를 향상시킬 수 있다.
도 4은 본 발명의 일 실시예에 따라 형성된 비아홀을 나타내는 단면도이다.
도 4을 참조하면 도전 패턴(101)이 형성된 세라믹층(103)에 펀칭된 비아홀이 펀칭되어 비아 전극이 형성되는 것을 알 수 있다.
도 4a를 참조하면, 세라믹층(103)에 도전 패턴(101)을 형성한 뒤 폭이 W0인 비아홀을 레이저에 의하여 또는 기계적 방법에 의하여 펀칭하게 된다.
기계적 방법으로 펀칭하게 되는 경우 세라믹층(103)까지 모두 펀칭하게 되어 이후 도전성 물질을 충진하였을 경우 도전성 물질이 빠져나올 수 있다.
또한, 상기 비아홀에 도전성 물질을 충진한다. 도전성 물질은 저항률이 작고 저렴한 것이 바람직하다. 이에 제한되는 것은 아니지만 Ag, Pt, Pd, Au, Cu 및 Ni 중 어느 하나 이상 또는 이들의 합금으로 이루어질 수 있다.
고전류 인덕터의 경우 도전 패턴의 고전류를 인가하기 위하여 도전 패턴의 선폭 및 두께가 커진다. 이에 따라 비아홀의 크기가 커지고 비아홀에 도전성 물질이 과도하게 충진될 수 있다. 상기 비아홀에 도전성 물질이 과도하게 충진된 경우 층간 쇼트가 발생하여 접속 불량을 야기하게 된다.
따라서, 본 발명의 일 실시예에 경우 세라믹층(103) 위에 형성된 도전 패턴(101)에 레이저를 사용하여 비아홀을 펀칭한다.
레이저를 사용하여 비아홀을 펀칭하는 경우, 비아홀(111)에 경사면이 형성되어 충진된 도전성 물질이 빠져나가지 않게 된다.
고전류 적층형 인덕터의 경우 높은 유효 전류 값을 가지게 되므로 도전 패턴의 두께와 선폭이 넓어진다. 따라서, 비아 전극의 너비가 커지게 되므로 도전성 물질을 충진하였을 경우 도전성 물질이 빠져 나와 불량을 야기하게 된다.
따라서, 본 발명의 일 실시예의 경우 도전성 물질이 빠져 나오지 않도록 비아 전극의 크기를 작게 유지하면서도 고전류의 전류를 인가할 수 있는 연결 단자를 형성한다.
도 4b를 참조하면, 세라믹층(103) 위에 형성된 도전 패턴(101)에 2개의 비아 홀(113a, 113b)를 형성할 수 있다. 이에 제한되는 것은 아니지만, 상기 각 비아홀의 크기는 Wa2 일 수 있고, 두 개의 비아홀에 의해 형성된 연결 단자의 폭은 Wa1일 수 있다. 본 발명의 일 실시예에 따르면 상기 비아홀(113a, 113b) 각각은 100㎛ 이하의 크기를 가질 수 있다.
상기 비아홀의 직경이 100 ㎛보다 크게 되면 이후 도전성 물질을 충진하였을 때에, 비아홀로부터 도전성 물질이 빠져 나오기 때문에 100 ㎛이하인 것이 바람직하다.
도 4c를 참조하면, 세라믹층(103) 위에 형성된 도전 패턴(101)에 3개의 비아홀(115a, 115b, 115c)를 형성할 수 있다. 이에 제한되는 것은 아니지만, 상기 각 비아홀의 크기는 Wb2일 수 있고, 두 개의 비아홀에 의해 형성된 연결 단자의 폭은 Wb1일 수 있다. 본 발명의 일 실시예에 따르면 상기 비아홀(115a, 115b, 115c)은 각각 100㎛ 이하의 직경을 가질 수 있다.
상기 비아홀의 직경이 100 ㎛보다 크게 되면 이후 도전성 물질을 충진하였을 때에, 비아홀로부터 도전성 물질이 빠져나오기 때문에 100 ㎛이하인 것이 바람직하다.
본 발명의 일 실시예에 따르면 고전류 적층형 인덕터에서 한 개의 큰 비아홀을 형성하지 않고, 여러개의 작은 비아홀을 형성한다. 여러 개의 비아홀이 형성되므로 비아 전극에 의한 합성 저항이 감소할 뿐 아니라, 비아홀에서 도전성 물질이 빠져나와 비아 전극의 불량이 생기는 것을 방지할 수 있다.
따라서, 본 발명의 일 실시예에 따르면 상기 적층형 인덕터는 2개 이상의 비아 전극으로 연결 단자를 구성하는 경우 연결 단자의 저항은 50% 이상 감소하게 되고, 연결 단자에 흐르는 전류는 2배 이상이 된다.
도 5는 본 발명의 일 실시예에 따라 형성된 도전 패턴을 도시하는 평면도이다.
도 5 a는 1 턴(turn) 타입의 도전 패턴을 도시하고, 도 5b는 3/4 턴 타입 도전 패턴을 도시한다.
본 발명의 일 실시예에 따르면 도전 패턴은 1턴 또는 3/4턴 타입의 도전 패턴이 형성될 수 있으며, 1/2턴 등 여러 가지 타입의 도전 패턴이 형성될 수 있다.
고전류 인덕터의 경우 인가되는 전류가 크기 때문에 직류 저항값을 감소시키기 위하여 넓은 선폭을 가지고 두께가 두꺼워지게 된다.
넓은 선폭과 두꺼운 두께를 갖는 도전 패턴의 경우 상기 도전 패턴을 연결하기 위한 비아 전극의 크기 또한 커지게 된다.
본 발명의 일 실시예에 따르면, 비아 전극의 크기를 크게 하는 대신 비아 전극의 개수를 증가시켜 크기가 큰 비아와 유사하게 낮은 직류 저항값을 유지하면서도 비아 전극의 불량률을 감소시킬 수 있다.
도 5a를 참조하면 1턴 타입 도전 패턴(210)과 1/2턴 타입 도전 패턴(220)이 서로 연결되어 코일 구조를 형성하며, 1턴 타입 도전 패턴(210)에 형성된 비아홀(215a, 216a)과 1/2턴 타입 도전 패턴(220)에 형성된 비아홀(215b, 215b)가 도전성 물질이 충진되어 2개의 비아 전극을 형성하게된다.
이에 따라 1턴 타입 도전 패턴(210)과 1/2턴 타입 도전 패턴(220)은 2개의 비아 전극에 의하여 전기적으로 연결되어 코일 구조를 형성하게 된다
도 5b를 참조하면 3/4턴 타입 도전 패턴(310)과 3/4턴 타입 도전 패턴(220)이 서로 연결되어 코일 구조를 형성하며, 1턴 타입 도전 패턴(310)에 형성된 비아홀(315a, 316a)과 1/2턴 타입 도전 패턴(320)에 형성된 비아홀(315b, 315b)가 도전성 물질이 충진되어 2개의 비아 전극을 형성하게 된다.
이에 따라 3/4턴 타입 도전 패턴(310)과 3/4턴 타입 도전 패턴(320)은 2개의 비아 전극에 의하여 전기적으로 연결되어 코일 구조를 형성하게 된다
상기와 같은 방법으로 다양한 형태의 도전 패턴이 연결단자에 의해 연결되도록 복수개의 세라믹층이 적층되어 상기 도전 패턴과 연결단자는 코일 구조를 이룰 수 있다. 본 발명의 일 실시예에 따르면 연결 단자의 저항값이 작아지기 때문에 저손실 특성을 나타내면서도 고전류를 통과시킬 수 있는 고전류 적층형 인덕터를 제공할 수 있게 된다.

Claims (9)

  1. 복수의 세라믹층이 적층된 세라믹 본체;
    상기 복수의 세라믹층에 형성된 N(2≤N) 개의 도체 패턴;
    상기 N 개의 도체 패턴 중 n(n≤N)번째 도체 패턴과 n-1번째 도체 패턴을 연결하여 코일 구조를 형성하는 복수개의 비아 전극으로 구성된 연결 단자; 및
    상기 세라믹 본체의 양 단부면에 형성되며, 상기 코일 구조의 양단에 연결되는 제1 외부 전극 및 제2 외부 전극;
    을 포함하는 적층형 인덕터.
  2. 제1항에 있어서,
    상기 연결 단자는 2개 또는 3개의 비아 전극으로 구성된 적층형 인덕터.
  3. 제2항에 있어서,
    상기 비아 전극의 지름은 100 ㎛이하인 적층형 인덕터.
  4. 제1항에 있어서,
    상기 연결 단자에 흐르는 전류는 1개의 비아 전극으로 구성된 연결 단자에 비하여 2배 이상의 고전류가 흐르는 적층형 인덕터.
  5. 제1항에 있어서,
    상기 연결 단자의 저항은 1개의 비아 전극으로 구성된 연결 단자에 비하여 50% 이상 감소하는 적층형 인덕터.
  6. 도체 패턴이 형성된 복수개의 세라믹층을 마련하는 단계;
    상기 도체 패턴에 복수개의 비아홀을 펀칭하는 단계;
    상기 비아홀에 도전성 물질을 충전하여 복수개의 비아 전극을 형성하는 단계;
    서로 인접한 도체 패턴이 복수개의 비아 전극으로 구성된 연결 단자에 의하여 연결되도록 상기 복수개의 세라믹층을 적층하여 세라믹 본체를 형성하고, 상기 세라믹 본체 내부에 상기 도체 패턴과 상기 연결 단자로 코일 구조를 형성하는 단계; 및
    상기 세라믹 본체의 양면에, 상기 코일 구조의 양단에 연결되는 제1 외부 전극 및 제2 외부 전극을 형성하는 단계;
    를 포함하는 적층형 인덕터 제조 방법.
  7. 제6항에 있어서,
    상기 비아홀을 레이저로 펀칭하는 적층형 인덕터 제조 방법.
  8. 제6항에 있어서,
    상기 비아홀 2개 또는 3개 펀칭하는 적층형 인덕터 제조 방법.
  9. 제6항에 있어서,
    상기 비아 전극의 크기는 100㎛ 이하인 적층형 인덕터 제조 방법.
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