KR20120048283A - Organic light emitting display device - Google Patents
Organic light emitting display device Download PDFInfo
- Publication number
- KR20120048283A KR20120048283A KR1020100109836A KR20100109836A KR20120048283A KR 20120048283 A KR20120048283 A KR 20120048283A KR 1020100109836 A KR1020100109836 A KR 1020100109836A KR 20100109836 A KR20100109836 A KR 20100109836A KR 20120048283 A KR20120048283 A KR 20120048283A
- Authority
- KR
- South Korea
- Prior art keywords
- line
- data line
- data
- light emitting
- insulating film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/124—Insulating layers formed between TFT elements and OLED elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/131—Interconnections, e.g. wiring lines or terminals
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Electroluminescent Light Sources (AREA)
Abstract
Description
본 발명의 실시예는 유기전계발광표시장치에 관한 것이다.Embodiments of the present invention relate to an organic light emitting display device.
유기전계발광표시장치에 사용되는 유기전계발광소자는 기판 상에 위치하는 두 개의 전극 사이에 발광층이 형성된 자발광소자이다. 유기전계발광표시장치는 빛이 방출되는 방향에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식 등이 있다. 그리고, 구동방식에 따라 수동매트릭스형(Passive Matrix)과 능동매트릭스형(Active Matrix) 등으로 나누어진다.The organic light emitting display device used in the organic light emitting display device is a self-light emitting device having a light emitting layer formed between two electrodes positioned on a substrate. The organic light emitting display includes a top emission type, a bottom emission type, or a dual emission type according to a direction in which light is emitted. In addition, depending on the driving method, it is divided into a passive matrix type and an active matrix type.
유기전계발광표시장치의 표시패널에 배치된 서브 픽셀은 스위칭 트랜지스터, 구동 트랜지스터 및 커패시터를 포함하는 트랜지스터부와 트랜지스터부에 포함된 구동 트랜지스터에 연결된 애노드전극, 유기 발광층 및 캐소드전극을 포함하는 유기 발광다이오드를 포함한다.The subpixels disposed in the display panel of the organic light emitting display device may include a transistor unit including a switching transistor, a driving transistor, and a capacitor, and an organic light emitting diode including an anode electrode, an organic light emitting layer, and a cathode electrode connected to the driving transistor included in the transistor unit. It includes.
유기전계발광표시장치는 매트릭스 형태로 배치된 복수의 서브 픽셀에 스캔 신호, 데이터 신호 및 전원 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있다.When the scan signal, the data signal, and the power are supplied to the plurality of subpixels arranged in a matrix form, the organic light emitting display device may display an image by emitting light of the selected subpixel.
유기전계발광표시장치는 캐소드전극, 신호라인(스캔라인, 데이터라인), 전원라인 간에 기생 커패시터가 존재한다. 기생 커패시터는 데이터라인과 캐소드전극 간의 데이터전압 충전 지연을 초래하고 표시품질에 악영향을 끼친다. 이와 같은 문제는 유기전계발광표시장치가 고속 구동 및 대면적 표시패널로 갈수록 심화되고 있으므로 표시품질을 향상하기 위해서는 이의 개선이 요구된다.
In the organic light emitting display device, a parasitic capacitor exists between a cathode electrode, a signal line (scan line, a data line), and a power line. Parasitic capacitors cause delays in charging the data voltage between the data line and the cathode and adversely affect display quality. This problem is intensified toward the high-speed driving and large area display panel of the organic light emitting display device. Therefore, improvement of the display quality is required.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 데이터라인의 정전용량 감소로 고속 구동 및 대면적 표시패널에서의 데이터신호 충전 시간 확보가 가능하여 표시품질을 향상시킬 수 있음은 물론 동적(dynamic) 소비전력의 감소로 데이터구동부의 발열을 줄일 수 있는 유기전계발광표시장치를 제공하는 것이다.
Embodiment of the present invention for solving the above problems of the background technology, it is possible to improve the display quality as it is possible to secure the data signal charging time in the high-speed drive and large area display panel by reducing the capacitance of the data line An organic light emitting display device capable of reducing heat generation of a data driver by reducing dynamic power consumption is provided.
상술한 과제 해결 수단으로 본 발명의 실시예는, 기판; 기판 상에 형성된 서브 픽셀들; 서브 픽셀들의 사이에 형성된 데이터라인; 및 데이터라인과 서브 픽셀들에 포함된 캐소드전극으로 이루어진 라인커패시터를 포함하되, 라인커패시터는, 데이터라인과, 데이터라인 상에 형성된 보호막과, 보호막 상에 형성된 뱅크층과, 뱅크층 상에 형성된 절연막과, 절연막 상에 형성된 캐소드전극으로 이루어지며, 절연막의 두께는 3㎛ ~ 7㎛인 것을 특징으로 하는 유기전계발광표시장치를 제공한다.Embodiments of the present invention as a means for solving the above problems, the substrate; Subpixels formed on the substrate; A data line formed between the sub pixels; And a line capacitor comprising a cathode electrode included in the data line and the subpixels, wherein the line capacitor includes a data line, a passivation layer formed on the data line, a bank layer formed on the passivation layer, and an insulating layer formed on the bank layer. And a cathode electrode formed on the insulating film, and the thickness of the insulating film is 3 μm to 7 μm.
절연막은, 캐소드전극이 데이터라인이 형성된 영역 상에서 돌출되도록 스페이서 형태로 형성될 수 있다.The insulating layer may be formed in the form of a spacer so that the cathode electrode protrudes on the region where the data line is formed.
절연막은, 캐소드전극이 데이터라인이 형성된 영역 상에서 분리되도록 격벽 형태로 형성될 수 있다.The insulating layer may be formed in a barrier rib shape so that the cathode electrode is separated on the region where the data line is formed.
절연막은, 유기물 또는 무기물로 형성될 수 있다.The insulating film may be formed of an organic material or an inorganic material.
라인커패시터는, 보호막의 하부에 형성된 두 개의 데이터라인과 캐소드전극에 의해 두 개의 커패시터가 직렬로 연결된 정전용량을 형성할 수 있다.The line capacitor may form capacitance in which two capacitors are connected in series by two data lines and a cathode electrode formed under the passivation layer.
라인커패시터는, 보호막의 하부에 형성된 두 개의 데이터라인과 두 개의 데이터라인 사이에 형성된 하나의 전원라인과 캐소드전극에 의해 병렬로 연결된 두 개의 커패시터와 하나의 커패시터가 직렬로 연결된 정전용량을 형성할 수 있다.The line capacitor may form a capacitance in which two capacitors and one capacitor connected in parallel by one power line and a cathode electrode formed between two data lines and two data lines formed under the passivation layer are connected in series. have.
데이터라인은, 일측에 위치하는 제1서브 픽셀에 연결된 제1데이터라인과 타측에 위치하는 제2서브 픽셀에 연결된 제2데이터라인을 포함할 수 있다.The data line may include a first data line connected to a first sub pixel positioned at one side and a second data line connected to a second sub pixel positioned at the other side.
제1데이터라인과 제2데이터라인 사이에 형성된 전원라인을 더 포함할 수 있다.The apparatus may further include a power line formed between the first data line and the second data line.
데이터라인은, 일측에 위치하는 제1서브 픽셀에 연결된 제1데이터라인을 포함할 수 있다.The data line may include a first data line connected to a first sub pixel positioned at one side.
라인커패시터는, 서브 픽셀들의 비발광영역에 포함된 회로부에 대응되는 영역에만 형성될 수 있다.
The line capacitor may be formed only in an area corresponding to the circuit part included in the non-emission area of the subpixels.
본 발명의 실시예는, 데이터라인의 정전용량 감소로 고속 구동 및 대면적 표시패널에서의 데이터신호 충전 시간 확보가 가능하여 표시품질을 향상시킬 수 있음은 물론 동적 소비전력의 감소로 데이터구동부의 발열을 줄일 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.
According to an embodiment of the present invention, it is possible to achieve high-speed driving and secure charging time of a data signal in a large-area display panel by reducing the capacitance of the data line, thereby improving display quality as well as heat generation of the data driver by reducing the dynamic power consumption. There is an effect of providing an organic light emitting display device that can reduce the.
도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 회로 구성 예시도.
도 3은 표시패널의 개략적인 구성 예시도.
도 4는 서브 픽셀의 단면 예시도.
도 5는 본 발명의 제1실시예에 따른 라인커패시터의 단면도.
도 6은 라인커패시터에 포함된 스페이서 형태의 절연막 사진.
도 7은 본 발명의 제2실시예에 따른 라인커패시터의 단면도.
도 8은 본 발명의 제3실시예에 따른 라인커패시터의 단면도.
도 9는 본 발명의 제4실시예에 따른 라인커패시터의 단면도.
도 10은 본 발명의 제5실시예에 따른 라인커패시터의 단면도.
도 11은 절연막의 두께 변화에 따른 시정수(5τ)의 변화를 나타낸 그래프.1 is a schematic block diagram of an organic light emitting display device.
FIG. 2 is an exemplary circuit diagram of a subpixel illustrated in FIG. 1. FIG.
3 is a schematic configuration example of a display panel.
4 is an exemplary cross-sectional view of a subpixel.
5 is a cross-sectional view of a line capacitor according to a first embodiment of the present invention.
6 is a photo of an insulating film in the form of a spacer included in a line capacitor.
7 is a cross-sectional view of a line capacitor according to a second embodiment of the present invention.
8 is a cross-sectional view of a line capacitor according to a third embodiment of the present invention.
9 is a cross-sectional view of a line capacitor according to a fourth embodiment of the present invention.
10 is a cross-sectional view of a line capacitor according to a fifth embodiment of the present invention.
11 is a graph showing a change in time constant 5τ according to a change in thickness of an insulating film.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, with reference to the accompanying drawings, the specific content for the practice of the present invention will be described.
도 1은 유기전계발광표시장치의 개략적인 블록도 이고, 도 2는 도 1에 도시된 서브 픽셀의 회로 구성 예시도 이며, 도 3은 표시패널의 개략적인 구성 예시도 이며, 도 4는 서브 픽셀의 단면 예시도 이다.1 is a schematic block diagram of an organic light emitting display device, FIG. 2 is an exemplary circuit configuration diagram of a subpixel shown in FIG. 1, FIG. 3 is an exemplary configuration diagram of a display panel, and FIG. Is also an example of a cross section.
도 1에 도시된 바와 같이 유기전계발광표시장치는 타이밍구동부(TCN), 표시패널(PNL), 전원공급부(PWR), 스캔구동부(SDRV) 및 데이터구동부(DDRV)를 포함한다.As shown in FIG. 1, the organic light emitting display device includes a timing driver TCN, a display panel PNL, a power supply unit PWR, a scan driver SDRV, and a data driver DVB.
타이밍구동부(TCN)는 외부로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK), 데이터신호(RGB)를 공급받는다. 타이밍구동부(TCN)는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭신호(CLK) 등의 타이밍신호를 이용하여 데이터구동부(DDRV)와 스캔구동부(SDRV)의 동작 타이밍을 제어한다. 타이밍구동부(TCN)는 1 수평기간의 데이터 인에이블 신호(DE)를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 타이밍구동부(TCN)에서 생성되는 제어신호들에는 스캔구동부(SDRV)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(DDRV)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함될 수 있다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등이 포함된다. 게이트 스타트 펄스(GSP)는 첫 번째 스캔신호가 발생하는 스캔구동부(SDRV)에 공급된다. 게이트 시프트 클럭(GSC)은 스캔구동부(SDRV)에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 스캔구동부(SDRV)의 출력을 제어한다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스(Source, Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등이 포함된다. 소스 스타트 펄스(SSP)는 데이터구동부(DDRV)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 데이터구동부(DDRV) 내에서 데이터의 샘플링 동작을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터구동부(DDRV)의 출력을 제어한다. 한편, 데이터구동부(DDRV)에 공급되는 소스 스타트 펄스(SSP)는 데이터전송 방식에 따라 생략될 수도 있다.The timing driver TCN receives a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal Data Enable, DE, a clock signal CLK, and a data signal RGB from the outside. The timing driver TCN scans the data driver DDRV using timing signals such as the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the data enable signal Data Enable, and the clock signal CLK. The operation timing of the driver SDRV is controlled. Since the timing driver TCN may determine the frame period by counting the data enable signal DE of one horizontal period, the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync supplied from the outside may be omitted. The control signals generated by the timing driver TCN include a gate timing control signal GDC for controlling the operation timing of the scan driver SDRV and a data timing control signal DDC for controlling the operation timing of the data driver DDR. ) May be included. The gate timing control signal GDC includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (Gate Output Enable, GOE), and the like. The gate start pulse GSP is supplied to the scan driver SDRV where the first scan signal is generated. The gate shift clock GSC is a clock signal commonly input to the scan driver SDRV, and is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output of the scan driver SDRV. The data timing control signal DDC includes a source start pulse (Source, Start Pulse, SSP), a source sampling clock (SSC), a source output enable signal (Source Output Enable, SOE), and the like. The source start pulse SSP controls the data sampling start time of the data driver DDRV. The source sampling clock SSC is a clock signal that controls the sampling operation of data in the data driver DDRV based on the rising or falling edge. The source output enable signal SOE controls the output of the data driver DDRV. Meanwhile, the source start pulse SSP supplied to the data driver DVV may be omitted according to the data transmission method.
스캔구동부(SDRV)는 타이밍구동부(TCN)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 표시패널(PNL)에 포함된 서브 픽셀들(SP)의 트랜지스터들이 동작 가능한 게이트 구동전압의 스윙폭으로 신호의 레벨을 시프트시키면서 스캔신호를 순차적으로 생성한다. 스캔구동부(SDRV)는 스캔라인들(SL1~SLm)을 통해 생성된 스캔신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.The scan driver SDRV is a swing width of the gate driving voltage at which the transistors of the subpixels SP included in the display panel PNL can operate in response to the gate timing control signal GDC supplied from the timing driver TCN. Scan signals are sequentially generated while shifting the level of the signals. The scan driver SDRV supplies the scan signals generated through the scan lines SL1 to SLm to the subpixels SP included in the display panel PNL.
데이터구동부(DDRV)는 타이밍구동부(TCN)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍구동부(TCN)로부터 공급되는 디지털 형태의 데이터신호(RGB)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터로 변환한다. 데이터구동부(DDRV)는 병렬 데이터 체계의 데이터로 변환할 때, 디지털 형태의 데이터신호(RGB)를 감마 기준전압으로 변환하여 아날로그 형태의 데이터신호로 변환한다. 데이터구동부(DDRV)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호를 표시패널(PNL)에 포함된 서브 픽셀들(SP)에 공급한다.The data driver DDRV samples and latches the digital data signal RGB supplied from the timing driver TCN in response to the data timing control signal DDC supplied from the timing driver TCN. Convert to The data driver DVV converts the digital data signal RGB into a gamma reference voltage and converts the data into an analog data signal. The data driver DDRV supplies the data signal converted through the data lines DL1 to DLn to the subpixels SP included in the display panel PNL.
전원공급부(PWR)는 스캔구동부(SDRV), 데이터구동부(DDRV) 및 서브 픽셀(SP)이 구동 가능한 전압을 생성하고 전원라인들(PL1~PLk)을 통해 생성된 전원을 공급한다. 전원라인들(PL1~PLk)에는 고 전위전원과 저 전위전원 등이 포함된다.The power supply unit PWR generates a voltage capable of driving the scan driver SDRV, the data driver DDRV, and the subpixel SP, and supplies the generated power through the power lines PL1 to PLk. The power lines PL1 to PLk include a high potential power source and a low potential power source.
표시패널(PNL)은 매트릭스형태로 배치된 서브 픽셀(SP)을 갖는 표시부를 포함한다. 서브 픽셀들(SP)은 수동매트릭스형(Passive Matrix) 또는 능동매트릭스형(Active Matrix)으로 형성될 수 있다. 서브 픽셀들(SP)이 능동매트릭스형으로 형성된 경우, 이는 스위칭 트랜지스터, 구동 트랜지스터, 커패시터 및 유기 발광다이오드를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되거나 3T1C, 4T1C, 5T2C 등과 같이 트랜지스터 및 커패시터가 더 추가된 구조로 구성될 수도 있다.The display panel PNL includes a display unit having subpixels SP arranged in a matrix. The subpixels SP may be formed in a passive matrix type or an active matrix type. When the subpixels SP are formed in an active matrix type, they are composed of a 2T (Capacitor) structure including a switching transistor, a driving transistor, a capacitor, and an organic light emitting diode, or a transistor such as 3T1C, 4T1C, 5T2C, or the like. It may also be of a structure in which a capacitor is further added.
위와 같은 구성을 갖는 서브 픽셀들(SP)은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성될 수 있다.The subpixels SP having the above configuration may be formed in a top-emission method, a bottom-emission method, or a dual-emission method according to a structure.
한편, 2T1C 구조를 갖는 서브 픽셀들(SP)의 경우, 도 2와 같은 구조를 가질 수 있는데 이에 대해 설명하면 다음과 같다. 스위칭 트랜지스터(S)는 스캔신호가 공급되는 스캔라인(SL1)에 게이트 전극이 연결되고 데이터신호가 공급되는 데이터라인(DL1)에 일단이 연결되며 제1노드(n1)에 타단이 연결된다. 구동 트랜지스터(T)는 제1노드(n1)에 게이트 전극이 연결되고 고 전위전원이 공급되는 제1전원라인(VDD)에 연결된 제2노드(n2)에 일단이 연결되며 제3노드(n3)에 타단이 연결된다. 커패시터(Cst)는 제1노드(n1)에 일단이 연결되고 제3노드(n3)에 타단이 연결된다. 유기 발광다이오드(D)는 제3노드(n3)에 애노드 전극이 연결되고 저 전위전원이 공급되는 제2전원라인(VSS)에 캐소드 전극이 연결된다.Meanwhile, the subpixels SP having the 2T1C structure may have a structure as illustrated in FIG. 2, which will be described below. In the switching transistor S, a gate electrode is connected to the scan line SL1 to which the scan signal is supplied, one end is connected to the data line DL1 to which the data signal is supplied, and the other end is connected to the first node n1. The driving transistor T has one end connected to the second node n2 connected to the first power line VDD to which the gate electrode is connected to the first node n1 and the high potential power is supplied, and the third node n3 is connected to the first node n1. The other end is connected. One end of the capacitor Cst is connected to the first node n1 and the other end thereof is connected to the third node n3. In the organic light emitting diode D, an anode electrode is connected to the third node n3, and a cathode electrode is connected to the second power line VSS to which a low potential power is supplied.
위의 설명에서는 발광부(SP)에 포함된 트랜지스터들(S, T)이 N-Type으로 구성된 것을 일례로 설명하였으나 본 발명의 실시예는 이에 한정되지 않는다. 그리고 제1전원라인(VDD)을 통해 공급되는 고 전위의 전원은 제2전원라인(VSS)을 통해 공급되는 저 전위의 전원보다 높을 수 있으며, 제1전원라인(VDD) 및 제2전원라인(VSS)을 통해 공급되는 전원의 레벨은 구동방법에 따라 스위칭이 가능하다.In the above description, the transistors S and T included in the light emitting part SP are configured as N-types as an example, but embodiments of the present invention are not limited thereto. In addition, the high potential power supplied through the first power line VDD may be higher than the low potential power supplied through the second power line VSS, and the first power line VDD and the second power line V The level of power supplied through VSS) can be switched according to the driving method.
앞서 설명한 발광부(SP)는 다음과 같이 동작할 수 있다. 스캔라인(SL1)을 통해 스캔신호가 공급되면 스위칭 트랜지스터(S)가 턴온된다. 다음, 데이터라인(DL1)을 통해 공급된 데이터신호가 턴온된 스위칭 트랜지스터(S)를 거쳐 제1노드(n1)에 공급되면 데이터신호는 커패시터(Cst)에 데이터전압으로 저장된다. 다음, 스캔신호가 차단되고 스위칭 트랜지스터(S)가 턴오프되면 구동 트랜지스터(T)는 커패시터(Cst)에 저장된 데이터전압에 대응하여 구동된다. 다음, 제1전원라인(VDD)을 통해 공급된 고 전위전원이 제2전원라인(VSS)을 통해 흐르게 되면 유기 발광다이오드(D)는 빛을 발광하게 된다. 그러나 이는 구동방법의 일례에 따른 것일 뿐, 본 발명의 실시예는 이에 한정되지 않는다.
The light emitting unit SP described above may operate as follows. When the scan signal is supplied through the scan line SL1, the switching transistor S is turned on. Next, when the data signal supplied through the data line DL1 is supplied to the first node n1 through the turned-on switching transistor S, the data signal is stored as a data voltage in the capacitor Cst. Next, when the scan signal is blocked and the switching transistor S is turned off, the driving transistor T is driven corresponding to the data voltage stored in the capacitor Cst. Next, when the high potential power supplied through the first power line VDD flows through the second power line VSS, the organic light emitting diode D emits light. However, this is only an example of the driving method, the embodiment of the present invention is not limited thereto.
앞서 설명된 장치들 중 일부는 표시패널(PNL) 상에 다음과 같이 형성될 수 있다.Some of the devices described above may be formed on the display panel PNL as follows.
도 1 및 도 3에 도시된 바와 같이, 표시패널(PNL)에는 기판(110), 패드부(PAD), 데이터구동부(DDRV), 스캔구동부(SDRV) 및 서브 픽셀(SP)이 포함된다.As shown in FIGS. 1 and 3, the display panel PNL includes a
패드부(PAD)는 기판(110)의 일측 외곽 상에 형성된다. 패드부(PAD)는 기판(110)의 외부에 위치하는 타이밍구동부(TCN) 및 전원공급부(PWR)와 연결되는 영역이다. 패드부(PAD)는 연성회로기판 등에 의해 타이밍구동부(TCN) 및 전원공급부(PWR) 등이 형성된 인쇄회로기판에 연결된다.The pad part PAD is formed on one outer side of the
데이터구동부(DDRV)는 패드부(PAD)에 연결되며 패드부(PAD)와 인접한 기판(110) 상에 실장된다. 데이터구동부(DDRV)는 서브 픽셀(SP)에 연결된 데이터라인(DL1~DLn)을 통해 데이터신호를 공급한다.The data driver DDRV is connected to the pad part PAD and mounted on the
스캔구동부(SDRV1, SDRV2)는 패드부(PAD)에 연결되며 기판(110)의 좌 우측 상에 구분되어 GIP(Gate In Panel)형태로 형성된다. 스캔구동부(SDRV1, SDRV2)는 서브 픽셀(SP)에 연결된 스캔라인(SL1~SLm)을 통해 스캔신호를 공급한다.The scan driving units SDRV1 and SDRV2 are connected to the pad unit PAD and are divided on the left and right sides of the
서브 픽셀(SP)은 다음의 도 4와 같이 형성된다.Sub-pixel SP is formed as shown in FIG.
기판(110) 상에는 버퍼층(111)이 형성된다. 버퍼층(111)은 기판(110)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성할 수 있다. 버퍼층(111)은 SiOx, SiNx 등을 사용할 수 있다. 버퍼층(111) 상에는 게이트 전극(112)이 형성된다.The
게이트 전극(112)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.The
게이트 전극(112) 상에는 제1절연막(113)이 형성된다. 제1절연막(113)은 SiOx, SiNx 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다.The first insulating
제1절연막(113) 상에는 액티브층(114)이 형성된다. 액티브층(114)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 액티브층(114)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다. 또한, 액티브층(114)은 접촉 저항을 낮추기 위한 오믹 콘택층을 포함할 수도 있다.The
액티브층(114) 상에는 소오스 전극(115a) 및 드레인 전극(115b)이 형성된다. 소오스 전극(115a) 및 드레인 전극(115b)은 단일층 또는 다중층으로 이루어질 수 있으며, 소오스 전극(115a) 및 드레인 전극(115b)은 Mo, Al, Cr, Au, Ti, Ni, Nd 및 Cu로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다.The
소오스 전극(115a) 및 드레인 전극(115b) 상에는 제2절연막(116)이 형성된다. 제2절연막(116)은 SiOx, SiNx 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제2절연막(116)은 보호막이다.The second
제2절연막(116) 상에는 제3절연막(117)이 형성된다. 제3절연막(117)은 SiOx, SiNx 또는 이들의 다중층일 수 있으나 이에 한정되지 않는다. 제3절연막(117)은 평탄화막이다. 이상은 기판(110) 상에 위치하는 바탐 게이트형 구동 트랜지스터를 포함하는 트랜지스터부에 대한 설명이다. 이하에서는 구동 트랜지스터 상에 위치하는 유기 발광다이오드에 대해 설명한다.The third
제3절연막(117) 상에는 애노드전극(119)이 형성된다. 애노드전극(119)은 투명한 재료 예컨대, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등을 사용할 수 있으나 이에 한정되지 않는다.An
애노드전극(119) 상에는 애노드전극(119)의 일부를 노출하는 개구부를 갖는 뱅크층(120)이 형성된다. 뱅크층(120)은 벤조사이클로부텐(benzocyclobutene; BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등의 유기물을 포함할 수 있으나 이에 한정되지 않는다.The
뱅크층(120)의 개구부 내에는 유기 발광층(121)이 형성된다. 유기 발광층(121)에는 정공주입층, 정공수송층, 발광층, 전자수송층 및 전자주입층이 포함된다. 유기 발광층(121)은 정공주입층, 정공수송층, 전자수송층 및 전자주입층 뿐만 아니라 기타 다른 기능층들이 더 포함될 수도 있다.The
유기 발광층(121) 상에는 캐소드전극(122)이 형성된다. 캐소드전극(122)은 Al, AlNd 등을 사용할 수 있으나 이에 한정되지 않는다.The
한편, 표시패널(PNL) 상에 형성된 데이터라인에는 데이터신호의 충전 지연(delay)을 방지하는 라인커패시터가 형성된다. 라인커패시터는 데이터라인 상에 형성되며 다음과 같이 다양하게 형성된다.On the other hand, a line capacitor is formed on the data line formed on the display panel PNL to prevent charge delay of the data signal. The line capacitor is formed on the data line and variously formed as follows.
<제1실시예>First Embodiment
도 5는 본 발명의 제1실시예에 따른 라인커패시터의 단면도이고, 도 6은 라인커패시터에 포함된 스페이서 형태의 절연막 사진이다.FIG. 5 is a cross-sectional view of a line capacitor according to a first embodiment of the present invention, and FIG. 6 is a photo of an insulating film in the form of a spacer included in the line capacitor.
도 5에 도시된 바와 같이, 제1실시예에 따른 라인커패시터(Csc)는 상호 이웃하는 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이를 지나는 제1 및 제2데이터라인(DL1, DL2)의 전체 영역(AA, NA) 상에 형성된다. 여기서, 제1데이터라인(DL1)은 좌측에 위치하는 제1서브 픽셀(SP1)에 데이터신호를 공급하는 라인이고, 제2데이터라인(DL2)은 우측에 위치하는 제2서브 픽셀(SP2)에 데이터신호를 공급하는 라인이다. 제1 및 제2데이터라인(DL1, DL2) 사이에는 제1전원라인(VDD)이 형성된다.As shown in FIG. 5, the line capacitor Csc according to the first embodiment includes first and second data lines DL1 passing between the neighboring first subpixel SP1 and the second subpixel SP2. , On the entire regions AA and NA of the DL2. Here, the first data line DL1 is a line for supplying a data signal to the first sub pixel SP1 located on the left side, and the second data line DL2 is connected to the second sub pixel SP2 located on the right side. It is a line supplying a data signal. The first power line VDD is formed between the first and second data lines DL1 and DL2.
표시패널(PNL)은 이와 같이 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에 두 개의 제1 및 제2데이터라인(DL1, DL2)과 하나의 제1전원라인(VDD)이 형성된 구조를 취할 수 있다. 여기서, 발광영역(AA)은 유기 발광다이오드가 위치하는 영역으로서 광을 출사하는 영역이고, 비발광영역(NA)은 구동 소자와 같은 회로부가 위치하는 영역으로서 광을 비출사하는 영역이다.As such, the display panel PNL has two first and second data lines DL1 and DL2 and one first power line VDD between the first subpixel SP1 and the second subpixel SP2. The formed structure can be taken. Here, the light emitting area AA is a region where the organic light emitting diode is located, and emits light, and the non-light emitting area NA is a region where the circuit portion, such as a driving element, is located.
제1실시예에 따른 라인커패시터(Csc)는 두 개의 데이터라인(DL1, DL2)과 두 개의 데이터라인(DL1, DL2) 상에 형성된 보호막(116)과 보호막(116) 상에 형성된 뱅크층(120)과, 뱅크층(120) 상에 형성된 절연막(125)과, 절연막(125) 상에 형성된 캐소드전극(122)으로 이루어진다. 보호막(116)은 도 3에 도시된 제2절연막에 대응되고 평탄막(117)은 제3절연막에 대응된다. 여기서, 절연막(125)은 유기물 또는 무기물로 형성된다.The line capacitor Csc according to the first embodiment includes a
제1실시예에 따른 라인커패시터(Csc)는 위와 같이 두 개의 데이터라인(DL1, DL2)과 캐소드전극(122) 사이에 형성된 뱅크층(120) 상에 스페이서 형태의 절연막(125)을 형성함으로써(125의 절연막은 커패시터의 절연체 두께를 증가시킴) 해당 영역에서 형성되는 정전용량을 줄여주는 역할을 한다. 스페이서 형태의 절연막(125)에 의해 캐소드전극(122)은 두 개의 데이터라인(DL1, DL2)이 형성된 영역 상에서 돌출된 형상을 갖게 된다. 스페이서 형태의 절연막(125)은 도 6의 사진을 참조한다.
The line capacitor Csc according to the first embodiment is formed by forming an insulating
<제2실시예>Second Embodiment
도 7은 본 발명의 제2실시예에 따른 라인커패시터의 단면도이다.7 is a cross-sectional view of a line capacitor according to a second embodiment of the present invention.
도 7에 도시된 바와 같이, 제2실시예에 따른 라인커패시터(Csc)는 상호 이웃하는 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이를 지나는 제1 및 제2데이터라인(DL1, DL2)의 전체 영역(AA, NA) 상에 형성된다. 여기서, 제1데이터라인(DL1)은 좌측에 위치하는 제1서브 픽셀(SP1)에 데이터신호를 공급하는 라인이고, 제2데이터라인(DL2)은 우측에 위치하는 제2서브 픽셀(SP2)에 데이터신호를 공급하는 라인이다. 제1 및 제2데이터라인(DL1, DL2) 사이에는 제1전원라인(VDD)이 형성된다.As shown in FIG. 7, the line capacitor Csc according to the second embodiment includes the first and second data lines DL1 passing between the neighboring first subpixel SP1 and the second subpixel SP2. , On the entire regions AA and NA of the DL2. Here, the first data line DL1 is a line for supplying a data signal to the first sub pixel SP1 located on the left side, and the second data line DL2 is connected to the second sub pixel SP2 located on the right side. It is a line supplying a data signal. The first power line VDD is formed between the first and second data lines DL1 and DL2.
표시패널(PNL)은 이와 같이 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에 두 개의 제1 및 제2데이터라인(DL1, DL2)과 하나의 제1전원라인(VDD)이 형성된 구조를 취할 수 있다. 여기서, 발광영역(AA)은 유기 발광다이오드가 위치하는 영역으로서 광을 출사하는 영역이고, 비발광영역(NA)은 구동 소자와 같은 회로부가 위치하는 영역으로서 광을 비출사하는 영역이다.As such, the display panel PNL has two first and second data lines DL1 and DL2 and one first power line VDD between the first subpixel SP1 and the second subpixel SP2. The formed structure can be taken. Here, the light emitting area AA is a region where the organic light emitting diode is located, and emits light, and the non-light emitting area NA is a region where the circuit portion, such as a driving element, is located.
제2실시예에 따른 라인커패시터(Csc)는 두 개의 데이터라인(DL1, DL2)과 두 개의 데이터라인(DL1, DL2) 상에 형성된 보호막(116)과 보호막(116) 상에 형성된 뱅크층(120)과, 뱅크층(120) 상에 형성된 절연막(125)과, 절연막(125) 상에 형성된 캐소드전극(122)으로 이루어진다. 보호막(116)은 도 3에 도시된 제2절연막에 대응되고 평탄막(117)은 제3절연막에 대응된다. 여기서, 절연막(125)은 benzocyclobutene(BCB), acrylic photoresist, phenolic photoresist, imidic photoresist 등으로 형성될 수 있으나 이에 한정되지 않는다.The line capacitor Csc according to the second embodiment includes a
제2실시예에 따른 라인커패시터(Csc)는 위와 같이 두 개의 데이터라인(DL1, DL2) 및 하나의 제1전원라인(VDD)과 캐소드전극(122) 사이에 형성된 뱅크층(120) 상에 격벽 형태의 절연막(125)을 형성함으로써(125의 절연막은 커패시터의 절연체 두께를 증가시킴) 해당 영역에서 형성되는 정전용량을 줄여주는 역할을 한다.The line capacitor Csc according to the second embodiment is partitioned on the
격벽 형태의 절연막(125)에 의해 캐소드전극(122)은 두 개의 데이터라인(DL1, DL2)이 형성된 영역 상에서 제1 내지 제3캐소드전극(122a~122c)으로 분리된다. 이에 따라, 제2캐소드전극(122b)은 두 개의 데이터라인(DL1, DL2) 및 및 하나의 제1전원라인(VDD)과 전기적으로 플로팅(floating) 상태가 된다. 이로 인해, 라인커패시터(Csc)는 보호막(116)의 하부에 형성된 두 개의 데이터라인(DL1, DL2)및 하나의 제1전원라인(VDD)과 이들 상에 형성된 제2캐소드전극(122b)에 의해 병렬로 연결된 두 개의 커패시터(a2[F], a3[F])와 하나의 커패시터(a1[F])가 직렬로 연결된 정전용량을 형성할 수 있다. 제2실시예와 같이 제2캐소드전극(122b)의 하부에 두 개의 데이터라인(DL1, DL2)과 하나의 제1전원라인(VDD)이 형성된 경우, 정전용량은 도면에 도시된 바와 같이 2/3으로 감소하게 된다.
The
<제3실시예>Third Embodiment
도 8은 본 발명의 제3실시예에 따른 라인커패시터의 단면도이다.8 is a cross-sectional view of a line capacitor according to a third embodiment of the present invention.
도 8에 도시된 바와 같이, 제3실시예에 따른 라인커패시터(Csc)는 상호 이웃하는 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이를 지나는 제1 및 제2데이터라인(DL1, DL2)의 전체 영역(AA, NA) 상에 형성된다. 여기서, 제1데이터라인(DL1)은 좌측에 위치하는 제1서브 픽셀(SP1)에 데이터신호를 공급하는 라인이고, 제2데이터라인(DL2)은 우측에 위치하는 제2서브 픽셀(SP2)에 데이터신호를 공급하는 라인이다.As shown in FIG. 8, the line capacitor Csc according to the third embodiment includes first and second data lines DL1 passing between the neighboring first subpixel SP1 and the second subpixel SP2. , On the entire regions AA and NA of the DL2. Here, the first data line DL1 is a line for supplying a data signal to the first sub pixel SP1 located on the left side, and the second data line DL2 is connected to the second sub pixel SP2 located on the right side. It is a line supplying a data signal.
표시패널(PNL)은 이와 같이 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에 두 개의 제1 및 제2데이터라인(DL1, DL2)이 형성되는 구조를 취할 수 있다. 여기서, 발광영역(AA)은 유기 발광다이오드가 위치하는 영역으로서 광을 출사하는 영역이고, 비발광영역(NA)은 구동 소자와 같은 회로부가 위치하는 영역으로서 광을 비출사하는 영역이다.As such, the display panel PNL may have a structure in which two first and second data lines DL1 and DL2 are formed between the first subpixel SP1 and the second subpixel SP2. Here, the light emitting area AA is a region where the organic light emitting diode is located, and emits light, and the non-light emitting area NA is a region where the circuit portion, such as a driving element, is located.
제3실시예에 따른 라인커패시터(Csc)는 두 개의 데이터라인(DL1, DL2)과 두 개의 데이터라인(DL1, DL2) 상에 형성된 보호막(116)과 보호막(116) 상에 형성된 뱅크층(120)과, 뱅크층(120) 상에 형성된 절연막(125)과, 절연막(125) 상에 형성된 캐소드전극(122)으로 이루어진다. 보호막(116)은 도 3에 도시된 제2절연막에 대응되고 평탄막(117)은 제3절연막에 대응된다.The line capacitor Csc according to the third embodiment includes a
제3실시예에 따른 라인커패시터(Csc)는 위와 같이 두 개의 데이터라인(DL1, DL2)과 캐소드전극(122) 사이에 형성된 뱅크층(120) 상에 격벽 형태의 절연막(125)을 형성함으로써(125의 절연막은 커패시터의 절연체 두께를 증가시킴) 해당 영역에서 형성되는 정전용량을 줄여주는 역할을 한다.The line capacitor Csc according to the third embodiment is formed by forming an insulating
격벽 형태의 절연막(125)에 의해 캐소드전극(122)은 두 개의 데이터라인(DL1, DL2)이 형성된 영역 상에서 제1 내지 제3캐소드전극(122a~122c)으로 분리된다. 이에 따라, 제2캐소드전극(122b)은 두 개의 데이터라인(DL1, DL2)과 전기적으로 플로팅(floating) 상태가 된다. 이로 인해, 라인커패시터(Csc)는 보호막(116)의 하부에 형성된 두 개의 데이터라인(DL1, DL2)과 두 개의 데이터라인(DL1, DL2) 상에 형성된 제2캐소드전극(122b)에 의해 두 개의 커패시터(a1[F], a2[F])가 직렬로 연결된 정전용량을 형성할 수 있다. 제3실시예와 같이 제2캐소드전극(122b)의 하부에 두 개의 데이터라인(DL1, DL2)이 형성된 경우, 정전용량은 제1실시예 대비 1/2로 감소하게 된다.
The
<제4실시예>Fourth Embodiment
도 9는 본 발명의 제4실시예에 따른 라인커패시터의 단면도이다.9 is a cross-sectional view of a line capacitor according to a fourth embodiment of the present invention.
도 9에 도시된 바와 같이, 제4실시예에 따른 라인커패시터(Csc)는 상호 이웃하는 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이를 지나는 제1데이터라인(DL1)의 일부인 회로부 영역(NA) 상에만 형성된다. 여기서, 제1데이터라인(DL1)은 좌측 또는 우측에 위치하는 제1서브 픽셀(SP1)에 데이터신호를 공급하는 라인이다.As shown in FIG. 9, the line capacitor Csc according to the fourth embodiment is a part of the first data line DL1 passing between the neighboring first subpixel SP1 and the second subpixel SP2. It is formed only on the circuit portion area NA. Here, the first data line DL1 is a line for supplying a data signal to the first sub pixel SP1 positioned on the left or right side.
표시패널(PNL)은 이와 같이 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에 하나의 제1데이터라인(DL1)이 형성되는 구조를 취할 수 있다. 여기서, 발광영역(AA)은 유기 발광다이오드가 위치하는 영역으로서 광을 출사하는 영역이고, 비발광영역(NA)은 구동 소자와 같은 회로부가 위치하는 영역으로서 광을 비출사하는 영역이다.As such, the display panel PNL may have a structure in which one first data line DL1 is formed between the first subpixel SP1 and the second subpixel SP2. Here, the light emitting area AA is a region where the organic light emitting diode is located, and emits light, and the non-light emitting area NA is a region where the circuit portion, such as a driving element, is located.
제3실시예에 따른 라인커패시터(Csc)는 하나의 제1데이터라인(DL1)과 하나의의 제1데이터라인(DL1) 상에 형성된 보호막(116)과 보호막(116) 상에 형성된 뱅크층(120)과, 뱅크층(120) 상에 형성된 절연막(125)과, 절연막(125) 상에 형성된 캐소드전극(122)으로 이루어진다. 보호막(116)은 도 3에 도시된 제2절연막에 대응되고 평탄막(117)은 제3절연막에 대응된다.The line capacitor Csc according to the third embodiment includes a
제3실시예에 따른 라인커패시터(Csc)는 위와 같이 하나의 제1데이터라인(DL1)과 캐소드전극(122) 사이에 형성된 뱅크층(120) 상에 격벽 형태의 절연막(125)을 형성함으로써(125의 절연막은 커패시터의 절연체 두께를 증가시킴) 해당 영역에서 형성되는 정전용량을 줄여주는 역할을 한다.The line capacitor Csc according to the third embodiment is formed by forming an insulating
격벽 형태의 절연막(125)에 의해 캐소드전극(122)은 하나의 제1데이터라인(DL1)이 형성된 영역 상에서 제1 내지 제3캐소드전극(122a~122c)으로 분리된다. 이에 따라, 제2캐소드전극(122b)은 하나의 제1데이터라인(DL1)과 전기적으로 플로팅(floating) 상태가 된다. 이로 인해, 라인커패시터(Csc)는 보호막(116)의 하부에 형성된 하나의 제1데이터라인(DL1)과 제2캐소드전극(122b)에 의해 하나의 커패시터(a1[F])로 구성된 정전용량을 형성할 수 있다. 제4실시예와 같이 제2캐소드전극(122b)의 하부에 하나의 제1데이터라인(DL1)이 형성된 경우, 라인커패시터(Csc)가 데이터신호의 충전에 영향을 미치지 않게 된다.
The
<제5실시예><Fifth Embodiment>
도 10은 본 발명의 제5실시예에 따른 라인커패시터의 단면도이다.10 is a cross-sectional view of a line capacitor according to a fifth embodiment of the present invention.
도 10에 도시된 바와 같이, 제5실시예에 따른 라인커패시터(Csc)는 상호 이웃하는 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이를 지나는 제1 및 제2데이터라인(DL1, DL2)의 전체 영역(AA, NA) 상에 형성된다. 여기서, 제1데이터라인(DL1)은 좌측에 위치하는 제1서브 픽셀(SP1)에 데이터신호를 공급하는 라인이고, 제2데이터라인(DL2)은 우측에 위치하는 제2서브 픽셀(SP2)에 데이터신호를 공급하는 라인이다. 제1 및 제2데이터라인(DL1, DL2) 사이에는 제1전원라인(VDD)이 형성된다.As shown in FIG. 10, the line capacitor Csc according to the fifth embodiment includes the first and second data lines DL1 passing between the neighboring first subpixel SP1 and the second subpixel SP2. , On the entire regions AA and NA of the DL2. Here, the first data line DL1 is a line for supplying a data signal to the first sub pixel SP1 located on the left side, and the second data line DL2 is connected to the second sub pixel SP2 located on the right side. It is a line supplying a data signal. The first power line VDD is formed between the first and second data lines DL1 and DL2.
표시패널(PNL)은 이와 같이 제1서브 픽셀(SP1)과 제2서브 픽셀(SP2) 사이에 두 개의 제1 및 제2데이터라인(DL1, DL2)과 하나의 제1전원라인(VDD)이 형성된 구조를 취할 수 있다. 여기서, 발광영역(AA)은 유기 발광다이오드가 위치하는 영역으로서 광을 출사하는 영역이고, 비발광영역(NA)은 구동 소자와 같은 회로부가 위치하는 영역으로서 광을 비출사하는 영역이다.As such, the display panel PNL has two first and second data lines DL1 and DL2 and one first power line VDD between the first subpixel SP1 and the second subpixel SP2. The formed structure can be taken. Here, the light emitting area AA is a region where the organic light emitting diode is located, and emits light, and the non-light emitting area NA is a region where the circuit portion, such as a driving element, is located.
제5실시예에 따른 라인커패시터(Csc)는 두 개의 데이터라인(DL1, DL2)과 두 개의 데이터라인(DL1, DL2) 상에 형성된 보호막(116)과 보호막(116) 상에 형성된 뱅크층(120)과, 뱅크층(120) 상에 형성된 절연막(125)과, 절연막(125) 상에 형성된 캐소드전극(122)으로 이루어진다. 보호막(116)은 도 3에 도시된 제2절연막에 대응되고 평탄막(117)은 제3절연막에 대응된다.The line capacitor Csc according to the fifth embodiment includes a
제5실시예에 따른 라인커패시터(Csc)는 위와 같이 두 개의 데이터라인(DL1, DL2) 및 하나의 제1전원라인(VDD)과 캐소드전극(122) 사이에 형성된 뱅크층(120) 상에 격벽 형태의 절연막(125)을 형성함으로써(125의 절연막은 커패시터의 절연체 두께를 증가시킴) 해당 영역에서 형성되는 정전용량을 줄여주는 역할을 한다.The line capacitor Csc according to the fifth embodiment is partitioned on the
격벽 형태의 절연막(125)에 의해 캐소드전극(122)은 두 개의 데이터라인(DL1, DL2)이 형성된 영역 상에서 제1 내지 제3캐소드전극(122a~122c)으로 분리된다. 이에 따라, 제2캐소드전극(122b)은 두 개의 데이터라인(DL1, DL2) 및 하나의 제1전원라인(VDD)과 전기적으로 플로팅(floating) 상태가 된다. 이로 인해, 라인커패시터(Csc)는 보호막(116)의 하부에 형성된 두 개의 데이터라인(DL1, DL2)및 하나의 제1전원라인(VDD)과 이들 상에 형성된 제2캐소드전극(122b)에 의해 제2실시예와 같이 병렬로 연결된 두 개의 커패시터와 하나의 커패시터가 직렬로 연결된 정전용량을 형성할 수 있다.
The
앞서 설명한 제1 내지 제5실시예에서, 라인커패시터(Csc)는 뱅크층(120) 상에 형성된 절연막(125)의 두께에 따라 정전용량의 변화에 의해 데이터신호의 충전시간이 달라진다.In the above-described first to fifth embodiments, the charging time of the data signal varies depending on the capacitance of the line capacitor Csc according to the thickness of the insulating
표 1은 절연막의 두께 변화에 따른 시정수(5τ)의 변화를 나타낸 표이고, 도 11은 절연막의 두께 변화에 따른 시정수(5τ)의 변화를 나타낸 그래프이다.Table 1 is a table showing the change of time constant (5τ) according to the thickness change of the insulating film, Figure 11 is a graph showing the change of time constant (5τ) according to the thickness change of the insulating film.
표 1 및 도 11에 도시된 바와 같이, 라인커패시터(Csc)를 구성하는 절연막(125)의 두께는 2.3㎛ 이상이 되면 55인치 FHD 240Hz의 1HT(Horizontal Time)인 3.8㎲를 만족하는 데이터 로드(Data Load)가 된다. 절연막(125)의 두께가 2.3㎛ 일 때에는 3.8㎲를 만족하지만, 공정 마진이나 커패시터 충전 시간 마진을 고려하여 데이터신호의 충전 시간을 3.5㎲ 이상으로 설정하는 것이 바람직하다. 라인커패시터(Csc)를 구성하는 절연막(125)은 그 두께가 커질수록 용량이 감소하는 장점이 있지만, 그 두께가 7㎛ 이상이 되면 유기 발광층에 포함된 유기물 증착과정에서 두꺼운 절연막에 의한 섀도우(shadow) 현상으로 미증착 현상이 발생할 수 있다. 그러므로, 실시예에 따른 절연막(125)의 두께는 3㎛ ~ 7㎛의 범위로 형성하는 것이 바람직하다.
As shown in Table 1 and FIG. 11, when the thickness of the insulating
한편, 본 발명에서는 데이터라인 정전용량 감소에 의한 시정수 변화를 알아보기 위해 앞서 설명한 제1 내지 제5실시예 중 제1 및 제3실시예의 구조와 종래 구조에 대한 시뮬레이션 결과를 다음과 같이 비교 검토한다.Meanwhile, the present invention compares the simulation results of the structures of the first and third embodiments and the conventional structures of the first to fifth embodiments described above to examine the time constant change due to the reduction of the data line capacitance as follows. do.
표 2는 종래 구조, 제1 및 제3실시예의 구조를 FHD(Full High Definition) 240Hz의 구동 조건에서 얻은 시정수(5τ)의 변화를 나타낸 시뮬레이션 결과 표이다.Table 2 is a simulation result table showing the change in time constant (5?) Obtained in the conventional structure, the structures of the first and third embodiments under the driving conditions of Full High Definition (FHD) 240 Hz.
상기 표 2에서 알 수 있듯이, 종래 구조는 31인치 FHD와 55인치 FHD 조건에서 데이터라인에 걸린 저항(Resistance), 정전용량(Capacitance), 시정수(τ)가 위의 조건일 때, 5τ가 1.336㎲과 6.339㎲로 나타났다. 실시예1(도 4의 구조)은 31인치 FHD와 55인치 FHD 조건에 데이터라인 상에 스페이서(Spacer) 형태의 절연막을 3㎛의 두께로 형성함에 따라 5τ가 0.830㎲과 3.549㎲로 나타났다. 그리고 실시예3(도 7의 구조)는 31인치 FHD와 55인치 FHD 조건에 데이터라인 상에 격벽 형태의 절연막을 3㎛의 두께로 형성함에 따라 5τ가 0.413㎲과 1.841㎲로 나타났다.As can be seen from Table 2, the conventional structure has a resistance, capacitance, and time constant τ of the data line in the 31-inch FHD and 55-inch FHD conditions, where 5τ is 1.336. ㎲ and 6.339㎲. In Example 1 (structure of FIG. 4), 5τ was 0.830 μs and 3.549 μs as the spacer-type insulating film was formed to a thickness of 3 μm on the 31-inch FHD and 55-inch FHD conditions. In Example 3 (the structure of FIG. 7), 5τ was 0.413 ㎲ and 1.841 따라 as the barrier rib insulating film was formed to a thickness of 3 μm on the data line under the conditions of 31 inch FHD and 55 inch FHD.
위의 표 2에 의하면, 실시예1과 실시예3은 데이터라인의 정전용량 감소에 따라서 5τ(시정수)가 종래 구조보다 감소하므로 고속 구동에 유리함을 알 수 있다. 따라서, 본 발명은 데이터라인의 정전용량을 위와 같이 줄일 수 있으므로 고속 구동 및 대면적 표시패널에서의 데이터신호 충전 시간 확보가 가능하여 표시품질을 향상시킬 수 있음은 물론 동적(dynamic) 소비전력의 감소로 데이터구동부의 발열을 줄일 수 있는 유기전계발광표시장치를 제공하는 효과가 있다.
According to the above Table 2, it can be seen that Embodiment 1 and Example 3 are advantageous for high-speed driving because 5τ (time constant) is reduced compared to the conventional structure according to the reduction of the capacitance of the data line. Accordingly, the present invention can reduce the capacitance of the data line as described above, thereby enabling high-speed driving and securing the charging time of the data signal in the large-area display panel, thereby improving display quality and reducing dynamic power consumption. Therefore, there is an effect of providing an organic light emitting display device capable of reducing heat generation of the data driver.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention described above may be modified in other specific forms by those skilled in the art to which the present invention pertains without changing its technical spirit or essential features. It will be appreciated that it may be practiced. Therefore, the embodiments described above are to be understood as illustrative and not restrictive in all aspects. In addition, the scope of the present invention is shown by the claims below, rather than the above detailed description. Also, it is to be construed that all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts are included in the scope of the present invention.
TCN: 타이밍구동부 PNL: 표시패널
PWR: 전원공급부 SDRV: 스캔구동부
DDRV: 데이터구동부 Csc: 라인커패시터
DL1: 제1데이터라인 DL2: 제2데이터라인
116: 보호막 120: 뱅크층
125: 절연막 122: 캐소드전극TCN: Timing driver PNL: Display panel
PWR: Power Supply SDRV: Scan Driver
DDRV: Data Drive Csc: Line Capacitor
DL1: first data line DL2: second data line
116: protective film 120: bank layer
125: insulating film 122: cathode electrode
Claims (10)
상기 기판 상에 형성된 서브 픽셀들;
상기 서브 픽셀들의 사이에 형성된 데이터라인; 및
상기 데이터라인과 상기 서브 픽셀들에 포함된 캐소드전극으로 이루어진 라인커패시터를 포함하되,
상기 라인커패시터는,
상기 데이터라인과, 상기 데이터라인 상에 형성된 보호막과, 상기 보호막 상에 형성된 뱅크층과, 상기 뱅크층 상에 형성된 절연막과, 상기 절연막 상에 형성된 상기 캐소드전극으로 이루어지며,
상기 절연막의 두께는 3㎛ ~ 7㎛인 것을 특징으로 하는 유기전계발광표시장치.Board;
Subpixels formed on the substrate;
A data line formed between the sub pixels; And
A line capacitor including the data line and a cathode electrode included in the sub-pixels,
The line capacitor,
The data line, a protective film formed on the data line, a bank layer formed on the protective film, an insulating film formed on the bank layer, and the cathode electrode formed on the insulating film,
The thickness of the insulating film is an organic light emitting display device, characterized in that 3㎛ ~ 7㎛.
상기 절연막은,
상기 캐소드전극이 상기 데이터라인이 형성된 영역 상에서 돌출되도록 스페이서 형태로 형성된 것을 특징으로 하는 유기전계발광표시장치.The method of claim 1,
The insulating film,
And the cathode is formed in the shape of a spacer so as to protrude from the area where the data line is formed.
상기 절연막은,
상기 캐소드전극이 상기 데이터라인이 형성된 영역 상에서 분리되도록 격벽 형태로 형성된 것을 특징으로 하는 유기전계발광표시장치.The method of claim 1,
The insulating film,
And the cathode is formed in a barrier rib shape so as to be separated on a region where the data line is formed.
상기 절연막은,
유기물 또는 무기물로 형성된 것을 특징으로 하는 유기전계발광표시장치.The method of claim 1,
The insulating film,
An organic light emitting display device, characterized in that formed of organic or inorganic material.
상기 라인커패시터는,
상기 보호막의 하부에 형성된 두 개의 데이터라인과 상기 캐소드전극에 의해 두 개의 커패시터가 직렬로 연결된 정전용량을 형성하는 것을 특징으로 하는 유기전계발광표시장치.The method according to claim 2 or 3,
The line capacitor,
And a capacitance connected in series by two data lines formed below the passivation layer and the cathode electrode. 2.
상기 라인커패시터는,
상기 보호막의 하부에 형성된 두 개의 데이터라인과 상기 두 개의 데이터라인 사이에 형성된 하나의 전원라인과 상기 캐소드전극에 의해 병렬로 연결된 두 개의 커패시터와 하나의 커패시터가 직렬로 연결된 정전용량을 형성하는 것을 특징으로 하는 유기전계발광표시장치.The method of claim 3,
The line capacitor,
Two capacitors connected in parallel by two power lines and one power line formed between the two data lines and the cathode electrode and one capacitor formed in parallel with each other to form a capacitance connected in series. An organic light emitting display device.
상기 데이터라인은,
일측에 위치하는 제1서브 픽셀에 연결된 제1데이터라인과 타측에 위치하는 제2서브 픽셀에 연결된 제2데이터라인을 포함하는 유기전계발광표시장치.The method of claim 1,
The data line,
An organic light emitting display device comprising: a first data line connected to a first sub pixel located at one side and a second data line connected to a second sub pixel located at the other side.
상기 제1데이터라인과 상기 제2데이터라인 사이에 형성된 전원라인을 더 포함하는 유기전계발광표시장치.The method of claim 7, wherein
And a power line formed between the first data line and the second data line.
상기 데이터라인은,
일측에 위치하는 제1서브 픽셀에 연결된 제1데이터라인을 포함하는 유기전계발광표시장치.The method of claim 1,
The data line,
An organic light emitting display device comprising a first data line connected to a first sub pixel positioned at one side.
상기 라인커패시터는,
상기 서브 픽셀들의 비발광영역에 포함된 회로부에 대응되는 영역에만 형성된 것을 특징으로 하는 유기전계발광표시장치.The method of claim 1,
The line capacitor,
An organic light emitting display device, characterized in that formed only in a region corresponding to a circuit unit included in the non-emitting region of the sub-pixels.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100109836A KR101800885B1 (en) | 2010-11-05 | 2010-11-05 | Organic Light Emitting Display Device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100109836A KR101800885B1 (en) | 2010-11-05 | 2010-11-05 | Organic Light Emitting Display Device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20120048283A true KR20120048283A (en) | 2012-05-15 |
KR101800885B1 KR101800885B1 (en) | 2017-12-20 |
Family
ID=46266654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100109836A KR101800885B1 (en) | 2010-11-05 | 2010-11-05 | Organic Light Emitting Display Device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101800885B1 (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140061786A (en) * | 2012-11-14 | 2014-05-22 | 엘지디스플레이 주식회사 | Liquid crystal display device and manufacturing method the same |
US20150092128A1 (en) * | 2013-10-01 | 2015-04-02 | Lg Display Co., Ltd. | Display device |
KR20150069313A (en) * | 2013-12-13 | 2015-06-23 | 엘지디스플레이 주식회사 | Display device, signal line and method of fabricating thereof |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010161084A (en) | 2010-04-02 | 2010-07-22 | Casio Computer Co Ltd | Display and method for manufacturing display |
-
2010
- 2010-11-05 KR KR1020100109836A patent/KR101800885B1/en active IP Right Grant
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20140061786A (en) * | 2012-11-14 | 2014-05-22 | 엘지디스플레이 주식회사 | Liquid crystal display device and manufacturing method the same |
US20150092128A1 (en) * | 2013-10-01 | 2015-04-02 | Lg Display Co., Ltd. | Display device |
KR20150039253A (en) * | 2013-10-01 | 2015-04-10 | 엘지디스플레이 주식회사 | Display Device |
CN104517563A (en) * | 2013-10-01 | 2015-04-15 | 乐金显示有限公司 | Display device |
US9626901B2 (en) * | 2013-10-01 | 2017-04-18 | Lg Display Co., Ltd. | Display device |
CN104517563B (en) * | 2013-10-01 | 2017-11-17 | 乐金显示有限公司 | Display device |
KR20150069313A (en) * | 2013-12-13 | 2015-06-23 | 엘지디스플레이 주식회사 | Display device, signal line and method of fabricating thereof |
Also Published As
Publication number | Publication date |
---|---|
KR101800885B1 (en) | 2017-12-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9559156B2 (en) | Organic light emitting diode display | |
US10629125B2 (en) | Display device | |
US8058795B2 (en) | Display device with a second electrode including a first conductive layer in an emission area and a non-emission area a second conductive layer in the non-emission area | |
KR102156781B1 (en) | Organic Light Emitting Display Device | |
CN111354304B (en) | Display device | |
CN108010916B (en) | Display device and method for manufacturing the same | |
KR102531312B1 (en) | Display Device | |
CN110010658B (en) | Display device | |
KR102583621B1 (en) | Display Device And Method for Manufacturing Of The Same | |
CN111326673B (en) | Display device | |
US11871616B2 (en) | Organic light emitting display device | |
US10665820B2 (en) | Display device | |
KR102109741B1 (en) | Organic light emitting display device | |
KR102460917B1 (en) | Display Device | |
KR101800885B1 (en) | Organic Light Emitting Display Device | |
KR102496170B1 (en) | Electroluminescence display | |
KR20230015483A (en) | Display Device | |
KR102344142B1 (en) | Display Device | |
US11997880B2 (en) | Organic light emitting display device | |
KR102623973B1 (en) | Display Device | |
KR102646400B1 (en) | Display Device | |
KR20240107989A (en) | Display device | |
KR20240114444A (en) | Display apparatus | |
KR20240045518A (en) | Display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant |