KR20120045891A - 배터리 보호회로의 패키징 배치구조 - Google Patents

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Abstract

본 발명은 배터리 보호회로의 패키징 배치구조에 관한 것으로, 본 발명에 따른 배터리 보호회로의 패키징 배치구조는, FET 배치영역과, 상기 FET 배치영역에 인접하여 배치되는 IC 배치영역을 구비하고, 가장자리부위에 서로 이격되어 각각 배치되는 도전성 재질의 복수의 외부연결단자들이 배치되는 베이스 기판과; 공통 드레인 구조의 제1FET 및 제2FET를 내장하여, 상기 베이스 기판의 상기 FET배치영역에 배치되는 듀얼 FET칩과; 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 동작을 수행하며, 상기 IC 배치영역에 배치되는 프로텍션(protection) IC를 구비하되, 상기 복수의 외부연결단자들 중 적어도 두 개의 외부연결단자들은 과전류 방지용 퓨즈를 통해 연결되도록 배치된다. 본 발명에 따르면, 배터리 보호회로를 패키징 함에 있어, 과전류 방지를 위한 퓨즈를 내부에 구비함에 의해 배터리나 전자기기의 폭발이나 불량을 방지 또는 최소화할 수 있다.

Description

배터리 보호회로의 패키징 배치구조{Packaging layout structure of battery protection circuits}
본 발명은 배터리 보호회로의 패키징 배치구조에 관한 것으로, 보다 구체적으로는, 패키지 내부에 퓨즈를 추가로 구비함에 의해 과전류에 따른 배터리 폭발위험 또는 불량발생을 최소화하고, 비용소모를 줄일 수 있는 배터리 보호회로의 패키징 배치구조에 관한 것이다.
일반적으로 휴대폰, PDA 등이 휴대단말기 등에 배터리가 사용되고 있다.
리튬이온 배터리는 휴대단말기 등에 가장 널리 사용되는 배터리로 과충전, 과전류시에 발열하고, 발열이 지속되어 온도가 상승하게 되면 성능열화는 물론 폭발의 위험성까지 갖는다.
따라서, 통상의 배터리에는 과충전, 과방전 및 과전류를 감지하고 차단하는 보호회로모듈이 실장되어 있거나, 배터리 외부에서 과충전, 과방전, 발열을 감지하고 배터리의 동작을 차단하는 보호회로를 설치하여 사용한다.
일반적으로 알려진 배터리 보호회로가 도 1에 나타나 있다.
도 1에 도시된 바와 같이, 배터리(V1)의 양 단자는 보호회로에 연결되고, 보호회로는 충전시에 단자(+,-)를 통해 충전회로에 연결되고, 방전 시에 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)가 부착되게 된다.
상기 배터리 보호회로는 듀얼 FET칩(110), 프로텍션 IC(120), 저항(R1,R2), 및 커패시터(C1)의 연결구조를 가진다.
상기 듀얼 FET칩(110)은 드레인 공통 구조를 가지는 제1FET(FET1)와 제2FET(FET2)로 구성된다.
프로텍션 IC(120)는 저항(R1)을 통하여 배터리(V1)의 (+)단자와 연결되고 제1노드(n1)을 통해 밧데리의 과충전 및 과방전 전압을 감지하는 단자(VDD단자), 프로텍션IC(110) 내부의 동작전압에 대한 기준이 되는 기준단자(VSS단자), 충방전시 유입되는 과전류를 감지하는 단자(V-단자), 과방전 상태에서 스위칭 소자(FET1)를 오프시키기 위한 방전차단신호 출력단자(DO단자), 과충전 상태에서 스위칭 소자(FET2)를 오프시키기 위한 충전차단신호 출력단자(C0단자)단자를 갖는다. 이외에 지연시간단축단자(Delay shorten terminal)(DS)단자를 가질 수 있다.
이때, 프로텍션 IC(120)의 내부는 기준전압 설정부, 기준전압과 충방전 전압을 비교하기 위한 비교부, 과전류 검출부, 충방전 검출부를 구비하고 있다. 여기서 충전 및 방전상태의 판단 기준은 전기적인 특성을 웨이퍼에 입력시켜 고객이 요구하는 스펙(SPEC)으로 변경이 가능하며 그 정해진 기준에 따라 프로텍션 IC(120)의 각 단자별 전압차를 인지하여 충ㆍ방전 상태를 판정한다.
상기 프로텍션 IC(120)는 방전시에 과방전상태에 이르게 되면, DO단자는 로우(LOW)로 되어 제1FET(FET1)를 오프시키고, 과충전 상태에 이르게 되면 CO단자가 로우로 되어 제2FET(FET2)를 오프시키고, 과전류가 흐르는 경우에는 충전시에는 제2FET(FET2), 방전시에는 제1FET(FET1)를 오프시키도록 구성되어 있다.
상기 저항(R1)과 상기 커패시터(C1)는 상기 프로텍션 IC(120)의 공급전원의 변동을 안정시키는 역할을 한다. 저항(R1)은 배터리의 전원(V1) 공급노드인 제1노드와 상기 프로텍션 IC(120)의 VDD 단자 사이에 연결되고, 상기 커패시터(C1)은 상기 프로텍션 IC의 VDD단자와 VSS단자 사이에 연결된다.
저항(R1)을 크게 하면 전압검출시 프로텍션 IC(120) 내부에 침투되는 전류에 의해서 검출전압이 높아지기 때문에 저항(R1)의 값은 1KΩ 이하의 적당한 값으로 설정된다. 또한 안정동작을 위해서 상기 커패시터(C1)의 값은 0.01μF 이상의 적당한 값을 가진다.
그리고 저항(R1)과 저항(R2)은 프로텍션 IC(120)의 절대 최대정격을 초과하는 고전압 충전기 또는 충전기가 거꾸로 연결되는 경우 전류 제한 저항이 된다. 저항(R2)은 상기 프로텍션 IC(120)의 V-단자와 상기 제2스위칭소자(FET2)의 소오스 단자(S2)가 연결된 제2노드(n2) 사이에 연결된다. 저항(R1)과 저항(R2)은 전원소비의 원인이 될 수 있으므로 통상 저항(R1)과 저항(R2)의 저항값의 합은 1KΩ 보다 크게 설정된다. 그리고 저항(R2)이 너무 크다면 과충전 차단후에 복귀가 일어나지 않을 수 있으므로, 저항(R2)의 값은 10KΩ 또는 그 이하의 값으로 설정된다.
도 1에 도시된 바와 같은, 일반적인 배터리 보호회로는 인쇄회로기판에 프로텍션(prtection) IC와 2개의 FET, 저항, 및 커패시터 등을 납땜으로 접합시켜 이루어지며, 배터리 셀에 장착하고 하우징을 덧씌우는 형태로 패키징하여 배터리 팩을 완성하게 된다.
이러한 구조를 가지는 배터리 팩은 충전 또는 방전시 유입되는 과전류에 취약한 구조를 가지고 있다. 제품마다 과전류 보호기능을 가지는 경우도 있으나, 상기 프로텍션 IC의 오작동 또는 외부의 충격으로 인해 파괴되는 경우 과전류로 인해 배터리가 폭발하거나 불량으로 되는 위험성을 가지고 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 배터리 보호회로의 패키징 배치구조를 제공하는 데 있다.
본 발명의 다른 목적은 과전류 보호를 위한 퓨즈를 내부에 구비하는 배터리 보호회로의 패키징 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 배터리 폭발 위험 및 불량발생을 최소화할 수 있는 배터리 보호회로의 패키징 배치구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 퓨즈의 굵기 및 길이의 변경을 통해 차단전류값의 설정이 가능한 배터리 보호회로의 패키징 배치구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 배터리 보호회로의 패키징 배치구조는, FET 배치영역과, 상기 FET 배치영역에 인접하여 배치되는 IC 배치영역을 구비하고, 가장자리부위에 서로 이격되어 각각 배치되는 도전성 재질의 복수의 외부연결단자들이 배치되는 베이스 기판과; 공통 드레인 구조의 제1FET 및 제2FET를 내장하여, 상기 베이스 기판의 상기 FET배치영역에 배치되는 듀얼 FET칩과; 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 동작을 수행하며, 상기 IC 배치영역에 배치되는 프로텍션(protection) IC를 구비하되, 상기 복수의 외부연결단자들 중 적어도 두 개의 외부연결단자들은 과전류 방지용 퓨즈를 통해 연결되도록 배치된다.
상기 복수의 외부연결단자들 중 어느 하나는 상기 듀얼 FET칩 및 상기 프로텍션 IC의 단자들과 전기적으로 연결되지 않는 과전류 방지용 외부연결단자이며, 상기 과전류 방지용 외부연결단자는, 상기 듀얼 FET칩 또는 상기 프로텍션 IC의 단자와 전기적으로 연결된 외부연결단자들 중 어느 하나의 외부연결단자와 상기 퓨즈를 통해 연결될 수 있다.
상기 퓨즈는 굵기 및 길이의 변경을 통해 차단 전류값을 조절할 수 있다.
상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 상기 프로텍션 IC의 기준단자(VSS)는 상기 제1FET의 소오스 단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC에서 충방전 상태를 감지하기 위한 감지단자(V-)는 상기 복수의 외부연결단자들 중 하나인 제1외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)는 상기 복수의 외부연결단자들 중 하나인 제2외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 제2FET의 소오스 단자와 상기 복수의 외부연결단자들 중 하나인 제3외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되며, 상기 제1FET의 소오스 단자는 상기 복수의 외부연결단자들 중 하나인 제4외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되고, 상기 퓨즈는 상기 과전류 방지용 외부연결단자와 상기 제4외부연결단자 사이에 연결될 수 있다.
본 발명에 따르면, 배터리 보호회로를 패키징 함에 있어, 배선 연결방법을 달리하거나, 과전류 방지를 위한 퓨즈를 내부에 구비함에 의해 배터리나 전자기기의 폭발이나 불량을 방지 또는 최소화할 수 있다. 또한 퓨즈를 패키지 외부에 구비하는 것보다 안전하고 제조비용을 줄일 수 있게 된다.
도 1은 일반적인 배터리 보호회로도이다.
도 2는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키징 배치구조를 나타낸 것이다.
도 3은 본 발명의 제2실시예에 따른 배터리 보호회로의 패키징 배치구조를 나타낸 것이다.
도 4는 도 3의 등가회로도이다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2는 본 발명의 제1실시예에 따른 배터리 보호회로의 패키징 배치구조를 나타낸 것이다, 도 2는 도 1의 도면부호 '100'으로 나타낸 프로텍션(prtection) IC와 2개의 FET의 포함한 배치구조를 나타내고 있다.
도 2에 도시된 바와 같이, 베이스 기판(150)에 FET 배치영역(110a)과 IC 배치영역(120a)이 서로 인접하여 배치되고, 상기 베이스 기판(150)의 가장자리부위에는 도전성 재질의 제1 내지 제5 외부연결단자(1,2,3,4,5)가 서로 이격되어 각각 배치된다. 여기서 필요성이 떨어지는 제5외부연결단자(5)는 배치되지 않을 수도 있다.
상기 FET 배치영역(110a)에는 2개의 FET, 즉 드레인을 공통으로 하는 듀얼 FET 칩(110)이 배치되고, 상기 IC 배치영역(120a)에는 상기 프로텍션 IC(120)가 배치된다.
상술한 바와 같은 배치구조를 통해 도 1의 회로구조를 구현하게 된다.
즉 상기 듀얼 FET 칩(110)을 구성하는 제1FET(도면에서 상부위치)의 게이트단자(GP1)는 상기 프로텍션 IC(120)의 DO 단자와 와이어 본딩을 통해 전기적으로 연결되고, 상기 듀얼 FET 칩(110)을 구성하는 제2FET(도면에서 하부위치)의 게이트 단자(GP2)는 상기 프로텍션 IC의 CO 단자와 와이어 본딩 또는 배선을 통해 전기적으로 연결된다.
상기 제1FET의 소오스 단자(SP1)는 외부연결단자들 중 제4외부연결단자(2) 및 상기 프로텍션 IC의 기준단자(VSS)와 각각 와이어 본딩 또는 배선을 통해 전기적으로 연결되고, 상기 제2FET의 소오스 단자(SP2)는 상기 제2FET에 인접 배치된 제3외부연결단자(3)와 와이어 본딩 또는 배선을 통해 전기적으로 연결된다.
그리고 상기 프로텍션 IC(120)의 V- 단자는 상기 프로텍션 IC(120)에 인접 배치된 제1외부연결단자(1)와 와이어 본딩 또는 배선을 통해 전기적으로 연결되고, 전압인가 단자인 VDD 단자는 제2외부연결단자와 와이어 본딩 또는 배선을 통해 전기적으로 연결된다.
여기서 DS 단자는 필요치 않을 경우 외부 연결단자와 연결되지 않으나, 만약을 위해 제5외부연결단자(5)와 와이어 본딩 또는 배선을 통해 연결될 수 있다.
여기서 DS 단자를 제외한 상기 프로텍션 IC(120)의 나머지 단자들(DO,CO,VSS,V-,DS)과 본딩패드들(SP1,SP2,GP1,GP)은 서로 인접된 외부연결단자들(1,2,3,4)끼리 와이어 본딩 또는 배선을 하게 되나, DS 단자의 경우는 상기 듀얼 FET칩(110)의 상부 즉 상기 본딩패드들(SP1,SP2,GP1,GP)의 상부를 가로질러서 상기 제5연결단자(5)와 와이어 본딩 또는 배선이 수행되도록 되어 있다.
이 경우에는 후속공정에서 수행되는 몰드(MOLD) 공정 중에 와이어(W1)와 본딩패드(SP1, GP1)간의 쇼트(short) 또는 와이어들 사이에서 쇼트가 발생 가능성이 매우 높아져 불량 발생률이 증가하는 문제점이 발생된다.
따라서, 상기 DS 단자의 경우는 필요성이 떨어지고, 연결이 필요하지 않을 수 있으므로, 상기 DS 단자를 상기 제5외부연결단자(5)와 연결가능하도록 배치하여 불량발생 가능성을 줄일 수 있다.
도 3은 본 발명의 제2실시예에 따른 배터리 보호회로의 패키징 배치구조를 나타낸 것이고, 도 4는 도 3의 등가회로도이다. 도 2와 달리 별도의 퓨즈(F1)를 구비한다. 도 3은 도 4의 도면부호 '200'으로 나타낸 프로텍션(prtection) IC와 2개의 FET의 포함한 배치구조를 나타내고 있다.
도 3 및 도 4에 도시된 바와 같이, 베이스 기판(150)에 FET 배치영역(110a)과 IC 배치영역(120a)이 서로 인접하여 배치된다. 그리고 상기 베이스 기판(150)의 가장자리부위에는 도전성 재질의 복수의 외부연결단자(1,2,3,4,5)들이 서로 이격되어 배치된다. 그리고, 상기 복수의 외부연결단자들(1,2,3,4,5)중 어느 하나의 외부연결단자를 과전류 방지용 외부연결단자로 배치한다.
예를 들어, 배터리(도 4의 'V1')와 연결되는 외부연결단자(예를 들면 제4외부연결단자(4))와 인접된 제5외부연결단자(5)를 과전류 방지용 외부연결단자(5)로 선택한다. 상기 과전류 방지용 외부연결단자는 상기 복수의 외부연결단자들 중에서 임으로 선택될 수 있으나, 퓨즈연결의 편의성 등을 고려하여 선택하게 된다.
상기 FET 배치영역(110a)에는 2개의 FET(제1FET 및 제2FET)를 가지는 공통 드레인 구조의 듀얼 FET 칩(110)이 배치되고, 상기 IC 배치영역(120a)에는 상기 프로텍션 IC(120)가 배치된다.
상기 프로텍션 IC(120)는, 배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키며, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 기능을 수행하는 IC로써 MM3405H01XD 등이 있다.
공통 드레인 구조의 제1FET 및 제2FET를 내장한 듀얼 FET칩(110)의 상부면에는, 상기 듀얼 FET칩(110)의 외부연결 및 라우팅을 위해 본딩패드들이 배치될 수도 있으나 여기서는 상기 프로텍션 IC(120)의 단자들 및 상기 복수의 외부연결단자들(1,2,3,4)과 연결되는 부분을 상기 듀얼 FET칩(110)의 소오스 단자 또는 게이트 단자로써 칭하기로 한다.
상기 제1FET의 게이트 단자(GP1)는 상기 프로텍션 IC(120)에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)와 와이어 본딩 또는 배선을 통해 전기적으로 연결된다.
상기 제2FET의 게이트 단자(GP2)는 상기 프로텍션 IC(120)에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)와 와이어 본딩 또는 배선을 통해 전기적으로 연결된다.
상기 제1FET의 소오스 단자(SP1)는 상기 소오스 단자(SP1)에 인접되는 제4외부연결단자(4) 및 상기 프로텍션 IC(120)의 기준단자(VSS)와 각각 와이어 본딩 또는 배선을 통해 전기적으로 각각 연결된다.
상기 제2FET의 소오스 단자(SP2)는 상기 소오스 단자(SP2)에 인접되는 제3외부연결단자(3)와 와이어 본딩 또는 배선을 통해 전기적으로 연결된다.
그리고 상기 프로텍션 IC(120)의 V- 단자는 상기 프로텍션 IC(120)에 인접 배치된 제1외부연결단자(1)와 와이어 본딩 또는 배선을 통해 전기적으로 연결되고, 상기 프로텍션 IC(120)의 전압인가 단자인 VDD 단자는 상기 프로텍션 IC(120)에 인접 배치된 제2외부연결단자(2)와 와이어 본딩 또는 배선을 통해 전기적으로 연결된다.
그리고 상기 제4외부연결단자(4)와 상기 과전류 방지용 외부연결단자(5) 사이에는 퓨즈(F1)가 연결된다.
상기 제4외부연결단자(4)는 평상시에는 외부연결단자로써 기능하지 않으며, 도 4의 등가회로에서 배터리(V1)와 연결되는 단자(S1)는 상기 과전류 방지용 외부연결단자(5)가 된다. 그러나 과전류로 인해 상기 퓨즈(F1)가 끊어지는 경우, 과전류 방지의 필요성이 떨어지는 경우, 및 비상시에는 상기 제4외부연결단자(4)를 상기 도 4의 등가회로에서 배터리(V1)와 연결되는 단자(S1)로써 기능하도록 할 수 있다. 즉 과전류 방지가 필요하지 않은 경우에는 상기 제4외부연결단자(4)와 배터리(V1)을 연결할 수 있고, 과전류 방지의 필요성이 있는 경우에는 상기 과전류 방지용 외부연결단자인 제5외부연결단자(5)와 상기 배터리(V1)를 연결할 수 있다.
상기 퓨즈(F)는 상기 프로텍션 IC(120)의 충,방전시 유입되는 과전류로부터 배터리를 보호하기 위한 것이다. 또한 상기 프로텍션 IC(120)의 오작동 또는 외부의 충격으로 인해 파괴되는 경우 발생되는 과전류로 인해 배터리가 폭발하거나 불량으로 되는 것을 방지 또는 최소화 하기위한 것이다.
상기 퓨즈(F1)는 굵기 및 길이의 변경을 통해 차단 전류값을 설정할 수 있다.
상술한 배치구조나 연결구조 이외의 구조는 도 2의 경우와 동일하다.
상술한 배치구조를 가지는 배터리 보호회로는 후속공정에서 패키징 되어 배터리 팩으로 제조되게 된다.
상술한 바와 같이, 본 발명에 따르면, 배터리 보호회로를 패키징 함에 있어, 배선 연결방법을 달리하거나, 과전류 방지를 위한 퓨즈를 내부에 구비함에 의해 배터리의 폭발이나 불량을 방지 또는 최소화할 수 있다. 또한 퓨즈를 패키지 외부에 구비하는 것보다 안전하고 제조비용을 줄일 수 있게 된다. 그리고 과전류로 인한 전자기기의 보호가 가능하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
150 : 베이스 기판 110 : 듀얼 FET 칩
120 : 프로텍션 IC SP1,SP2 : 소오스 단자
GP1, GP2 : 게이트 단자 F1,F2 : 퓨즈

Claims (4)

  1. 배터리 보호회로의 패키징 배치구조에 있어서:
    FET 배치영역과, 상기 FET 배치영역에 인접하여 배치되는 IC 배치영역을 구비하고, 가장자리부위에 서로 이격되어 각각 배치되는 도전성 재질의 복수의 외부연결단자들이 배치되는 베이스 기판과;
    공통 드레인 구조의 제1FET 및 제2FET를 내장하여, 상기 베이스 기판의 상기 FET배치영역에 배치되는 듀얼 FET칩과;
    배터리의 방전시에 과방전상태를 감지하고, 과방전시에 상기 제1FET를 제어하여 배터리의 방전동작을 정지시키고, 배터리의 충전시에 과충전상태를 감지하고, 과충전상태시에 상기 제2FET를 제어하여 충전동작을 정지시키는 동작을 수행하며, 상기 IC 배치영역에 배치되는 프로텍션(protection) IC를 구비하되,
    상기 복수의 외부연결단자들 중 적어도 두 개의 외부연결단자들은 과전류 방지용 퓨즈를 통해 연결됨을 특징으로 하는 배터리 보호회로의 패키징구조.
  2. 청구항 1에 있어서,
    상기 복수의 외부연결단자들 중 어느 하나는 상기 듀얼 FET칩 및 상기 프로텍션 IC의 단자들과 전기적으로 연결되지 않는 과전류 방지용 외부연결단자이며,
    상기 과전류 방지용 외부연결단자는, 상기 듀얼 FET칩 또는 상기 프로텍션 IC의 단자와 전기적으로 연결된 외부연결단자들 중 어느 하나의 외부연결단자와 상기 퓨즈를 통해 연결됨을 특징으로 하는 배터리 보호회로의 패키징 구조.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 퓨즈는 굵기 및 길이의 변경을 통해 차단 전류값을 조절함을 특징으로 하는 배터리 보호회로의 패키징 배치구조.
  4. 청구항 2에 있어서,
    상기 프로텍션 IC에서 과방전상태에서 상기 제1FET를 오프시키기 위한 방전차단신호를 출력하는 방전차단신호 출력단자(DO)는, 상기 제1FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 과충전상태에서 상기 제2FET를 오프시키기 위한 충전차단신호를 출력하는 충전차단신호 출력단자(CO)는, 상기 제2FET의 게이트 단자와 와이어 또는 배선을 통해 전기적으로 연결되며,
    상기 프로텍션 IC의 기준단자(VSS)는 상기 제1FET의 소오스 단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
    상기 프로텍션 IC에서 충방전시 유입되는 과전류를 감지하기 위한 감지단자(V-)는 상기 복수의 외부연결단자들 중 하나인 제1외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되며,
    상기 프로텍션 IC에서 충전전압 및 방전전압이 인가되는 전압인가단자(VDD)는 상기 복수의 외부연결단자들 중 하나인 제2외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
    상기 제2FET의 소오스 단자와 상기 복수의 외부연결단자들 중 하나인 제3외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되며,
    상기 제1FET의 소오스 단자는 상기 복수의 외부연결단자들 중 하나인 제4외부연결단자와 와이어 또는 배선을 통해 전기적으로 연결되고,
    상기 퓨즈는 상기 과전류 방지용 외부연결단자와 상기 제4외부연결단자 사이에 연결됨을 특징으로 하는 배터리 보호회로의 패키징 배치구조.
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