KR20120043441A - 후면 조사형 액티브 픽셀 센서 어레이 및 그 제조 방법, 이를 구비하는 후면 조사형 이미지 센서 - Google Patents
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Abstract
인접 화소간 크로스 토크가 방지되는 후면 조사형 액티브 픽셀 센서 어레이 및 그 제조 방법, 이를 구비한 후면 조사형 이미지 센서가 개시된다. 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이는 전면과 후면을 구비하고, 상기 후면으로 입사되는 빛에 응답하여 전하를 생성하는 다수의 수광 소자들 및 인접하는 상기 수광 소자들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막을 구비하는 제 1 도전형의 반도체 기판, 상기 반도체 기판의 전면 측에 위치하는 배선층 및 상기 반도체 기판의 후면 측에 위치하는 광 필터층을 포함하고, 상기 적어도 하나의 화소 분리막의 두께는 상기 반도체 기판 내의 한 지점으로부터 상기 후면으로 갈수록 좁게 형성되는 것을 특징으로 한다.
Description
본 발명은 후면 조사형 이미지 센서에 관한 것으로, 구체적으로는 인접 화소(또는 픽셀)간 크로스 토크(Crosstalk)가 효과적으로 차단되어, 혼색이 방지되고 색 재현성이 향상된 후면 조사형(Backside illuminated) 액티브 픽셀 센서 어레이 및 그 제조 방법, 이를 구비하는 후면 조사형 이미지 센서에 관한 것이다.
최근 이미지 센서 분야에서는 반도체 기판의 전면 측에 배선층을 구비하고, 반도체 기판의 후면 측으로부터 빛을 수신함으로써 수광 효율이 개선된 후면 조사형 이미지 센서가 등장하였다. 일반적으로 후면 조사형 이미지 센서(BIS: Backside Illuminated Sensor)는 각각 반도체 기판의 후면으로 입사된 광 신호를 수신하여 전기적 신호로 변환하는 포토 다이오드를 포함하는 다수의 화소들이 매트릭스 형태로 배열되어 구성된 후면 조사형(Backside Illuminated) 액티브 픽셀 센서 어레이(APS: Active Pixel Sensor)를 구비한다. 종래의 후면 조사형 액티브 픽셀 센서 어레이는 특정 화소에서 생성된 전하가 인접 화소의 포토 다이오드로 이동하는 등의 크로스 토크가 유발되기 쉽다.
본 발명은 화소간 크로스 토크가 효과적으로 차단되는 후면 조사형 액티브 픽셀 센서 어레이 및 그 제조 방법, 이를 포함하는 후면 조사형 이미지 센서를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이는 전면과 후면을 구비하고, 상기 후면으로 입사되는 빛에 응답하여 전하를 생성하는 다수의 수광 소자들 및 인접하는 상기 수광 소자들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막을 구비하는 제 1 도전형의 반도체 기판, 상기 반도체 기판의 전면 측에 위치하는 배선층 및 상기 반도체 기판의 후면 측에 위치하는 광 필터층을 포함하고, 상기 적어도 하나의 화소 분리막의 두께는 상기 반도체 기판 내의 한 지점으로부터 상기 후면으로 갈수록 좁게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 적어도 하나의 화소 분리막의 두께는 상기 반도체 기판 내의 한 지점으로부터 상기 전면으로 갈수록 좁게 형성될 수 있다.
바람직하게는, 상기 적어도 하나의 화소 분리막의 도핑 농도는 상기 반도체 기판 내의 한 지점으로부터 상기 후면으로 갈수록 높게 형성될 수 있다.
바람직하게는, 상기 적어도 하나의 화소 분리막의 도핑 농도는 상기 반도체 기판 내의 한 지점으로부터 상기 전면으로 갈수록 높게 형성될 수 있다.
바람직하게는, 상기 액티브 픽셀 센서 어레이는 상기 반도체 기판의 후면 부근에 제 2 도전형의 불순물층을 더 포함할 수 있다.
바람직하게는, 상기 각 수광 소자는 상기 반도체 기판보다 높은 도핑 농도를 갖는 제 1 도전형의 불순물 영역을 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법은 전면과 후면을 구비하고, 상기 후면으로 입사되는 빛에 응답하여 전하를 생성하는 다수의 수광 소자들과, 인접하는 상기 수광 소자들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막을 구비하는 제 1 도전형의 반도체 기판을 형성하는 (a) 단계, 상기 반도체 기판의 전면 측에 배선층을 형성하는 (b) 단계 및 상기 반도체 기판의 후면 측에 광 필터층을 형성하는 (c) 단계를 포함하고, 상기 적어도 하나의 화소 분리막의 일부 또는 전부는 상기 반도체 기판의 후면 측에서의 이온 주입에 의해 형성되는 제 2 도전형의 불순물 도핑 영역인 것을 특징으로 한다.
바람직하게는, 상기 (a) 단계는 제 1 지지 기판을 마련하는 단계, 상기 제 1 지지 기판상에 상기 반도체 기판을 형성하는 단계 및 상기 반도체 기판의 후면 측에서 불순물을 주입하여 상기 화소 분리막을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 (a) 단계는 상기 반도체 기판 내의 후면 부근에 불순물을 주입하여 제 2 도전형의 불순물층을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 (a) 단계는 상기 반도체 기판 내의 후면 부근에 불순물을 주입하여 제 2 도전형의 불순물층을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 (b) 단계는 상기 반도체 기판의 후면 상에 제 1 절연층을 형성하는 단계, 상기 제 1 절연층 상에 제 2 지지 기판을 형성하는 단계, 상기 제 1 지지 기판을 제거하는 단계 및 상기 반도체 기판의 전면 상에 상기 배선층을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 (a) 단계는 제 1 지지 기판을 마련하는 단계, 상기 제 1 지지 기판 상에 상기 반도체 기판을 형성하는 단계 및 상기 반도체 기판의 후면 측에서 불순물을 주입하여 상기 화소 분리막의 일부를 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 (b) 단계는 상기 반도체 기판의 전면 측에서 불순물을 주입하여 상기 화소 분리막의 나머지 일부를 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 (b) 단계는 상기 반도체 기판의 전면 측에서 불순물을 주입하여 상기 각 수광 소자의 제 1 도전형의 불순물 영역을 형성하는 단계를 더 포함하고, 상기 각 수광 소자의 제 1 도전형의 불순물 영역은 상기 반도체 기판보다 높은 도핑 농도를 갖도록 형성될 수 있다.
바람직하게는, 상기 (c) 단계는 상기 배선층 상에 제 3 지지 기판을 형성하는 단계, 상기 제 2 지지 기판 및 상기 제 1 절연층을 제거하는 단계, 상기 반도체 기판의 후면 상에 제 2 절연층을 형성하는 단계, 상기 제 2 절연층 상에 컬러 필터층을 형성하는 단계 및 상기 컬러 필터층 상에 렌즈층을 형성하는 단계를 포함할 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 후면 조사형 이미지 센서는 후면 조사형 액티브 픽셀 센서 어레이, 상기 후면 조사형 액티브 픽셀 센서 어레이를 행 단위로 구동하는 로우 드라이버 및 상기 후면 조사형 액티브 픽셀 센서 어레이에서 출력되는 신호를 처리하는 신호 처리부를 포함한다. 상기 후면 조사형 액티브 픽셀 센서 어레이는 전면과 후면을 구비하고, 상기 후면으로 입사되는 빛에 응답하여 전하를 생성하는 다수의 수광 소자들 및 인접하는 상기 수광 소자들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막을 구비하는 제 1 도전형의 반도체 기판, 상기 반도체 기판의 전면 측에 위치하는 배선층 및 상기 반도체 기판의 후면 측에 위치하는 광 필터층을 포함하고, 상기 적어도 하나의 화소 분리막의 두께는 상기 반도체 기판 내의 한 지점으로부터 상기 후면으로 갈수록 좁게 형성되는 것을 특징으로 한다.
바람직하게는, 상기 적어도 하나의 화소 분리막의 폭은 상기 반도체 기판 내의 한 지점으로부터 상기 후면으로 갈수록 좁게 형성될 수 있다.
바람직하게는, 상기 적어도 하나의 화소 분리막의 폭은 상기 반도체 기판 내의 한 지점으로부터 상기 전면으로 갈수록 좁게 형성될 수 있다.
바람직하게는, 상기 각 수광 소자는 상기 반도체 기판보다 높은 도핑 농도를 갖는 제 1 도전형의 불순물 영역을 포함할 수 있다.
본 발명에 따르면, 후면 조사형 액티브 픽셀 센서 어레이 및 이를 구비하는 후면 조사형 이미지 센서에 있어서 화소간 크로스 토크가 효과적으로 차단된다. 따라서, 혼색이 방지되고 색 재현성이 향상된다.
본 발명에 따르면, 크로스 토크가 효과적으로 차단되는 후면 조사형 액티브 픽셀 센서 어레이를 용이하게 제조할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 7은 도 1의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 8은 도 2의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 9 내지 도 16은 도 1 및 도 2의 실시예에 따른 후면 조사형 이미지 센서의 제조 방법을 순서대로 나타내는 단면도들이다.
도 17은 도 3의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 18은 도 4의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 19는 도 5의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 20은 도 6의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 21은 본 발명의 일실시예에 따른 후면 조사형 이미지 센서를 나타내는 블록도이다.
도 22는 본 발명의 일실시예에 따른 후면 조사형 이미지 센서를 구비하는 시스템을 나타내는 블록도이다.
도 1은 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 7은 도 1의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 8은 도 2의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 9 내지 도 16은 도 1 및 도 2의 실시예에 따른 후면 조사형 이미지 센서의 제조 방법을 순서대로 나타내는 단면도들이다.
도 17은 도 3의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 18은 도 4의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 19는 도 5의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 20은 도 6의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 21은 본 발명의 일실시예에 따른 후면 조사형 이미지 센서를 나타내는 블록도이다.
도 22는 본 발명의 일실시예에 따른 후면 조사형 이미지 센서를 구비하는 시스템을 나타내는 블록도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
소자 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라, 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below, beneath)" 또는 "하부". "위(above, upper)" 또는 "상부"등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명함으로써, 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(100)는 광 필터층(110), 전면과 빛이 입사되는 후면을 구비하는 반도체 기판(120) 및 배선층(130)을 구비한다. 구체적으로 상기 광 필터층(120)은 상기 반도체 기판(120)의 후면 측에 위치하고, 상기 배선층(130)은 상기 반도체 기판(120)의 전면 측에는 위치한다. 상기 광 필터층(110)은 렌즈층(112), 컬러 필터층(114) 및 절연층(116)을 포함할 수 있다. 상기 배선층(130)은 층간 절연막(134)과 금속 배선층(132)이 교대로 적층되어 구성될 수 있다.
반도체 기판(120)은 제 1 도전형(예를 들어, N-type) 반도체로서 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(Silicon On Insulator)기판 중 선택된 어느 하나일 수 있다. 반도체 기판(120)은 입사 광에 응답하여 전하를 생성하는 다수의 수광 소자(PD), 인접하는 상기 수광 소자(PD)들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막(또는 화소 분리 영역, 122)을 구비한다. 상기 반도체 기판(120)은 부유 확산 영역(미도시) 및 트랜지스터 등의 각종 회로 소자(미도시)를 더 구비할 수 있다.
상기 화소 분리막(122)은 반도체 기판(120) 내에 깊이 방향으로 형성되는 도핑 영역이다. 여기서, 깊이 방향은 상기 반도체 기판(120)의 후면에 수직인 방향을 의미한다. 상기 화소 분리막(122)은 제 1 도전형(예를 들어, N-type)의 상기 반도체 기판(120) 내에 형성된 제 2 도전형(예를 들어, P-type)의 도핑 영역일 수 있다. 화소 분리막(122)은 수광 소자(PD)에서 생성된 전하가 인접 화소로 이동하는 것을 방해하는 전위 장벽(Potential Barrier)을 형성한다. 전위 장벽(Potential Barrier)은 화소 분리막(122)의 도핑 프로파일에 따라 결정된다. 상기 화소 분리막(122)의 두께(또는 폭)가 좁을수록, 도핑 농도가 높을수록 전위 장벽(Potential Barrier)은 높아진다. 여기서, 상기 화소 분리막(122)의 두께(또는 폭)는 상기 반도체 기판(120)의 후면과 수평인 방향으로 정의되는 상기 화소 분리막(122)의 크기를 의미한다. 불순물 도핑에 사용되는 이온 주입법의 경우, 불순물의 주입 깊이가 깊을수록 이온 빔이 퍼지는 경향이 있어, 도핑 영역의 깊이가 깊을수록 상기 도핑 영역의 두께(또는 폭)를 좁게 형성하는 것이 어렵다. 도핑 농도를 높이면서 상기 도핑 영역의 두께(또는 폭)를 좁게 만들기는 더더욱 어렵다.
도 1에 도시된 본 발명의 일실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(100)는 상기 반도체 기판(120)의 후면 측에서 불순물이 주입되어 형성된 상기 화소 분리막(122)을 구비한다. 상기 화소 분리막(122)을 형성하기 위한 불순물 주입 방향은 빛의 입사 방향과 동일하다. 이온 주입을 상기 반도체 기판(120)의 후면 측에서 실시하므로, 상기 화소 분리막(122)의 도핑 프로파일은 전하가 많이 생성되는 반도체 기판(120)의 후면 부근에서 좁은 두께와 높은 도핑 농도를 갖도록 형성될 수 있다. 다시 말하면, 상기 화소 분리막(122)의 도핑 프로파일은 다음과 같은 특징 중 적어도 어느 하나를 가질 수 있다. 첫째, 화소 분리막(122)의 두께(또는 폭)는 상기 반도체 기판(120)의 후면 측에 가까울수록 좁고, 상기 반도체 기판(120)의 전면 측에 가까울수록 두껍다. 둘째, 화소 분리막(122)의 농도는 상기 반도체 기판(120)의 후면 측에 가까울수록 높고, 상기 반도체 기판(120)의 전면 측에 가까울수록 낮다. 결과적으로, 도 1의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(100)가 구비하는 상기 화소 분리막(122)은 상기 반도체 기판(120)의 후면 부근에 비교적 높고, 경사가 급한 전위 장벽을 형성한다. 이로써, 전하가 많이 생성되는 상기 반도체 기판(120)의 후면 부근에서의 화소간 전하 이동이 보다 효과적으로 차단되어 크로스 토크가 최소화될 수 있다.
상기 각 수광 소자(PD)는 상기 반도체 기판(120)의 후면으로 입사되는 빛을 수신하여 전하를 생성하고, 이를 축적한다. 축적된 상기 전하는 상기 반도체 기판(120)의 전면 부근에 위치하는 트랜지스터(미도시)가 턴-온 되면 상기 트랜지스터(미도시)를 통해 부유 확산 영역(Floating Diffusion region, 미도시)으로 전달 된다. 따라서, 상기 각 수광 소자(PD)는 빛의 입사량에 따른 충분한 전하를 생성하고, 이를 잘 축적할 수 있어야 한다. 상기 각 수광 소자(PD)는 상기 반도체 기판(120)의 도핑 조건에 따라 필요한 경우에는 추가적으로 상기 반도체 기판(120) 내에 제 1 도전형(예를 들어, N-type)의 불순물(160)을 주입하여 형성될 수 있다. 이 때, 상기 수광 소자(PD)의 도핑 농도는 상기 반도체 기판(120)의 도핑 농도보다 상대적으로 높게 형성된다. 도 1의 실시예는 상기 각 수광 소자(PD)의 불순물 영역을 형성하기 위해 상기 제 1 도전형(예를 들어, N-type)의 불순물을 상기 반도체 기판(120)의 전면 측에서 주입(160)하는 예를 나타낸다. 즉, 도 1의 실시예의 경우, 상기 수광 소자(PD)는 상기 반도체 기판(120)의 전면 측에서의 이온 주입(160)으로 형성되고, 상기 화소 분리막(122)은 상기 반도체 기판(120)의 후면 측에서의 이온 주입(150)으로 형성된다. 따라서, 상기 수광 소자(PD)의 도핑 프로파일은 상기 화소 분리막(122)의 도핑 프로파일과는 반대의 특징을 가질 수 있다. 도 1의 실시예에서는 상기 화소 분리막(122)의 특징을 보다 명확히 하기 위해, 상기 수광 소자(PD)의 도핑 프로파일은 별도로 도시되지 않은 반면, 상기 화소 분리막(122)의 도핑 프로파일은 약간 과장되게 도시되어 있다. 수광 소자(PD)로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.
상기 반도체 기판(120)의 후면 측에는 제 2 도전형(예를 들어, P-type)의 불순물층(140)이 위치할 수 있다. 상기 불순물층(140)은 상기 반도체 기판(120)의 후면상에 형성되거나, 상기 반도체 기판(120) 내의 후면 부근에 불순물을 주입한 후 열처리하여 형성될 수도 있다. 상기 불순물층(140)은 상기 수광 소자(PD)를 상기 반도체 기판(120)의 후면에 존재하는 댕글링 본드(Dangling Bond) 등의 결함으로부터 분리한다. 상기 불순물층(140)은 빛에 의해 생성된 전자-정공 쌍(EHP: Electron Hole Pair)중 정공(Hole)들을 접지(GND)로 흐르게 하는데 효과적이다. 또한, 상기 반도체 기판(120) 계면에 존재하는 결정 결함의 효과를 감소시켜 다크 전류(Dark Current) 발생을 최소화한다. 상기 불순물층(140)의 도핑 농도가 높을수록 다크 전류 특성의 개선 효과가 커진다. 빛이 상기 불순물층(140)을 거쳐 상기 수광 소자(PD)로 입사되므로, 상기 불순물층(140)은 적절한 두께를 갖도록 형성되어야 한다. 상기 불순물층(140)의 두께가 너무 두껍게 형성되면, 수광 효율이 낮아진다. 반면, 상기 불순물층(140)의 두께가 너무 얇게 형성되면, 다크 전류(Dark Current)의 증가 등을 초래할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(200)는 도 1의 실시예와 거의 유사하다. 따라서, 대부분의 구성에 대한 설명이 도 1의 실시예 관한 설명으로 갈음될 수 있어 중복되는 설명은 되풀이 하지 않는다. 이하, 화소 분리막(222) 및 수광 소자(PD)에 대하여 구체적으로 설명한다.
도 2에 도시된 본 발명의 다른 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(200)는 반도체 기판(220) 내에서 수광 소자(PD)들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막(222)을 구비한다. 화소 분리막(222)은 반도체 기판(220) 내에 깊이 방향으로 형성된 도핑 영역이다. 화소 분리막(222)은 제 1 도전형(예를 들어, N-type)의 반도체 기판(220) 내에 형성된 제 2 도전형(예를 들어, P-type)의 도핑 영역일 수 있다. 화소 분리막(222)은 반도체 기판(도 1의 110)의 후면 측에서만 불순물을 주입(도 1의 150)하여 형성한 도 1의 화소 분리막(도 1의 122)과는 달리 반도체 기판(220)의 후면 및 전면, 즉 양 측면에서 불순물을 주입(250)하여 형성된다. 다시 말하면, 화소 분리막(222)의 일부는 반도체 기판(220)의 후면 측에서 불순물을 주입하여 형성되고, 화소 분리막(222)의 나머지 일부는 반도체 기판(220)의 전면 측에서 불순물을 주입하여 형성된다. 반도체 기판(220)의 양 측면에서의 이온 주입으로 형성된 화소 분리막(220)의 도핑 프로파일은 다음과 같은 특징 중 적어도 어느 하나를 가질 수 있다. 첫째, 화소 분리막(222)의 두께(또는 폭)은 상기 반도체 기판(220) 내의 한 지점으로부터 상기 반도체 기판(220)의 양 측면으로 갈수록 좁아진다. 둘째, 화소 분리막(122)의 도핑 농도는 상기 반도체 기판(220) 내의 한 지점으로부터 상기 반도체 기판(220)의 양 측면으로 갈수록 높아진다. 결과적으로, 도 2의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(200)는 반도체 기판(220)의 양 측면에서 화소 분리막(222)에 의해 형성되는 비교적 높고, 경사가 급한 전위 장벽을 구비한다. 이로써, 상기 화소 분리막(222)은 전하가 많이 생성되는 상기 반도체 기판(220)의 후면 부분뿐만 아니라 반도체 기판(220)의 전면 부분에서도 좁은 두께 및 높은 도핑 농도를 가지므로, 크로스 토크가 효과적으로 차단된다.
도 3 및 도 4는 본 발명의 또 다른 실시예들에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도들이다. 도 3 및 도 4를 참조하면, 수광 소자(PD)를 제외한 나머지 구성들은 각각 도 1 및 도 2의 실시예와 거의 유사하다. 구체적으로, 도 1 및 도 2의 실시예가 반도체 기판(120, 220)의 후면 측에서 이온 주입하여 형성되는 수광 소자(PD)를 구비하는데 반하여, 도 3 및 도 4의 실시예는 반도체 기판(320, 420)의 전면과 후면 양측에서 이온 주입하여 형성되는 수광 소자(PD)를 구비하는 것을 나타낸다.
한편, 도 3 및 도 4의 실시예가 구비하는 화소 분리막(322, 422)은 각각 도 1 및 도 2의 실시예가 구비하는 화소 분리막(122, 222)과 유사하다.
도 5 및 도 6은 본 발명의 또 다른 실시예들에 따른 후면 조사형 액티브 픽셀 센서 어레이의 수직 구조를 나타내는 단면도들이다. 도 5 및 도 6을 참조하면, 수광 소자(PD)를 제외한 나머지 구성들은 각각 도 1 및 도 2의 실시예와 거의 유사하다.
구체적으로, 도 1 및 도 2의 실시예가 반도체 기판(120, 220)의 후면 측에서 이온 주입하여 형성되는 수광 소자(PD)를 구비하는데 반하여, 도 5 및 도 6의 실시예는 반도체 기판(520, 620)의 전면 측에서 이온 주입하여 형성되는 수광 소자(PD)를 구비하는 것을 나타낸다.
한편, 도 5 및 도 6의 실시예가 구비하는 화소 분리막(522, 622)은 각각 도 1 및 도 2의 실시예가 구비하는 화소 분리막(122, 222)과 유사하다.
도 7은 도 1의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도들이다.
도 1 및 도 7을 참조하면, 도 1의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(100)의 제조 방법(700)은 반도체 기판(120)을 형성하는 단계(S710) 및 배선층(130)을 형성하는 단계(S720) 및 광 필터층(110)을 형성하는 단계(S730)를 포함한다. 반도체 기판(120)을 형성하는 단계(S710)는 제 1 지지 기판(미도시)을 마련하는 단계(S711), 제 1 지지 기판(미도시) 상에 제 1 도전형(예를 들어, N-type)의 반도체 기판(120)을 형성하는 단계(S712), 반도체 기판(120)의 후면 측에서 불순물을 주입하여, 수광 소자(PD)들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막(122)을 형성하는 단계(S713) 및 반도체 기판(120)의 후면 부근에 불순물을 주입하여 제 2 도전형(예를 들어, P-type)의 불순물층(140)을 형성하는 단계(S714)를 포함한다.
배선층(130)을 형성하는 단계(S720)는 반도체 기판(120)의 후면 상에 제 1 절연층(미도시)을 형성하는 단계(S721), 제 1 절연층(미도시) 상에 제 2 지지 기판(미도시)을 형성하는 단계(S722), 제 1 지지 기판(미도시)을 제거하는 단계(S723), 반도체 기판(120)의 전면 측에서 불순물을 주입하여 다수의 수광 소자(PD)를 형성하는 단계(S724) 및 반도체 기판(120)의 전면상에 배선층(132)을 형성하는 단계(S725)를 포함한다.
광 필터층(110)을 형성하는 단계(S730)는 배선층(130) 상에 제 3 지지 기판(미도시)를 형성하는 단계, 제 2 지지 기판(미도시) 및 제 1 절연층(미도시)을 제거하는 단계(S732), 반도체 기판(120)의 후면상에 제 2 절연층(116)을 형성하는 단계(S733), 제 2 절연층(116) 상에 컬러 필터층(114)을 형성하는 단계(S734) 및 컬러 필터층(114) 상에 렌즈층(112)을 형성하는 단계(S735)를 포함한다.
도 8은 도 2의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 2 및 도 8을 참조하면, 도 2의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(200)의 제조 방법(800)은 반도체 기판(220)을 형성하는 단계(S810) 및 배선층(230)을 형성하는 단계(S820) 및 광 필터층(210)을 형성하는 단계(S830)를 포함한다. 반도체 기판(220)을 형성하는 단계(S810)는 제 1 지지 기판(미도시)을 마련하는 단계(S811), 제 1 지지 기판(미도시) 상에 제 1 도전형(예를 들어, N-type)의 반도체 기판(220)을 형성하는 단계(S812), 반도체 기판(220)의 후면 측에서 불순물을 주입하여 적어도 하나의 화소 분리막(222)의 일부를 형성하는 단계(S813) 및 반도체 기판(220)의 후면 부근에 불순물을 주입하여 제 2 도전형(예를 들어, P-type)의 불순물층(240)을 형성하는 단계(S814)를 포함한다.
배선층(230)을 형성하는 단계(S820)는 반도체 기판(220)의 후면상에 제 1 절연층(미도시)을 형성하는 단계(S821), 제 1 절연층(미도시) 상에 제 2 지지 기판(미도시)을 형성하는 단계(S822), 제 1 지지 기판(미도시)을 제거하는 단계(S1823), 반도체 기판(220)의 전면 측에서 불순물을 주입하여 적어도 하나의 화소 분리막(222)의 나머지 일부를 형성하는 단계(S824), 반도체 기판(220)의 전면 측에서 불순물을 주입하여 수광 소자(PD)를 형성하는 단계(S825) 및 반도체 기판의 전면 상에 배선층(230)을 형성하는 단계(S826)를 포함한다.
광 필터층(210)을 형성하는 단계(S830)는 배선층(230) 상에 제 3 지지 기판(미도시)를 형성하는 단계(S831), 제 2 지지 기판(미도시) 및 제 1 절연층(미도시)을 제거하는 단계(S832), 반도체 기판(220)의 후면 상에 제 2 절연층(216)을 형성하는 단계(S833), 제 2 절연층(216) 상에 컬러 필터층(214)을 형성하는 단계(S834) 및 컬러 필터층(214) 상에 렌즈층(212)을 형성하는 단계(S835)를 포함한다.
도 9 내지 도 16은 도 1 및 도 2의 실시예에 따른 후면 조사형 이미지 센서의 제조 방법을 순서대로 나타내는 단면도들이다.
먼저, 도 9를 참조하면, 도 1 및 도 2의 실시예를 제조하는 방법으로서, 제 1 지지 기판(910)이 마련되고, 제 1 지지 기판(910)상에 전면과 후면을 구비하는 반도체 기판(920)이 형성된다. 상기 반도체 기판(920)의 전면은 상기 제 1 지지 기판(910)을 향하고, 상기 반도체 기판(920)의 후면은 노출된다. 상기 반도체 기판(920)은 제 1 도전형(예를 들어, N-type) 반도체일 수 있다. 상기 반도체 기판(920)은 벌크 기판, 에피텍셜 기판 또는 SOI기판 중 선택된 어느 하나일 수 있다.
이어서 도 10을 참조하면, 상기 반도체 기판(920) 내에 적어도 하나의 화소 분리막(922A, 922B)이 형성된다. 도 10의 (a)는 도 1의 실시예를 제조하는 방법을 나타내고, 도 10의 (b)는 도 2의 실시예를 제조하는 방법을 나타낸다. 구체적으로, 도 1의 실시예를 참조하면, 화소 분리막(122)은 반도체 기판(120)의 후면 측에서만 이온 주입이 실시되어 형성된다. 따라서, 도 10의 (a)는 화소 분리막(922A)이 반도체 기판(920)의 후면 측에서만 불순물이 주입되어 형성되는 것을 나타낸다. 반면, 도 2의 실시예를 참조하면, 화소 분리막(222)은 반도체 기판(220)의 후면 측과 전면 측 즉, 반도체 기판(120)의 양 측면에서 이온 주입이 실시되어 형성된다. 따라서, 도 10의 (b)는 반도체 기판(920)의 후면 측에서 불순물이 주입되어 화소 분리막(922B)의 일부가 형성되는 것을 나타낸다. 이후, 화소 분리막(922B)의 나머지 일부를 형성하는 공정이 추가적으로 수행될 수 있다. 화소 분리막(922A. 922B)은 상기 제 1 도전형(예를 들어, P-type)의 반도체 기판(920) 내에 불순물을 도핑하여 형성되는 상기 제 2 도전형(예를 들어, P-type)의 도핑 영역으로서, 화소 분리막(922A, 922B)의 도핑 프로파일에 의해 인접 화소간 물리적, 전기적 분리가 이루어진다. 또한, 화소 분리막(922A. 922B)은 그 주변이 불순물로 도핑된 트랜치(trench) 구조의 분리막일 수도 있다. 화소 분리막(922A. 922B)은 반도체 기판(920) 내에서 각 수광 소자(PD)에서 생성된 전하가 인접하는 다른 수광 소자들로 이동하는 것을 방해하는 전위 장벽을 형성한다. 상기 전위 장벽을 충분히 높게 함으로써 인접 화소간의 크로스 토크가 최소화될 수 있다. 이하, 화소 분리막(922A, 922B)에 대하여 구체적으로 설명한다.
화소 분리막(922A, 922B)은 이온 주입법에 의해 형성된다. 이온 주입법(Ion Implantation)은 도핑 시키고자 하는 물질을 이온화시킨 후 가속시켜 크게 증가된 운동에너지를 갖게 하여 웨이퍼의 표면에 강제 주입시키는 기술로서, 열 확산에 의한 불순물 도핑에 비하여 수평 방향으로의 도핑 영역이 크게 감소하는 결과를 가져와 집적도 향상에 이익을 가져다 주지만, 격자 결함을 생성하며, 도핑 영역이 깊을수록 이온 빔(Ion Beam)의 퍼짐 현상으로 수평 방향으로의 도핑 영역이 증가하여 도핑 영역의 크기와 농도를 정밀하게 제어하는 것이 어렵다. 화소 분리막(922A, 922B)에 의해 형성되는 전위 장벽은 화소 분리막(922A, 922B)의 도핑 프로파일의 두께(또는 폭)가 좁을수록, 도핑 농도가 높을수록 높아진다. 따라서, 전하가 가장 많이 생성되어 크로스 토크 발생 빈도가 큰 부분의 도핑 프로파일이 가능한 좁은 두께(또는 폭)와 높은 도핑 농도를 갖도록 형성되어야 한다. 도 1 내지 도 6에 도시된 후면 조사형 액티브 픽셀 센서 어레이들(100, 200, 300, 400, 500 및 600)의 경우, 반도체 기판의 후면으로 입사되는 빛은 상기 각 수광 소자(PD)에 입사하게 된다. 상기 각 수광 소자(PD)는 입사된 빛의 양 즉, 광자의 양에 상응하는 전하를 생성하는데, 상기 각 수광 소자(PD)의 영역 중 상기 반도체 기판의 후면에 가까운 영역에 가장 많은 양의 광자가 도달하게 되므로, 결국 상기 반도체 기판의 후면 부근에서 가장 많은 양의 전하가 생성된다. 따라서, 상기 반도체 기판의 후면과 가까운 부분의 전위 장벽이 충분히 높게 형성되는 것이 인접 화소간의 크로스 토크를 최소화하는데 가장 효과적이다. 따라서, 본 발명의 일실예에 따른 후면 조사형 액티브 픽셀 센서 어레이 제조 방법은 화소 분리막(922A, 922B)을 형성함에 있어서, 반도체 기판(920)의 후면 부근에서의 도핑 프로파일을 정밀하게 형성하기 위하여 반도체 기판(920)의 후면 측에서 이온 주입(10)을 실시한다.
이어서 도 11을 참조하면, 반도체 기판(920)상에 불순물층(930)이 형성된다. 도 11의 (a)는 도 1의 실시예를 제조하는 방법을 나타내고, 도 11의 (b)는 도 2의 실시예를 제조하는 방법을 나타낸다. 구체적으로, 도 11의 (a) 및 (b)를 참조하면, 반도체 기판(920)의 후면 부근에 불순물층(930)이 형성된다. 상기 불순물층(930)은 제 1 도전형(예를 들어, N-type)의 반도체 기판(920)상에 형성되는 제 2 도전형(예를 들어, P-type)의 에피층일 수 있다. 또한, 상기 불순물층(930)은 제 1 도전형(예를 들어, N-type)의 반도체 기판(920) 내의 후면 부근에 제 2 도전형(예를 들어, P-type)의 불순물을 이온 주입하여 형성될 수도 있다. 상기 불순물층(140)은 상기 수광 소자(PD)를 상기 반도체 기판(120)의 후면에 존재하는 댕글링 본드(Dangling Bond) 등의 결함으로부터 격리시킨다. 상기 불순물층(140)은 빛에 의해 생성된 전자-정공 쌍(EHP: Electron Hole Pair) 중 정공(Hole)들을 접지(GND)로 흐르게 하는데 효과적이다. 또한, 상기 반도체 기판(120)의 계면에 존재하는 결정 결함의 효과를 감소시켜 다크 전류(Dark Current) 발생을 최소화한다. 상기 불순물층(140)의 도핑 농도가 높을수록 다크 전류 특성의 개선 효과가 커진다. 도 1 내지 도 6에 도시된 후면 조사형 액티브 픽셀 센서 어레이들(100, 200, 300, 400, 500 및 600)의 경우, 외부에서 입사되는 빛이 상기 불순물층(930)을 거쳐 상기 수광 소자(PD)로 입사되므로, 상기 불순물층(930)은 적절한 두께를 갖도록 형성되어야 한다. 상기 불순물층(930)의 두께가 너무 두껍게 형성되면, 수광 효율이 낮아진다. 반면, 상기 불순물층(930)의 두께가 너무 얇게 형성하면, 다크 전류(Dark Current)의 증가 등이 초래될 수 있다.
도 10 및 도 11을 참조하면, 불순물층(930)이 형성되기 전에 화소 분리막(922A, 922B)이 형성되는 것으로 도시되어 있으나, 불순물층(930)의 깊이에 따라서는 불순물층(930)이 형성된 후에 화소 분리막(922A, 922B)이 형성되는 것도 가능하다 할 것이다.
다음 도 12를 참조하면, 불순물층(930) 위에 제 1 절연층(940) 및 제 2 지지 기판(950)이 형성된다. 도 12의 (a)는 도 1의 실시예를 제조하는 방법을 나타내고, 도 12의 (b)는 도 2의 실시예를 제조하는 방법을 나타낸다. 도 12의 (a) 및 (b)를 참조하면, 상기 제 1 절연층(940)은 반도체 기판(920)을 보호하기 위한 보호층(passivation layer)일 수 있다. 또한, 상기 제 2 절연층(945)은 평탄화층일 수 있다. 평탄화층은 광 투과성이 우수한 폴리이미드 계열 또는 폴리 아크릴 계열 등의 물질로 형성될 수 있다. 상기 제 1 절연층(940)은 또한 광 산란 또는 반사 방지 기능도 구비할 수 있다. 반사 방지층(945)은 굴절율이 서로 다른 물질이 적층된 다층막으로 형성될 수 있다. 예를 들면, 산화막과 질화막이 적층된 적층막(산화막/질화막 또는 질화막/산화막), 산화막과 탄소가 함유된 막(SiC)이 적층된 적층막(산화막/SiC 또는 SiC/산화막)으로 형성된다. 이때, 산화막은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma) 중 선택된 어느 하나의 막으로 형성할 수 있다. 질화막은 실리콘 질화막(SixNy, 여기서 x, y는 자연수) 또는 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수)으로 형성될 수 있다.
이어서 상기 제 1 절연층(920)상에 제 2 지지 기판(950)을 접착하여 제 1 절연층(920)의 일 측면을 지지한다.
이어서, 도 13을 참조하면, 제 1 지지 기판(910)이 제거된다. 도 11의 (a)는 도 1의 실시예를 제조하는 방법을 나타내고, 도 11의 (b)는 도 2의 실시예를 제조하는 방법을 나타낸다. 구체적으로, 도 11의 (a) 및 (b)를 참조하면, 제 1 지지 기판(910) 및 제 2 지지 기판(950)을 포함하는 다층 구조물을 상하 반전시켜 제 1 지지 기판(910)이 상부층, 제 2 지지 기판(950)이 하부층이 되도록 한다. 이후, 상부에 있는 제 1 지지 기판(910)을 제거한다. 그라인더(grinder)를 이용하여 수백 um 정도 깎은 후, 에칭(etching)에 의해 남은 수십 um의 막을 제거할 수 있다. 이로써 반도체 기판(920)의 전면이 외부에 노출된다.
이어서, 도 14을 참조하면, 반도체 기판(920) 내에 수광 소자(PD)가 형성된다. 도 14의 (a)는 화소 분리막(922A)의 형성이 이미 완료된 경우로서, 화소 분리막(922A)이 형성되는 추가적인 공정 없이 수광 소자(PD)만이 형성되는 단계를 나타낸다. 도 14의 (a)는 상기 반도체 기판(920)의 전면 측에서 상기 제 1 도전형(예를 들어, N-type)의 불순물이 주입(20A)되어 수광 소자(PD)가 형성되는 것을 나타낸다. 즉, 수광 소자(PD)는 반도체 기판(920)의 전면 측에서의 이온 주입(20A)으로 형성되고, 화소 분리막(922A)은 상기 반도체 기판(920)의 후면 측에서의 이온 주입(도 10(b)의 10B)으로 형성된다. 반면, 도 14의 (b)는 화소 분리막(922B)의 일부가 형성되어 있는 상태에서, 상기 화소 분리막(922B)의 나머지 일부와 수광 소자(PD)가 형성되는 경우를 나타낸다. 도 14의 (b)는 수광 소자(PD)는 상기 반도체 기판(920)의 전면 측에서의 이온 주입(20A)으로 형성되고, 화소 분리막(922A)은 그 일부는 상기 반도체 기판(920)의 후면 측에서의 이온 주입(도 10(b)의 10B)으로 형성되고, 나머지 일부는 상기 반도체 기판(920)의 전면 측에서의 이온 주입(30B)으로 형성되는 것을 나타낸다.
먼저, 도 14의 (b)를 참조하면, 반도체 기판(920)의 전면 측에서 불순물이 주입(10)되어 상기 화소 분리막(922B)의 나머지 일부가 형성된다. 결과적으로, 도 14의 (a)에 도시된 화소 분리막(922A)과는 달리, 반도체 기판(920)의 후면 및 전면, 즉 양 측면에서 불순물을 주입되어 형성된다. 다시 말하면, 화소 분리막(922B)의 일부는 반도체 기판(920)의 후면 측에서 불순물이 주입되어 형성되고, 화소 분리막(922B)의 나머지 일부는 반도체 기판(920)의 전면 측에서 불순물이 주입되어 형성된다. 상기 화소 분리막(920)의 도핑 프로파일은 다음과 같은 특징 중 적어도 어느 하나를 가질 수 있다. 첫째, 화소 분리막(922B)의 두께(또는 폭)는 상기 반도체 기판(920) 내의 미리 정해진 지점에서 상기 반도체 기판(920)의 양 측면으로 갈수록 좁아진다. 둘째, 화소 분리막(922)의 도핑 농도는 상기 반도체 기판(920) 내의 미리 정해진 지점에서 상기 반도체 기판(920)의 양 측면으로 갈수록 높아진다. 결과적으로, 화소 분리막(922B)은 반도체 기판(920)의 양 측면에서 비교적 높고, 경사가 급한 전위 장벽을 형성한다. 이로써, 상기 화소 분리막(922B)은 전하가 많이 생성되는 상기 반도체 기판(920)의 후면 부분뿐만 아니라 반도체 기판(920)의 전면 부분에서도 좁은 두께 및 높은 도핑 농도를 가지므로, 인접 화소간의 크로스 토크를 효과적으로 차단할 수 있게 된다.
다음으로 도 14의 (a) 및 (b)를 참조하여, 수광 소자(PD)를 형성하는 것에 대하여 설명한다. 도 14의 (a) 및 (b)를 참조하면, 상기 반도체 기판(920)의 도핑 조건에 따라 추가적으로 상기 반도체 기판(920) 내에 제 1 도전형(예를 들어, N-type)의 불순물(160)이 주입되어 수광 소자(PD)가 형성되는 것을 나타낸다. 이때, 상기 반도체 기판(920)이 제 1 도전형(예를 들어, N-type)으로 도핑되어 있는 경우에, 상기 수광 소자(PD)의 도핑 농도는 상기 반도체 기판(120)의 도핑 농도보다 상대적으로 높게 형성된다. 상기 각 수광 소자(PD)는 상기 반도체 기판(920)의 전면 측에서 불순물이 주입되어 형성된다. 또한, 반도체 기판(920)의 전면 부근에는 활성 영역과 비활성 영역을 구획하는 소자 분리막(미도시)이 형성될 수 있다. 상기 반도체 기판(920) 내 전면 부근에는 수광 소자(PD)에서 생성된 전하를 전달 및 처리하기 위한 부유 확산 영역(Floating Diffusion region, 미도시) 및 트랜지스터들(미도시)이 형성된다. 상기 트랜지스터들(미도시)을 형성하기 위하여, 반도체 기판(920)의 전면 측에서 불순물이 주입되고 게이트 절연막(미도시) 및 게이트 전극(미도시)등이 형성된다.
상기 수광 소자(PD)는 상기 반도체 기판(920)의 후면으로 입사되는 빛을 수신하여 전하를 생성하고, 이를 축적한다. 축적된 상기 전하는 상기 수광 소자(PD)와 상기 부유 확산 노드(FD)를 연결하는 트랜지스터(미도시)가 턴-온 되면 상기 트랜지스터(미도시)를 통해 부유 확산 영역(미도시)으로 전달된다. 따라서, 상기 각 수광 소자(PD)는 빛의 입사량에 따른 전하를 충분히 생성하고, 이를 잘 축적할 수 있어야 한다. 수광 소자(PD)로는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode; PPD) 및 이들의 조합이 가능하다.
이어서 도 15를 참조하면, 반도체 기판(920)상에 배선층(960) 및 제 3 지지 기판(970)이 형성된다. 배선층(960)은 배선(962)과 층간 절연막(964)이 적층된 구조일 수 있다. 배선층(960)은 증착 및 식각 공정을 통해 형성될 수 있다. 배선(962)은 전도성 물질, 예를 들어 금속 또는 적어도 2종류의 금속이 혼합된 합금막으로 형성된다. 바람직하게는 알루미늄(Al)으로 형성된다. 층간 절연막(964)은 절연 물질, 예를 들어 산화 실리콘으로 형성된다. 배선(962)의 형성 및 층간 절연막(964)의 형성을 반복함으로써 다층 배선이 형성될 수 있다. 다층 배선들은 각각 다른 층 배선과 콘택(contact)을 통해 연결될 수 있다. 콘택 플러그는 해당 층간 절연막내에 각각 다마신(damascene) 공정을 통해 형성될 수 있으며, 상하로 적층된 배선층을 전기적으로 접속시키기 위해 전도성 물질, 예컨데 불순물 이온이 도핑된 다결정 실리콘막, 금속 또는 적어도 2종류의 금속이 혼합된 합금막 중 선택된 어느 하나로 형성된다. 바람직하게는 텅스텐(W)로 형성된다. 층간 절연막(964)은 BPSG, PSG, BSG, USG, TEOS 또는 HDP막 중 선택된 어느 하나의 산화막으로 형성하거나 이들이 2층 이상 적층된 적층막으로 형성될 수 있다. 또한, 층간 절연막(964)은 증착 후 CMP공정을 통해 평탄화될 수 있다. 층간 절연막 상에 보호층(passivation layer)이 형성될 수 있다. 이때, 보호층(미도시)은 BPSG, PSG, BSG, USG, TEOS 또는 HDP 중 선택된 막으로 형성될 수 있다. 바람직하게는 TEOS막 또는 HDP막을 이용하여 형성된다. 또한 보호층(미도시)은 질화막 또는 산화막과 질화막의 적층막으로 형성될 수도 있다. 이후, 보호층(미도시)이 평탄화된다. 이때, 평탄화 공정은 CMP 공정으로 실시될 수 있다.
이어서 배선층(960)상에 제 3 지지 기판(970)이 접착되어 배선층(960)의 일 측면을 지지하도록 한다.
이어서 도 16을 참조하면, 제 2 지지 기판(도 15의 950) 및 제 3 지지 기판(970)을 포함하는 다층 구조물이 상하 반전되도록 하여 제 2 지지 기판(도 15의 950)이 상부층, 제 3 지지 기판(970)이 하부층이 되도록 한다. 이후, 상부에 있는 제 2 지지 기판(도 15의 950)이 제거된다. 상기 제 2 지지 기판(도 15의 950)은 그라인더(grinder)를 이용하여 수백 um 정도 깎인 후, 에칭(etching)에 의해 남은 수십 um의 막이 제거될 수 있다.
제 2 지지 기판(도 15의 950)이 제거된 후에 반도체 기판(920)의 후면측에 광 필터층(900)이 형성된다. 광 필터층(900)은 제 2 절연층(945), 컬러 필터층(980) 및 렌즈층(990)을 포함한다. 먼저, 반도체 기판(920)의 후면 측에 제 2 절연층(945)이 형성된다. 상기 제 2 절연층(945)은 반도체 기판(920)을 보호하기 위한 보호층(passivation layer)일 수 있다. 또한, 상기 제 2 절연층(945)은 평탄화층일 수 있다. 평탄화층은 광 투과성이 우수한 폴리이미드 계열 또는 폴리 아크릴 계열 등의 물질로 형성될 수 있다. 상기 제 2 절연층(945)은 또한 광 산란 또는 반사 방지 기능을 구비할 수 있다. 이 경우 상기 제 2 절연층(945)은 굴절율이 서로 다른 물질이 적층된 다층막으로 형성될 수 있다. 예를 들면, 상기 제 2 절연층(945)은 산화막과 질화막이 적층된 적층막(산화막/질화막 또는 질화막/산화막), 산화막과 탄소가 함유된 막(SiC)이 적층된 적층막(산화막/SiC 또는 SiC/산화막)으로 형성된다. 이때, 산화막은 BPSG(BoroPhosphoSilicate Glass), PSG(PhosphoSilicate Glass), BSG(BoroSilicate Glass), USG(Un-doped Silicate Glass), TEOS(Tetra Ethyle Ortho Silicate) 또는 HDP(High Density Plasma) 중 선택된 어느 하나의 막으로 형성될 수 있다. 질화막은 실리콘 질화막(SixNy, 여기서 x, y는 자연수) 또는 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수)으로 형성될 수 있다.
이후, 제 2 절연층(945)상에 컬러 필터층(980)이 형성된다. 그 다음 컬러 필터층(980)위에 렌즈층(990)이 형성된다. 렌즈층(990)은 반도체 기판(920)의 후면 측으로부터 입사되는 광이 대응하는 화소 내 수광 소자(PD)로 포커싱(focusing)되도록 하는 복수의 마이크로 렌즈(992)들을 구비한다. 마이크로 렌즈(992)들을 통하여 입사된 광은 컬러 필터층(980)의 대응하는 컬러 필터(R, G)에 의해 필요한 색광만 선택되고, 선택된 색광은 대응하는 화소의 수광 소자(PD)로 입사되도록 한다. 컬러 필터층(980)에는 각 수광 소자(PD)에 대응되는 컬러 필터(R, G)가 복수 개 존재한다. 상기 렌즈층(990)은 일정한 곡률을 가지며 위로 볼록한 형태의 마이크로 렌즈(992) 다수가 각각의 수광 소자(PD)에 대응되도록 형성된다. 컬러 필터층(980)이 형성된 후 렌즈층(990)이 형성되기 전에 평탄화층(미도시)이 형성될 수 있다. 상기 평탄화층(미도시)은 광투과성이 우수한 폴리이미드 계열 또는 폴리 아크릴 계열 등의 물질로 형성될 수 있다. 이 후, 후속 공정으로 렌즈층(990)의 표면 잔류 물질을 제거하는 공정이 수행될 수 있다. 또한, 마이크로 렌즈(992)의 형태를 유지시키기 위해 베이크 공정이 수행될 수 있다.
지금까지 도 16을 참조하여, 제 1 절연층(940)이 제거된 후 반도체 기판(920)의 후면상에 제 2 절연층(945)이 형성되는 것으로 설명하였으나, 제 2 절연층(945)이 추가적으로 형성될 필요 없이, 제 1 절연층(940)이 제 2 절연층(945)으로 전용되는 것도 충분히 가능하다 할 것이다.
또한, 도 1 및 도 2의 실시예를 제조하는 방법에 관한 도 9 내지 도 16은 몇 가지 수정을 가한다면 도 3 내지 도 6의 실시예를 제조하는데도 적용 가능하다 할 것이다. 도 3 내지 도 6의 실시예를 제조하는 방법은 이하, 도 17 내지 도 20을 참조하여 설명하기로 한다.
도 17은 도 3의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 3 및 도 17을 참조하면, 도 3의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(300)의 제조 방법(1700)은 반도체 기판(320)을 형성하는 단계(S1710), 배선층(330)을 형성하는 단계(S1720) 및 광 필터층(310)을 형성하는 단계(S1730)를 포함한다. 반도체 기판(320)을 형성하는 단계(S1710)는 제 1 지지 기판(미도시)을 마련하는 단계(S1711), 제 1 지지 기판(미도시) 상에 제 1 도전형의 반도체 기판(320)을 형성하는 단계(S1712), 반도체 기판(320)의 후면 측에서 불순물을 주입하여 화소 분리막(322)을 형성하는 단계(S1713), 반도체 기판(320)의 후면 측에서 불순물을 주입하여 수광 소자(PD)의 일부를 형성하는 단계(S1714) 및 반도체 기판(320)의 후면 부근에 불순물을 주입하여 제 2 도전형의 불순물층(340)을 형성하는 단계(S1715)를 포함한다.
배선층(330)을 형성하는 단계(S1720)는 반도체 기판(320)의 후면 상에 제 1 절연층(미도시)을 형성하는 단계(S1721), 상기 제 1 절연층(미도시) 상에 제 2 지지 기판(미도시)을 형성하는 단계(S1722), 제 1 지지 기판(미도시)을 제거 하는 단계(S1723), 반도체 기판(320)의 전면 측에서 불순물을 주입하여 수광 소자(PD)의 나머지 일부를 형성하는 단계(S1724), 및 반도체 기판(320)의 전면 상에 배선층(330)을 형성하는 단계(S1725)를 포함한다.
광 필터층(310)을 형성하는 단계(S1730)는 배선층(330) 상에 제 3 지지 기판(미도시)를 형성하는 단계(S1731), 제 2 지지 기판(미도시) 및 제 1 절연층(미도시)을 제거하는 단계(S1732), 반도체 기판(320)의 후면 상에 제 2 절연층(316)을 형성하는 단계(S1733), 반사 방지층(316) 상에 컬러 필터층(314)을 형성하는 단계(S1734) 및 컬러 필터층(314) 상에 렌즈층(312)을 형성하는 단계(S1735)를 포함한다.
도 18은 도 4의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 4 및 도 18을 참조하면, 도 4의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(400)의 제조 방법(1800)은 반도체 기판(420)을 형성하는 단계(S1810), 배선층(430)을 형성하는 단계(S1820) 및 광 필터층(410)을 형성하는 단계(S1830)를 포함한다. 반도체 기판(420)을 형성하는 단계(S1810)는 제 1 지지 기판(미도시)을 마련하는 단계(S1811), 제 1 지지 기판(미도시) 상에 제 1 도전형의 반도체 기판(420)을 형성하는 단계(S1812), 반도체 기판(420)의 후면 측에서 상기 반도체 기판(420)내의 미리 정해진 지점까지 불순물을 주입하여 화소 분리막(422)의 일부를 형성하는 단계(S1813), 반도체 기판(420)의 후면 측에서 불순물을 주입하여 수광 소자(PD)의 일부를 형성하는 단계(S1814) 및 반도체 기판(420)의 후면 부근에 불순물을 주입하여 제 2 도전형의 불순물층(440)을 형성하는 단계(S1815)를 포함한다.
배선층(430)을 형성하는 단계(S1820)는 반도체 기판(420)의 후면상에 제 1 절연층(미도시)을 형성하는 단계(S1821), 제 1 절연층(미도시) 상에 제 2 지지 기판(미도시)을 형성하는 단계(S1822), 제 1 지지 기판(미도시)을 제거 하는 단계(S1823), 반도체 기판(420)의 전면 측에서 상기 반도체 기판(420)내의 미리 정해진 지점까지 불순물을 주입하여 화소 분리막(422)의 나머지 일부를 형성하는 단계(S1824), 반도체 기판(420)의 전면 측에서 불순물을 주입하여 수광 소자(PD)의 나머지 일부를 형성하는 단계(S1825), 및 반도체 기판(420)의 전면 상에 배선층(430)을 형성하는 단계(S1826)를 포함한다.
광 필터층(410)을 형성하는 단계(S1830)는 배선층(430) 상에 제 3 지지 기판(미도시)를 형성하는 단계(S1831), 제 2 지지 기판(미도시) 및 제 1 절연층(미도시)을 제거하는 단계(S1832), 반도체 기판(420)의 후면 상에 제 2 절연층(416)을 형성하는 단계(S1833), 제 2 절연층(416) 상에 컬러 필터층(414)을 형성하는 단계(S1834) 및 컬러 필터층(414) 상에 렌즈층(412)을 형성하는 단계(S1835)를 포함한다.
도 19는 도 5의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 5 및 도 19를 참조하면, 도 5의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(500)의 제조 방법(1900)은 반도체 기판(520)을 형성하는 단계(S1910) 및 배선층(530)을 형성하는 단계(S1920) 및 광 필터층(510)을 형성하는 단계(S1930)를 포함한다. 반도체 기판(520)을 형성하는 단계(S1910)는 제 1 지지 기판(미도시)을 마련하는 단계(S1911), 제 1 지지 기판(미도시) 상에 제 1 도전형의 반도체 기판(520)을 형성하는 단계(S1912), 반도체 기판(520)의 후면 측에서 불순물을 주입하여 화소 분리막(522)을 형성하는 단계(S1913), 반도체 기판(520)의 후면 측에서 불순물을 주입하여 수광 소자(PD)을 형성하는 단계(S1914) 및 반도체 기판(520)의 후면 부근에 불순물을 주입하여 제 2 도전형의 불순물층(540)을 형성하는 단계(S1915)를 포함한다.
배선층(530)을 형성하는 단계(S1920)는 반도체 기판(520)의 후면 상에 제 1 절연층(미도시)을 형성하는 단계(S1921), 제 1 절연층(미도시) 상에 제 2 지지 기판(미도시)을 형성하는 단계(S1922), 제 1 지지 기판(미도시)을 제거하는 단계(S1923), 및 반도체 기판의 전면 상에 배선층(530)을 형성하는 단계(S1924)를 포함한다.
광 필터층(510)을 형성하는 단계(S1930)는 배선층(530) 상에 제 3 지지 기판(미도시)를 형성하는 단계(S1931), 제 2 지지 기판(미도시) 및 제 1 절연층(미도시)를 제거하는 단계(S1932), 반도체 기판(520)의 후면 상에 제 2 절연층(516)을 형성하는 단계(S1933), 제 2 절연층(516) 상에 컬러 필터층(514)을 형성하는 단계(S1934) 및 컬러 필터층(514) 상에 렌즈층(512)을 형성하는 단계(S1935)를 포함한다.
도 20은 도 6의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이의 제조 방법을 나타내는 순서도이다.
도 6 및 도 20을 참조하면, 도 6의 실시예에 따른 후면 조사형 액티브 픽셀 센서 어레이(600)의 제조 방법(2000)은 반도체 기판(620)을 형성하는 단계(S2010) 및 배선층(630)을 형성하는 단계(S2020) 및 광 필터층(610)을 형성하는 단계(S2030)를 포함한다. 반도체 기판(620)을 형성하는 단계(S2010)는 제 1 지지 기판(미도시)을 마련하는 단계(S2011), 제 1 지지 기판(미도시)상에 제 1 도전형의 반도체 기판(620)을 형성하는 단계(S2012), 반도체 기판(620)의 후면 측에서 상기 반도체 기판(620) 내의 미리 정해진 지점까지 불순물을 주입하여 화소 분리막(622)의 일부를 형성하는 단계(S2013), 반도체 기판(620)의 후면 측에서 불순물을 주입하여 수광 소자(PD)를 형성하는 단계(S2014), 및 반도체 기판(620)의 후면 부근에 불순물을 주입하여 제 2 도전형의 불순물층(640)을 형성하는 단계(S2015)를 포함한다.
배선층(630)을 형성하는 단계(S2020)는 반도체 기판(620)의 후면 상에 제 1 절연층(미도시)을 형성하는 단계(S2021), 제 1 절연층(미도시)상에 제 2 지지 기판(미도시)을 형성하는 단계(S2022), 제 1 지지 기판(미도시)을 제거하는 단계(S2023), 반도체 기판(620)의 전면 측에서 상기 반도체 기판(620) 내의 미리 정해진 지점까지 불순물을 주입하여 화소 분리막(622)의 나머지 일부를 형성하는 단계(S2024), 및 반도체 기판의 전면 상에 배선층(630)을 형성하는 단계(S2025)를 포함한다.
광 필터층(610)을 형성하는 단계(S2030)는 배선층(630) 상에 제 3 지지 기판(미도시)를 형성하는 단계(S2031), 제 2 지지 기판(미도시) 및 제 1 절연층(미도시)을 제거하는 단계(S2032), 반도체 기판(620)의 후면 상에 제 2 절연층(616)을 형성하는 단계(S2033), 제 2 절연층(616) 상에 컬러 필터층(614)을 형성하는 단계(S2034) 및 컬러 필터층(614) 상에 렌즈층(612)을 형성하는 단계(S2035)를 포함한다.
도 21은 CMOS 이미지 센서의 구성을 나타내는 블록도이다.
도 21을 참조하면, CMOS 이미지 센서(2100)는 액티브 픽셀 센서 어레이(APS array: 2110), 컨트롤러(2130), 로우 드라이버(2120) 및 픽셀 신호 처리부(2140)를 포함한다. 상기 액티브 픽셀 센서 어레이(2110)는 도 1 내지 도 6에 도시된 후면 조사형 액티브 픽셀 센서 어레이(100, 200, 300, 400, 500, 및 600) 중 어느 하나일 수 있다. 액티브 픽셀 센서 어레이(APS array: 2110) 2차원적으로 배열된 복수의 화소(픽셀)들을 포함하고, 각 화소는 광전 변환 기능을 수행하는 수광 소자를 구비한다. 이러한 후면 조사형 액티브 픽셀 센서 어레이(APS array: 2110)는 배선층의 방해를 받지 않고 입사되는 빛을 수신하여 전하를 생성한다. 변환된 전기적 신호는 수직 신호 라인을 통해서 픽셀 신호 처리부(2140)로 제공된다. 액티브 픽셀 센서 어레이(APS: 1210) 내의 픽셀 센서들은 로우(row) 단위로 한 번에 하나씩 출력(read out)된다. 따라서, 액티브 픽셀 센서 어레이(APS: 1210)의 하나의 로우(row)에 있는 픽셀들은 로우 드라이버(2120)의 출력인 로우 선택 신호에 의해 동시에 모두 활성화된다. 또한, 선택된 로우에 있는 각 픽셀 셀은 수신된 빛에 대응하는 신호를 해당하는 칼럼의 출력 라인에 제공한다. 액티브 픽셀 센서 어레이(APS: 1210)내에서, 각 칼럼은 선택 라인을 갖고, 각 칼럼의 픽셀 셀들은 칼럼 선택 신호에 응답하여 선택적으로 출력된다. 액티브 픽셀 센서 어레이(APS: 1210) 내에 있는 로우(row)들은 로우 드라이버(2120)의 출력 신호에 응답하여 활성화된다.
컨트롤러(2130)는 액티브 픽셀 센서 어레이(1210)로부터 출력된 픽셀 신호의 적절한 처리를 위해 로우 드라이버(2120)와 픽셀 신호 처리부(2140)를 제어한다. 픽셀 신호 처리부(2140)는 상관 이중 샘플러(CDS: 2142), 아날로그-디지털 컨버터(ADC: 2144) 및 버퍼(Buffer: 2146)를 포함한다.
상관 이중 샘플러(CDS: 2142)는 액티브 픽셀 센서 어레이(1210)에서 생성된 전기 신호를 수직 신호 라인을 통해 수신하여 샘플링(sample) 및 홀드(hold)한다. 즉, 특정한 잡음 레벨과 생성된 전기적 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다. 램프 신호 생성기(Ramp Gen.: 2148)로부터 발생된 램프 신호(ramp) 값을 입력받아 서로 비교하여 그 비교 결과를 출력단으로 출력할 수 있다. 상기 램프 신호 생성기(Ramp Gen.: 2148)는 컨트롤러(2130)에서 발생된 제어신호에 기초해 동작할 수 있다.
아날로그-디지털 컨버터(ADC: 2144)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환한다. 버퍼(Buffer: 2146)는 컬럼 메모리 블록(미도시) 및 센스 엠프(미도시)를 포함하고, 상기 컬럼 메모리 블록(160)은 복수의 메모리(미도시)들을 포함할 수 있다. 버퍼(Buffer: 2146)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(미도시)에서 디코딩 결과에 따라 순차적으로 이미지 프로세서(미도시)로 출력된다.
도 21의 CMOS 이미지 센서(2100)는 이미지 프로세서(미도시)를 더 포함하여 하나의 반도체 칩으로 구현될 수 있다. 이미지 프로세서(미도시)는 디지털화된 픽셀 신호들에 대해 적절한 이미지 처리를 수행하여 이미지 데이터를 출력한다. 상기 CMOS 이미지 센서(2100)는 이미지 프로세서(미도시)의 제어에 의해 렌즈를 통해 촬상된 물체(object, 400)를 센싱하고, 상기 이미지 프로세서(미도시)는 상기 이미지 센서(2100)에 의해 센싱되어 출력된 이미지를 디스플레이 유닛(미도시)에 출력할 수 있다. 이때, 디스플레이 유닛(미도시)은 영상을 출력할 수 있는 모든 장치를 포함한다. 예컨대, 상기 디스플레이 유닛(미도시)은 컴퓨터, 휴대폰 및 기타 영상 출력 단말을 포함할 수 있다. 도 21에 도시된 본 발명의 실시예에 따른 CMOS 이미지 센서(2100)는 도 1 내지 도 6에 도시된 후면 조사형 액티브 픽셀 센서 어레이(100, 200, 300, 400, 500, 및 600) 중 어느 하나를 구비한다. 따라서, 인접 화소간에 크로스 토크가 적고 오류가 없는 이미지 데이터를 출력할 수 있다.
도 22는 도 21의 이미지 센서를 포함하는 시스템을 나타내는 블록도이다. 도 22의 시스템(2200)은 이미지 데이터를 필요로 하는 컴퓨터 시스템, 카메라 시스템, 스캐너, 차량 네비게이션, 비디오 폰, 경비 시스템, 움직임 검출 시스템일 수 있다.
도 22를 참조하면, 시스템(2200)은 중앙처리장치(CPU: 2210) 또는 프로세서(Processor: 2210), 비휘발성 메모리(2220), 이미지 센서(2230), 입출력 장치(I/O: 2240) 및 RAM(Random Access Memory: 2250)을 포함한다. 중앙처리장치(CPU: 2210)는 버스(2260)를 통해 입출력 장치(I/O: 2240)와 통신을 한다. 이미지 센서(2230)는 버스(2260)를 통해 중앙처리장치(CPU: 2210)와 통신한다. 또한, RAM(2250)과 비휘발성 메모리(2220)도 버스(2260)를 통해 중앙처리장치(CPU: 2210)와 통신한다. 이미지 센서(2230)는 독립된 반도체 칩으로 존재할 수도 있고, 중앙처리장치(2210)와 결합되어 하나의 반도체 칩을 구성할 수 있다. 도 22의 시스템에 포함된 이미지 센서(2230)는 도 1 내지 도 6에 도시된 후면 조사형 액티브 픽셀 센서 어레이(100, 200, 300, 400, 500, 및 600) 중 어느 하나를 구비한다. 따라서, 인접 화소간에 크로스 토크가 적고 오류가 없는 이미지 데이터를 출력할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
Claims (10)
- 전면과 후면을 구비하고, 상기 후면으로 입사되는 빛에 응답하여 전하를 생성하는 다수의 수광 소자들 및 인접하는 상기 수광 소자들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막을 구비하는 제 1 도전형의 반도체 기판;
상기 반도체 기판의 전면 측에 위치하는 배선층; 및
상기 반도체 기판의 후면 측에 위치하는 광 필터층을 포함하고,
상기 적어도 하나의 화소 분리막의 두께는 상기 반도체 기판 내의 한 지점으로부터 상기 후면으로 갈수록 좁게 형성되는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이. - 제 1 항에 있어서, 상기 적어도 하나의 화소 분리막의 두께는
상기 반도체 기판 내의 한 지점으로부터 상기 전면으로 갈수록 좁게 형성되는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이. - 제 2 항에 있어서,
상기 반도체 기판의 후면 부근에 제 2 도전형의 불순물층을 더 포함하는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이. - 제 3 항에 있어서, 상기 각 수광 소자는
상기 반도체 기판보다 높은 도핑 농도를 갖는 제 1 도전형의 불순물 영역을 포함하는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이. - 전면과 후면을 구비하고, 상기 후면으로 입사되는 빛에 응답하여 전하를 생성하는 다수의 수광 소자들과, 인접하는 상기 수광 소자들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막을 구비하는 제 1 도전형의 반도체 기판을 형성하는 (a) 단계;
상기 반도체 기판의 전면 측에 배선층을 형성하는 (b) 단계; 및
상기 반도체 기판의 후면 측에 광 필터층을 형성하는 (c) 단계를 포함하고,
상기 적어도 하나의 화소 분리막의 일부 또는 전부는 상기 반도체 기판의 후면 측에서의 이온 주입에 의해 형성되는 제 2 도전형의 불순물 도핑 영역인 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이 제조 방법. - 제 5 항에 있어서, 상기 (a) 단계는
제 1 지지 기판을 마련하는 단계;
상기 제 1 지지 기판상에 상기 반도체 기판을 형성하는 단계; 및
상기 반도체 기판의 후면 측에서 불순물을 주입하여 상기 적어도 하나의 화소 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이 제조 방법. - 제 6 항에 있어서, 상기 (a) 단계는
상기 반도체 기판 내의 후면 부근에 불순물을 주입하여 제 2 도전형의 불순물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이 제조 방법. - 제 7 항에 있어서, 상기 (b) 단계는
상기 반도체 기판의 후면 상에 제 1 절연층을 형성하는 단계;
상기 제 1 절연층 상에 제 2 지지 기판을 형성하는 단계;
상기 제 1 지지 기판을 제거하는 단계; 및
상기 반도체 기판의 전면 상에 상기 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이 제조 방법. - 제 8 항에 있어서, 상기 (b) 단계는
상기 반도체 기판의 전면 측에서 불순물을 주입하여 상기 각 수광 소자의 제 1 도전형의 불순물 영역을 형성하는 단계를 더 포함하고,
상기 각 수광 소자의 제 1 도전형의 불순물 영역은 상기 반도체 기판보다 높은 도핑 농도를 갖도록 형성되는 것을 특징으로 하는 후면 조사형 액티브 픽셀 센서 어레이 제조 방법. - 후면 조사형 액티브 픽셀 센서 어레이;
상기 후면 조사형 액티브 픽셀 센서 어레이를 행 단위로 구동하는 로우 드라이버; 및
상기 후면 조사형 액티브 픽셀 센서 어레이에서 출력되는 신호를 처리하는 신호 처리부를 포함하고,
상기 후면 조사형 액티브 픽셀 센서 어레이는
전면과 후면을 구비하고, 상기 후면으로 입사되는 빛에 응답하여 전하를 생성하는 다수의 수광 소자들 및 인접하는 상기 수광 소자들 사이에 위치하여 화소간 경계를 형성하는 적어도 하나의 화소 분리막을 구비하는 제 1 도전형의 반도체 기판;
상기 반도체 기판의 전면 측에 위치하는 배선층; 및
상기 반도체 기판의 후면 측에 위치하는 광 필터층을 포함하고,
상기 적어도 하나의 화소 분리막의 두께는 상기 반도체 기판 내의 한 지점으로부터 상기 후면으로 갈수록 좁게 형성되는 것을 특징으로 하는 후면 조사형 이미지 센서.
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