KR20120031775A - Method of manufacturing coreless substrate - Google Patents

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KR20120031775A
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조성민
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Abstract

PURPOSE: A method for manufacturing a coreless substrate is provided to prevent an intermetallic compound by forming a second metal layer between a first metal layer and a third metal layer. CONSTITUTION: A metal laminate plate is formed on both sides of an insulation layer(110a,110b). A third metal layer is successively formed on one side of the metal laminate plate. A first laminate(100a,100b) is formed. A buildup layer is formed on both sides of the first laminate. A pair of second laminates are formed after the buildup layer is removed.

Description

코어리스 기판의 제조방법{Method of manufacturing coreless substrate}Method of manufacturing coreless substrate

본 발명은 코어리스 기판의 제조방법에 관한 것이다.The present invention relates to a method for producing a coreless substrate.

통상 인쇄회로기판은 각종 열경화성 합성수지로 이루어진 보드의 일면 또는 양면에 동박으로 배선을 형성하여 보드 상에 IC(Intergrated Circuit) 또는 전자부품을 배치 고정하고 이들 간의 전기적 배선을 구현한 후 절연체로 코팅한 것이다.In general, a printed circuit board is formed of copper foil on one or both sides of a board made of various thermosetting synthetic resins to arrange and fix an IC (Intergrated Circuit) or an electronic component on the board, and to implement electrical wiring therebetween and then coated with an insulator. .

최근 전자산업의 발달로 인하여 전자부품의 고기능화, 경박단소화에 대한 요구가 급증하고 있고, 이에 따라, 이러한 전자부품이 탑재되는 인쇄회로기판 또한 고밀도 배선화 및 박판화가 요구되고 있다.Recently, due to the development of the electronic industry, the demand for high functionalization and light weight reduction of electronic components is rapidly increasing. Accordingly, printed circuit boards on which such electronic components are mounted also require high density wiring and thinning.

특히, 인쇄회로기판의 박판화에 대응하기 위해서 코어기판을 제거하여 전체적인 두께를 줄이고, 신호처리시간을 단축할 수 있는 코어리스 기판이 주목받고 있다. 그런데, 코어리스 기판의 경우 코어기판을 사용하지 않기 때문에 제조공정 중에 지지체 기능을 수행할 수 있는 캐리어 부재가 필요하다.
In particular, in order to cope with thinning of printed circuit boards, a coreless substrate that can reduce the overall thickness and shorten the signal processing time by removing the core substrate has been attracting attention. However, in the case of the coreless substrate, since the core substrate is not used, a carrier member capable of performing a support function during the manufacturing process is required.

도 12 내지 도 16에는 종래기술에 따른 캐리어를 이용한 인쇄회로기판의 제조방법에 도시되어 있다. 이하, 도 12 내지 도 16을 참조하여 그 제조방법을 설명하면 다음과 같다.
12 to 16 illustrate a method of manufacturing a printed circuit board using a carrier according to the prior art. Hereinafter, the manufacturing method will be described with reference to FIGS. 12 to 16.

먼저, 도 12에 도시한 바와 같이, 캐리어(10)를 준비한다. 구체적으로, 절연층의 양면에 동박층이 형성된 동박적층판(11;CCL)의 양면에 접착층(12), 제1금속층(13) 및 제2금속층(14)를 차례로 형성한다. 이때, 고온/고압 프레스로 열과 압력을 가해줌으로써 접착층(12)의 양단은 동박적층판(11)과 제2금속층(14)에 접착한다. 한편, 제1금속층(13)은 제2금속층(14)에 접촉되어 있을 뿐, 접착되어 있지는 않다.First, as shown in FIG. 12, the carrier 10 is prepared. Specifically, the adhesive layer 12, the first metal layer 13, and the second metal layer 14 are sequentially formed on both surfaces of the copper foil laminated plate 11 (CCL) having copper foil layers formed on both surfaces of the insulating layer. At this time, both ends of the adhesive layer 12 are adhered to the copper-clad laminate 11 and the second metal layer 14 by applying heat and pressure with a high temperature / high pressure press. On the other hand, the first metal layer 13 is in contact with the second metal layer 14 but is not bonded.

다음, 도 13에 도시한 바와 같이, 캐리어(10)의 양면에 빌드업층(15)을 형성하고, 최외각 절연층 상에 제3금속층(16)을 형성한다. 빌드업층(15)은 일반적으로 공지된 방법에 의해 수행되며, 각 빌드업 회로층을 연결하는 비아가 추가적으로 형성될 수 있다. 또한, 제3금속층(16)은 빌드업층(15)의 휨 현상을 방지하기 위하여 형성된다.Next, as shown in FIG. 13, the buildup layer 15 is formed on both sides of the carrier 10, and the third metal layer 16 is formed on the outermost insulating layer. The buildup layer 15 is generally performed by a known method, and vias connecting the respective buildup circuit layers may be additionally formed. In addition, the third metal layer 16 is formed to prevent warpage of the build-up layer 15.

다음, 도 14에 도시한 바와 같이, 빌드업층(15)을 캐리어(10)와 분리한다. 이때, 동박적층판(11)과 제2금속층(14)에 접착한 접착층(12)의 양단을 라우터 공정을 통해 제거하여 빌드업층(15)을 캐리어(10)로부터 분리한다. 제1금속층(13)은 이형층의 역할을 하는 것으로서 제2금속층(14)과 접착되어 있지 않기 때문에, 접착층(12)이 제거되면 제2금속층(14)과 쉽게 분리된다.Next, as shown in FIG. 14, the buildup layer 15 is separated from the carrier 10. At this time, both ends of the adhesive layer 12 bonded to the copper-clad laminate 11 and the second metal layer 14 are removed through a router process to separate the build-up layer 15 from the carrier 10. Since the first metal layer 13 serves as a release layer and is not bonded to the second metal layer 14, the first metal layer 13 is easily separated from the second metal layer 14 when the adhesive layer 12 is removed.

다음, 도 15에 도시한 바와 같이, 빌드업층(15)에 형성된 제2금속층(14)과 제3금속층(16)을 에칭으로 제거한다.Next, as shown in FIG. 15, the second metal layer 14 and the third metal layer 16 formed on the buildup layer 15 are removed by etching.

다음, 도 16에 도시한 바와 같이, 빌드업층(15)의 최외층 절연층에 빌드업층(15)의 최외층 회로층 중 패드부(19)를 노출시키는 오픈부(17)를 가공하고, 솔더볼(18)을 형성한다.
Next, as shown in FIG. 16, the open part 17 which exposes the pad part 19 of the outermost circuit layer of the buildup layer 15 is processed to the outermost insulating layer of the buildup layer 15, and solder ball (18) is formed.

그러나, 종래와 같은 캐리어를 이용한 인쇄회로기판의 경우, 인쇄회로기판의 양 끝단을 라우터 공정에 의해 절단하기 때문에, 절단하는 길이만큼 기판의 크기가 변하게 되는 문제점이 있다.However, in the case of a conventional printed circuit board using a carrier, since both ends of the printed circuit board are cut by the router process, there is a problem that the size of the substrate is changed by the length of the cut.

또한, 대부분의 기판 공정은 양산성을 최대한 높이고 원가를 절감하기 위하여 공정에 진행되는 판넬을 최대한 활용할 수 있도록 설계되어 있으며, 사용하는 원판 크기에 맞게 고정되어 있다. 그러나, 종래의 방법대로 기판을 분리하게 되면 기판의 크기가 작아지므로, 분리 후에 진행되는 솔더 레지스트 형성 공정, 금도금을 포함한 표면처리 공정 등에 기존에 설계된 지그(jig) 및 설비를 개조하거나 신규 설비를 도입하는 등 투자 비용이 증가하는 문제점이 있다.In addition, most substrate processes are designed to make the most of panels in the process in order to maximize mass production and reduce costs, and are fixed according to the size of the used plate. However, when the substrate is separated according to the conventional method, the size of the substrate is reduced, so that the previously designed jigs and facilities are retrofitted or new equipment is introduced to the solder resist formation process and the surface treatment process including gold plating. There is a problem that the investment cost increases.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명은 용융점이 낮은 금속층을 채용함으로써 라우팅 공정 없이, 가열하여 빌드업층을 분리할 수 있는 코어리스 기판의 제조방법을 제공하기 위한 것이다.The present invention has been made to solve the above problems, the present invention is to provide a method for producing a coreless substrate that can be separated by heating by employing a metal layer having a low melting point, without routing process.

본 발명의 바람직한 실시예에 따른 코어리스 기판의 제조방법은 절연층의 양면에 제1 금속층이 형성된 한 쌍의 금속적층판을 준비하는 단계, 상기 금속적층판의 일면에 제2 금속층 및 상기 제2 금속층보다 용융점이 낮은 제3 금속층을 순차적으로 형성하는 단계, 상기 한 쌍의 금속적층판을 상기 제3 금속층이 마주하도록 접합하여 제1 적층체를 형성하는 단계, 상기 제1 적층체의 양면에 다수의 절연층 및 다수의 회로층을 포함하는 빌드업층을 형성하는 단계 및 상기 빌드업층이 형성된 제1 적층체의 제3 금속층을 용융점 이상으로 가열하여 상기 빌드업층을 분리한 후 한 쌍의 제2 적층체를 얻는 단계를 포함한다.In a method of manufacturing a coreless substrate according to a preferred embodiment of the present invention, preparing a pair of metal laminated plates having a first metal layer formed on both surfaces of an insulating layer, wherein the second metal layer and the second metal layer are formed on one surface of the metal laminated plate. Sequentially forming a third metal layer having a low melting point, bonding the pair of metal laminate plates to face the third metal layer to form a first laminate, and a plurality of insulating layers on both sides of the first laminate. And forming a buildup layer including a plurality of circuit layers, and heating the third metal layer of the first laminate in which the buildup layer is formed to a melting point or higher to separate the buildup layer, thereby obtaining a pair of second laminates. Steps.

상기 제3 금속층은 주석 또는 주석 합금으로 형성될 수 있다.The third metal layer may be formed of tin or a tin alloy.

또한, 상기 제3 금속층은 주석, 카드뮴, 납, 비스무스, 아연, 이들의 합금 및 이들의 조합으로 이루어진 군으로부터 선택된 물질로 형성될 수 있다.In addition, the third metal layer may be formed of a material selected from the group consisting of tin, cadmium, lead, bismuth, zinc, alloys thereof, and combinations thereof.

상기 제1 금속층 및 제2 금속층은 서로 다른 금속으로 이루어질 수 있다. 여기서, 상기 제1 금속층은 구리(copper)이고, 상기 제2 금속층은 니켈(Ni)인 것이 바람직하다.The first metal layer and the second metal layer may be made of different metals. Here, the first metal layer is copper, and the second metal layer is preferably nickel (Ni).

상기 한 쌍의 제2 적층체를 얻는 단계 이후에, 상기 제3 금속층, 제2 금속층 및 제1 금속층을 제거하는 단계를 더 포함할 수 있다.After obtaining the pair of second laminates, the method may further include removing the third metal layer, the second metal layer, and the first metal layer.

또한, 상기 제3 금속층, 제2 금속층 및 제1 금속층을 제거하는 단계 이후에 상기 한 쌍의 제2 적층체에 외층 회로를 형성하는 단계를 더 포함할 수 있다.The method may further include forming an outer layer circuit in the pair of second laminates after removing the third metal layer, the second metal layer, and the first metal layer.

또한, 상기 외층 회로를 형성하는 단계 이후에, 상기 외층 회로상에 솔더레지스트를 형성하는 단계를 더 포함할 수 있다.In addition, after the forming of the outer layer circuit, the method may further include forming a solder resist on the outer layer circuit.

또는, 상기 한 쌍의 제2 적층체를 얻는 단계 이후에, 각 제2 적층체의 상기 제2 금속층에 잔존하는 상기 제3 금속층을 제거하는 단계를 더 포함할 수 있다.Alternatively, after the obtaining of the pair of second laminates, the method may further include removing the third metal layer remaining in the second metal layer of each second laminate.

또한, 상기 제3 금속층을 제거하는 단계 이후에, 상기 제2 금속층을 제거하는 단계를 더 포함하며, 상기 제2 금속층을 제거하는 단계 이후에, 상기 제1 금속층을 제거하는 단계를 더 포함할 수 있다.The method may further include removing the second metal layer after removing the third metal layer, and after removing the second metal layer, removing the first metal layer. have.

상기 제1 금속층을 제거하는 단계 이후에, 상기 한 쌍의 제2 적층체에 외층 회로를 형성하는 단계를 더 포함할 수 있다.After removing the first metal layer, the method may further include forming an outer layer circuit on the pair of second laminates.

또한, 상기 외층 회로를 형성하는 단계 이후에, 상기 외층 회로상에 솔더레지스트를 형성하는 단계를 더 포함할 수 있다.
In addition, after the forming of the outer layer circuit, the method may further include forming a solder resist on the outer layer circuit.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로부터 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명은 가열하여 빌드업층을 분리함으로써, 라우팅 공정이 필요없으므로 빌드업층 분리 시 기판의 사이즈가 변경되지 않는 효과가 있다.The present invention has the effect that the size of the substrate is not changed when the build-up layer is separated since the routing process is not necessary by separating the build-up layer by heating.

또한, 기판의 사이즈가 변경되지 않기 때문에 분리 후에 진행되는 솔더 레지스트 형성 공정, 금도금을 포함한 표면처리 공정 등에 기존에 설계된 지그(jig) 및 설비를 개조하거나 신규 설비를 도입할 필요가 없으므로 공정 비용 상승을 방지할 수 있는 효과가 있다.In addition, since the size of the substrate does not change, there is no need to modify existing jigs and equipment or introduce new equipment, such as solder resist formation process and surface treatment process including gold plating. There is an effect that can be prevented.

또한, 제 1금속층과 제3 금속층 사이에 제2 금속층을 형성함으로써, 제1 금속층과 제3 금속층간에 금속간 화합물(InterMetallic Compound:IMC)이 형성되는 것을 방지할 수 있고, 또한, 금속간 화합물이 형성되는 것을 방지함으로써, 제3 금속층의 두께를 감소시켜도 제3 금속층의 성분을 순수하게 유지할 수 있는 효과가 있다.In addition, by forming the second metal layer between the first metal layer and the third metal layer, it is possible to prevent the formation of an intermetallic compound (IMC) between the first metal layer and the third metal layer, and also to form an intermetallic compound. By preventing this from being formed, there is an effect that the components of the third metal layer can be kept pure even when the thickness of the third metal layer is reduced.

도 1 내지 도 11은 본 발명의 바람직한 일 실시형태에 따른 코어리스 기판의 제조방법을 설명하기 위하여 개략적으로 나타낸 공정 흐름도이다.
도 12 내지 도 16은 종래 기술에 따른 캐리어를 이용한 인쇄회로기판의 제조방법을 설명하기 위하여 개략적으로 나타낸 공정 흐름도이다.1 to 11 are process flowcharts schematically shown to explain a method for manufacturing a coreless substrate according to a preferred embodiment of the present invention.
12 to 16 are process flowcharts schematically shown to explain a method of manufacturing a printed circuit board using a carrier according to the prior art.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as possible, even if displayed on the other drawings have the same number as possible. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail. In this specification, the terms first, second, etc. are used to distinguish one element from another, and the element is not limited by the terms.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 12는 본 발명의 일 실시형태에 따른 코어리스 기판의 제조방법을 설명하기 위하여 개략적으로 나타낸 공정 흐름도이다.
1 to 12 are process flowcharts schematically shown for explaining a method of manufacturing a coreless substrate according to an embodiment of the present invention.

우선, 도 1 및 도 2에 도시된 바와 같이, 절연층(110a)과 상기 절연층(110a) 양면에 제1 금속층(120a, 120b, 120c, 120d)이 형성된 한 쌍의 금속적층판(100a, 100b)을 준비하고, 상기 한 쌍의 금속적층판(100a, 100b)의 일면에 제2 금속층(130a, 130b) 및 상기 제2 금속층(130a, 130b)보다 용융점이 낮은 제3 금속층(140a, 140b)을 순차적으로 형성한다.First, as shown in FIGS. 1 and 2, a pair of metal laminate plates 100a and 100b having an insulating layer 110a and first metal layers 120a, 120b, 120c and 120d formed on both surfaces of the insulating layer 110a. ) And the third metal layers 140a and 140b having lower melting points than the second metal layers 130a and 130b and the second metal layers 130a and 130b on one surface of the pair of metal laminate plates 100a and 100b. Form sequentially.

상기 절연층(110a)으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레스가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.A resin insulating layer may be used as the insulating layer 110a. As the resin insulating layer, a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, for example, a prepress may be used, and also a thermosetting resin. And / or photocurable resins may be used, but is not particularly limited thereto.

상기 제1 금속층(120a, 120b, 120c, 120d)의 재료는 특별히 한정되는 것은 아니지만, 예를 들어, 구리(copper), 구리포일(Cu foil)로 형성할 수 있고, 상기 제2 금속층(130a, 130b)은 니켈(Ni)로 형성할 수 있다. 참고로, 구리의 용융점은 약 1083℃이고, 니켈의 용융점은 약 1455℃이다.The material of the first metal layers 120a, 120b, 120c, and 120d is not particularly limited, but may be formed of, for example, copper or copper foil, and the second metal layer 130a, 130b) may be formed of nickel (Ni). For reference, the melting point of copper is about 1083 ° C, and the melting point of nickel is about 1455 ° C.

또한, 상기 제3 금속층(140a, 140b)에는 주석(Sn) 또는 주석합금으로 형성하거나, 주석, 카드뮴, 납, 비스무스, 아연, 이들의 합금 및 이들의 조합으로 이루어진 군으로부터 선택된 물질로 형성할 수 있다. 참고로, 주석의 용융점은 약 232℃이고, 카드뮴은 약 320.9℃, 납은 약 327℃, 비스무스는 약 271.3℃ 및 아연은 약 419℃이다.In addition, the third metal layers 140a and 140b may be formed of tin (Sn) or tin alloy, or may be formed of a material selected from the group consisting of tin, cadmium, lead, bismuth, zinc, alloys thereof, and combinations thereof. have. For reference, the melting point of tin is about 232 ° C, cadmium is about 320.9 ° C, lead is about 327 ° C, bismuth is about 271.3 ° C and zinc is about 419 ° C.

여기서, 상기 제1 금속층(120b, 120c)에 제2 금속층(130a, 130b)을 형성하는 것과, 제2 금속층(130a, 130b)에 제3 금속층(140a, 140b)을 형성하는 것은 도금하여 형성하거나, 또는 포일 형태로 제2 금속층(130a, 130b) 및 제3 금속층(140a, 140b)을 형성하여 각각 제1 금속층(120b, 120c) 및 제2 금속층(130a, 130b)에 가열 및 가압 공정을 통해서 적층할 수 있다.Here, forming the second metal layers 130a and 130b on the first metal layers 120b and 120c and forming the third metal layers 140a and 140b on the second metal layers 130a and 130b may be formed by plating. The second metal layers 130a and 130b and the third metal layers 140a and 140b are formed in the form of foils, and are heated and pressed to the first metal layers 120b and 120c and the second metal layers 130a and 130b, respectively. Can be laminated.

이후, 도 3에 도시한 바와 같이, 한 쌍의 금속적층판(100a, 100b)을 제3 금속층(140a, 140b)이 마주하도록 접합하여 제1 적층체(200)를 형성한다.Thereafter, as illustrated in FIG. 3, the pair of metal laminated plates 100a and 100b are joined to face the third metal layers 140a and 140b to form a first laminate 200.

여기서, 상기 제3 금속층(140a, 140b)의 접합은 고온 프레스에 의해 수행될 수 있으나, 특별히 이에 한정되지는 않는다.
Here, the bonding of the third metal layers 140a and 140b may be performed by hot pressing, but is not particularly limited thereto.

다음 도 4 내지 도 7에 도시한 바와 같이, 상기 제1 적층체(200)의 양면에 빌드업 절연층(112a, 112b), 빌드업 회로층(150a, 150b)를 포함하는 빌드업층(170a, 170b)을 형성한다.Next, as shown in FIGS. 4 to 7, build-up layers 170a including build-up insulating layers 112a and 112b and build-up circuit layers 150a and 150b on both surfaces of the first laminate 200. 170b).

우선, 도 4에 도시한 바와 같이, 제1실시예에 따르면, 상기 빌드업 회로층(150a, 150b)은 상기 제1 금속층(120a, 120d)을 통상의 포토리소그라피 공법을 적용하여, 예를 들어, 드라이 필름을 금속층에 도포한 후, 노광, 현상하여 선택적으로 식각함으로써 형성될 수 있다. 또한, 제2실시예에 따르면, 상기 빌드업 회로층(150a, 150b)은 상기 제1 금속층(120a, 120d)을 에칭하여 제거한 후 화학동도금 및 패턴동도금을 포함하는 통상의 SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 또는 서브트랙티브법(Subtractive) 등을 통하여 형성될 수도 있으나, 특별히 이에 한정되는 것은 아니다.
First, as shown in FIG. 4, according to the first embodiment, the build-up circuit layers 150a and 150b apply the conventional photolithography method to the first metal layers 120a and 120d, for example. After applying the dry film to the metal layer, it may be formed by selectively etching by exposing and developing. In addition, according to the second embodiment, the build-up circuit layers 150a and 150b may be removed by etching the first metal layers 120a and 120d, and then include a conventional semi-additive process including chemical copper plating and pattern copper plating. ), Or may be formed through a modified semi-additive process (MSAP) or a subtractive method, but is not particularly limited thereto.

이어서, 도 5 내지 도 6에 도시한 바와 같이, 당업계에 공지된 통상의 회로형성방법에 따라 회로패턴과 절연층(112a, 112b)을 차례로 쌓아 올리는 방식으로 빌드업층(170a, 170b)을 형성한다.Subsequently, as shown in FIGS. 5 to 6, the build-up layers 170a and 170b are formed by sequentially stacking the circuit patterns and the insulating layers 112a and 112b according to a conventional circuit forming method known in the art. do.

더욱 상세히 살펴보면, 빌드업층(170a, 170b)은 절연층(112a, 112b)을 적층하고 YAG 레이저 또는 CO2 레이저를 이용하여 비아홀(160a, 160b)을 형성한 후(도 5 참조), SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 비아(162a, 162b)를 포함한 회로층(150a, 150b)을 형성하는 과정(도 6 참조)을 반복함으로써 완성할 수 있다.In more detail, the build-up layers 170a and 170b are formed by stacking the insulating layers 112a and 112b and forming the via holes 160a and 160b using a YAG laser or a CO 2 laser (see FIG. 5), and then, SAP (Semi). The process may be completed by repeating the process of forming the circuit layers 150a and 150b including the vias 162a and 162b by performing an additive process or a modified semi-additive process (MSAP).

또한, 도 7에 도시한 바와 같이, 기판의 휨을 방지하기 위해서 빌드업층(170a, 170b)의 외층에 외층절연층(114a. 114b)과 외층금속층(155a, 155b)를 더 적층할 수 있다.
In addition, as illustrated in FIG. 7, the outer insulation layer 114a and 114b and the outer metal layers 155a and 155b may be further stacked on the outer layers of the buildup layers 170a and 170b to prevent the substrate from warping.

다음, 도 8에 도시한 바와 같이, 제1 적층체(200)를 제3 금속층(140a, 140b)의 용융점 이상으로 가열하여 빌드업층(170a, 170b)을 분리하여 한 쌍의 제2 적층체(300a, 300b)를 얻는다.Next, as shown in FIG. 8, the first laminate 200 is heated above the melting point of the third metal layers 140a and 140b to separate the build-up layers 170a and 170b and a pair of second laminates ( 300a, 300b) is obtained.

여기서, 전술한 바와 같이, 상기 제3 금속층(140a, 140b)의 용융점은 약 232℃ 내지 약 419℃인 반면, 제1 금속층(120a, 120b, 120c, 120d)과 제2 금속층(130a, 130b)의 용융점은 각각 약 1083℃ 및 1455℃이다.As described above, the melting points of the third metal layers 140a and 140b are about 232 ° C to about 419 ° C, whereas the first metal layers 120a, 120b, 120c, and 120d and the second metal layers 130a and 130b are respectively. The melting points of are about 1083 ° C and 1455 ° C, respectively.

예를 들어, 상기 제1 금속층(120a, 120b, 120c, 120d)이 구리, 제2 금속층(130a, 130b)이 니켈, 제3 금속층(140a, 140b)이 주석이라고 하면, 각각의 용융점은 전술한 바와 같이, 1083℃, 1455℃, 232℃이므로 제3 금속층(140a, 140b)의 용융점 보다는 높고, 제1 금속층(120a, 120b, 120c, 120d)의 용융점 보다는 낮은 232℃ 이상 1083℃ 미만인 온도로 상기 제1 적층체(200)를 가열하면 상기 제3 금속층(140a, 140b)이 용융되어 빌드업층(170a, 170b)을 분리할 수 있다. 이때, 더욱 효율적으로 분리하기 위하여 별도의 물리적 힘을 가할 수 있음은 물론이다.For example, when the first metal layers 120a, 120b, 120c, and 120d are copper, the second metal layers 130a and 130b are nickel, and the third metal layers 140a and 140b are tin, each melting point is described above. As described above, the temperature is higher than the melting point of the third metal layers 140a and 140b and lower than the melting point of the first metal layers 120a, 120b, 120c and 120d since the temperature is 1083 ° C, 1455 ° C, and 232 ° C. When the first laminate 200 is heated, the third metal layers 140a and 140b are melted to separate the buildup layers 170a and 170b. At this time, of course, a separate physical force can be applied to separate more efficiently.

한편, 도 8에서와 같이 분리된 한 쌍의 제2 적층체(300a, 300b)의 제2 금속층(130a, 130b)에는 용융된 제3 금속층(140a, 140b)이 잔존할 수 있다. 잔존하는 제3 금속층(140a, 140b)은 에칭 공정 등으로 제거하는 것이 바람직하다.
Meanwhile, molten third metal layers 140a and 140b may remain in the second metal layers 130a and 130b of the pair of second laminates 300a and 300b separated as illustrated in FIG. 8. The remaining third metal layers 140a and 140b are preferably removed by an etching process or the like.

이하, 도 9 내지 도 11에는 한 쌍의 제2 적층체(300a, 300b)중 하나의 제2 적층체(300a)만을 도시하였으나, 다른 하나의 제2 적층체(300b) 역시 동일한 공정이 진행되는 것이 바람직하다.Hereinafter, although only one second laminate 300a of the pair of second laminates 300a and 300b is illustrated in FIGS. 9 to 11, the same process of the other second laminate 300b is also performed. It is preferable.

다음, 도 9에 도시된 바와 같이, 제2 금속층(130a, 130b), 제1 금속층(120b, 120c) 및 외층금속층(155a, 155b)을 제거한다. 외층금속층(155a, 155b), 제2 금속층(130a, 130b) 및 제1 금속층(120b, 120c)을 제거하는 방법은 특별히 한정되는 것은 아니지만, 제3 금속층(140a, 140b)과 마찬가지로 에칭 공정 등으로 제거할 수 있다.Next, as shown in FIG. 9, the second metal layers 130a and 130b, the first metal layers 120b and 120c, and the outer layer metal layers 155a and 155b are removed. The method of removing the outer metal layers 155a and 155b, the second metal layers 130a and 130b, and the first metal layers 120b and 120c is not particularly limited, but similarly to the third metal layers 140a and 140b, the etching process may be performed. Can be removed

또한, 잔존하는 제3 금속층(140a, 140b)을 에칭 공정으로 제거할 때, 제2 금속층(130a, 130b)도 동시에 제거하여 제거공정을 단순화할 수 있다.
In addition, when the remaining third metal layers 140a and 140b are removed by an etching process, the second metal layers 130a and 130b may be simultaneously removed to simplify the removal process.

다음, 도 10에 도시된 바와 같이, 한 쌍의 제2 적층체(300a)에 외층 회로층(180a, 180b)을 형성한다.Next, as illustrated in FIG. 10, the outer circuit layers 180a and 180b are formed in the pair of second laminates 300a.

이는, 전술한 바와 같이, 제2 적층체(300a)의 외층 금속층, 제1 금속층, 제2 금속층 및 제3 금속층을 제거한 후, 절연층(110a) 및 외층절연층(114a)에 각각 비아(164a, 164b)를 포함한 외층 회로층(180a, 180b)을 형성하여 수행될 수 있다.As described above, after removing the outer layer metal layer, the first metal layer, the second metal layer, and the third metal layer of the second laminate 300a, the vias 164a are respectively formed in the insulating layer 110a and the outer layer insulating layer 114a. And outer layer circuit layers 180a and 180b including 164b.

이때, 상기 절연층(110a) 및 외층절연층(114a)에 YAG 레이저 또는 CO2 레이저를 이용하여 비아홀를 형성한 후, SAP(Semi-Additive Process) 또는 MSAP(Modified Semi-Additive Process) 등을 수행하여 비아(164a, 164b)를 포함한 외층 회로층(180a, 180b)을 형성할 수 있다. 또한, 상기에서 기재한 공정에 특별히 한정되지 않고 당업계에 공지된 서브트렉티브, SAP, MASP 등을 포함하는 통상의 회로 형성 공정이 적용될 수 있다.
In this case, a YAG laser or CO 2 is applied to the insulating layer 110a and the outer layer insulating layer 114a. After forming a via hole using a laser, an outer circuit layer 180a and 180b including vias 164a and 164b may be formed by performing a semi-additive process (SAP) or a modified semi-additive process (MSAP). . In addition, a conventional circuit forming process including a subtractive, SAP, MASP, and the like known in the art may be applied without being particularly limited to the above-described process.

다음, 도 11에 도시한 바와 같이, 절연층(110a) 및 외층절연층(114a)상에 솔더레지스트층(190a, 190b)을 형성할 수 있다. 여기서, 솔더레지스트층(190a, 190b)은 내열성 피복 재료로 솔더링(soldering)시 외층 회로층(180a, 180b)에 땜납이 도포되지 않도록 보호하는 역할을 한다. 또한, 외부회로와의 전기적 연결을 위해서 솔더레지스트층(190a, 190b)에 개구부(192a, 192b)를 가공하여 패드를 노출시키는 것이 바람직하다.
Next, as illustrated in FIG. 11, solder resist layers 190a and 190b may be formed on the insulating layer 110a and the outer layer insulating layer 114a. Here, the solder resist layers 190a and 190b serve to protect the solder from being applied to the outer circuit layers 180a and 180b when soldering with a heat resistant coating material. In addition, it is preferable to expose the pad by processing the openings 192a and 192b in the solder resist layers 190a and 190b for electrical connection with an external circuit.

본 발명은 제 1금속층과 제3 금속층 사이에 제2 금속층을 형성함으로써, 제1 금속층과 제3 금속층간에 금속간 화합물(InterMetallic Compound:IMC)이 형성되는 것을 방지할 수 있고, 또한, 금속간 화합물이 형성되는 것을 방지함으로써, 제3 금속층의 두께를 감소시켜도 제3 금속층의 성분을 순수하게 유지할 수 있다. 예를 들어, 상기 제1 금속층을 구리, 제2 금속층을 니켈, 제3 금속층을 주석이라고 한다면, 구리와 주석 사이에 니켈을 형성함으로써, 구리와 주석이 금속간 화합물(IMC)을 형성하는 것을 방지할 수 있으며, 이에 따라 주석의 두께를 얇게 형성할 수 있는 효과가 있는 것이다.
The present invention can prevent the formation of an intermetallic compound (IMC) between the first metal layer and the third metal layer by forming a second metal layer between the first metal layer and the third metal layer. By preventing the formation of the compound, the components of the third metal layer can be kept pure even when the thickness of the third metal layer is reduced. For example, if the first metal layer is copper, the second metal layer is nickel, and the third metal layer is tin, nickel is formed between copper and tin to prevent copper and tin from forming an intermetallic compound (IMC). It can be, accordingly there is an effect that can be formed thin in the thickness of the tin.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 코어리스 기판의 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함은 명백하다고 할 것이다.Although the present invention has been described in detail with reference to specific examples, it is intended to describe the present invention in detail, and the method of manufacturing the coreless substrate according to the present invention is not limited thereto, and it is within the technical spirit of the present invention. It will be apparent that modifications and improvements are possible by those skilled in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

100a, 100b : 제1적층체 110a, 110b : 절연층
120a, 120b : 제1금속층 130a, 130b : 제2금속층
140a, 140b : 제3금속층 150a, 150b : 회로층100a, 100b: first laminated body 110a, 110b: insulating layer
120a, 120b: first metal layer 130a, 130b: second metal layer
140a, 140b: third metal layer 150a, 150b: circuit layer

Claims (15)

절연층의 양면에 제1 금속층이 형성된 한 쌍의 금속적층판을 준비하는 단계;
상기 금속적층판의 일면에 제2 금속층 및 상기 제2 금속층보다 용융점이 낮은 제3 금속층을 순차적으로 형성하는 단계;
상기 한 쌍의 금속적층판을 상기 제3 금속층이 마주하도록 접합하여 제1 적층체를 형성하는 단계;
상기 제1 적층체의 양면에 다수의 절연층 및 다수의 회로층을 포함하는 빌드업층을 형성하는 단계; 및
상기 빌드업층이 형성된 제1 적층체의 제3 금속층을 용융점 이상으로 가열하여 상기 빌드업층을 분리한 후 한 쌍의 제2 적층체를 얻는 단계
를 포함하는 코어리스 기판의 제조방법.Preparing a pair of metal laminated plates having first metal layers formed on both surfaces of the insulating layer;
Sequentially forming a second metal layer and a third metal layer having a lower melting point than the second metal layer on one surface of the metal laminate;
Bonding the pair of metal laminate plates to face the third metal layer to form a first laminate;
Forming a buildup layer including a plurality of insulating layers and a plurality of circuit layers on both sides of the first laminate; And
Obtaining a pair of second laminates by separating the buildup layer by heating a third metal layer of the first laminate in which the buildup layer is formed above the melting point.
Method of manufacturing a coreless substrate comprising a. 청구항 1에 있어서,
상기 제3 금속층은 주석 또는 주석 합금으로 형성된 코어리스 기판의 제조방법.The method according to claim 1,
The third metal layer is a method of manufacturing a coreless substrate formed of tin or tin alloy. 청구항 1에 있어서,
상기 제3 금속층은 주석, 카드뮴, 납, 비스무스, 아연, 이들의 합금 및 이들의 조합으로 이루어진 군으로부터 선택된 물질로 형성된 코어리스 기판의 제조방법.The method according to claim 1,
And the third metal layer is formed of a material selected from the group consisting of tin, cadmium, lead, bismuth, zinc, alloys thereof, and combinations thereof. 청구항 1에 있어서,
상기 제1 금속층 및 제2 금속층은 서로 다른 금속으로 이루어진 코어리스 기판의 제조방법.The method according to claim 1,
The first metal layer and the second metal layer is a method of manufacturing a coreless substrate made of different metals. 청구항 4에 있어서,
상기 제1 금속층은 구리(copper)이고, 상기 제2 금속층은 니켈(Ni)인 코어리스 기판의 제조방법.The method of claim 4,
The first metal layer is copper, and the second metal layer is nickel (Ni). 청구항 1에 있어서,
상기 제2 금속층은 니켈(Ni)인 코어리스 기판의 제조방법.The method according to claim 1,
And the second metal layer is nickel (Ni). 청구항 1에 있어서,
상기 제1 금속층은 구리(copper)인 코어리스 기판의 제조방법.The method according to claim 1,
The first metal layer is a copper (copper) method of manufacturing a coreless substrate. 청구항 1에 있어서,
상기 한 쌍의 제2 적층체를 얻는 단계 이후에,
상기 제3 금속층, 제2 금속층 및 제1 금속층을 제거하는 단계를 더 포함하는 코어리스 기판의 제조방법.The method according to claim 1,
After obtaining the pair of second laminates,
And removing the third metal layer, the second metal layer, and the first metal layer. 청구항 8에 있어서,
상기 제3 금속층, 제2 금속층 및 제1 금속층을 제거하는 단계 이후에 상기 한 쌍의 제2 적층체에 외층 회로를 형성하는 단계를 더 포함하는 코어리스 기판의 제조방법.The method according to claim 8,
And forming an outer layer circuit in the pair of second laminates after removing the third metal layer, the second metal layer and the first metal layer. 청구항 9에 있어서,
상기 외층 회로를 형성하는 단계 이후에, 상기 외층 회로상에 솔더레지스트를 형성하는 단계를 더 포함하는 코어리스 기판의 제조방법.The method according to claim 9,
After forming the outer layer circuit, forming a solder resist on the outer layer circuit. 청구항 1에 있어서,
상기 한 쌍의 제2 적층체를 얻는 단계 이후에,
각 제2 적층체의 상기 제2 금속층에 잔존하는 상기 제3 금속층을 제거하는 단계를 더 포함하는 코어리스 기판의 제조방법.The method according to claim 1,
After obtaining the pair of second laminates,
And removing the third metal layer remaining in the second metal layer of each second laminate. 청구항 11에 있어서,
상기 제3 금속층을 제거하는 단계 이후에, 상기 제2 금속층을 제거하는 단계를 더 포함하는 코어리스 기판의 제조방법.The method of claim 11,
And after removing the third metal layer, removing the second metal layer. 청구항 12에 있어서,
상기 제2 금속층을 제거하는 단계 이후에, 상기 제1 금속층을 제거하는 단계를 더 포함하는 코어리스 기판의 제조방법.The method of claim 12,
And after removing the second metal layer, removing the first metal layer. 청구항 13에 있어서,
상기 제1 금속층을 제거하는 단계 이후에, 상기 한 쌍의 제2 적층체에 외층 회로를 형성하는 단계를 더 포함하는 코어리스 기판의 제조방법.The method according to claim 13,
After removing the first metal layer, forming an outer layer circuit in the pair of second laminates. 청구항 14에 있어서,
상기 외층 회로를 형성하는 단계 이후에, 상기 외층 회로상에 솔더레지스트를 형성하는 단계를 더 포함하는 코어리스 기판의 제조방법.









The method according to claim 14,
After forming the outer layer circuit, forming a solder resist on the outer layer circuit.









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