KR20120027928A - 송수신 시스템의 모델링 방법 및 이를 이용한 송수신 시스템의 설계 방법 - Google Patents

Abstract

송신부의 출력 노드에서의 용량성 특성이 포함되도록 출력 노드에 연결된 출력 드라이버에 대한 모델을 설정한다. 수신부의 입력 노드에 연결된 수신 버퍼에 대한 모델을 설정한다. 송신부의 출력 노드와 수신부의 입력 노드 사이의 전송 경로에 대한 모델을 설정한다. 출력 노드에서의 용량성 특성을 반영함으로써 송수신 시스템의 정확한 모델링을 효율적으로 수행하고 설계된 송수신 시스템의 성능을 향상시킨다.

Description

송수신 시스템의 모델링 방법 및 이를 이용한 송수신 시스템의 설계 방법{Methods of modeling a transmitter-receiver system and methods of designing a transmitter-receiver system using the same}

본 발명은 신호 전송에 관한 것으로서, 더욱 상세하게는 송신부와 수신부를 포함하는 송수신 시스템의 모델링 방법 및 이를 이용한 송수신 시스템의 설계 방법에 관한 것이다.

최근 칩-투-칩(chip-to-chip) 인터페이스는 400 MHz 정도의 고속 동작에 적합하도록 구현되고 있으며, 533 MHz 의 속도로 동작하는 인터페이스 역시 현실화 되고 있다. 칩-투-칩 인터페이스의 동작 속도는 향후 지속적으로 증가할 것이라 예상된다. 칩-투-칩 인터페이스에서의 전송 특성은 일반적으로 아이 다이어그램(eye diagram)으로 분석될 수 있다. 아이 다이어그램의 분석 결과는 JEDEC(Joint Electron Device Engineering Council) 표준 등에서 규정하고 있는 규격을 만족할 것이 요구된다. 예를 들어, 전송된 신호의 아이 다이어그램에서 오버슛(overshoot), 언더슛(undershoot), 링백(ringback) 등의 규격을 만족하여야 한다.

성공적인 아이 다이어그램의 확보를 위해 디자이너는 일반적으로 드라이버 강도(driver strength)를 다양하게 구현하여 주어진 패키지 구조에 적합한 강도를 갖도록 드라이버의 사이즈를 채택하거나, 원하는 수준의 아이 다이어그램이 나올 때까지 패키지 디자인 자체를 변경하여 적합한 설계값들을 탐색한다. 한편, 신호의 상승 및/또는 하강 시간 자체를 변경하여 노이즈의 발생을 감소하는 방향으로 시스템 설계를 진행하기도 한다. 이러한 작업들은 시스템이 고속으로 동작할수록 어려워지는데, 그 이유는 고속 동작으로 갈수록 신호의 주기가 감소함에 따라서 충분한 아이 오프닝(eye opening) 또는 아이 사이즈(eye size)를 확보하기 위해서는 필연적으로 신호의 상승/하강 시간을 감소시킬 수밖에 없기 때문이다. 신호의 상승/하강 시간을 감소할수록 더 큰 노이즈가 유발된다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 송수신 시스템의 전송 특성을 정확하게 반영할 수 있는 모델링 방법을 제공하는 것이다.

본 발명의 다른 목적은 상기 송수신 시스템의 모델링 방법을 이용하여 효율적으로 송수신 시스템을 설계할 수 있는 방법을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 송수신 시스템의 모델링 방법은, 송신부의 출력 노드에서의 용량성 특성이 포함되도록 상기 출력 노드에 연결된 출력 드라이버에 대한 모델을 설정하는 단계, 수신부의 입력 노드에 연결된 수신 버퍼에 대한 모델을 설정하는 단계, 및 상기 송신부의 출력 노드와 상기 수신부의 입력 노드 사이의 전송 경로에 대한 모델을 설정하는 단계를 포함한다.

상기 출력 드라이버에 대한 모델을 설정하는 단계는, 상기 출력 드라이버를 하나의 저항 및 하나의 커패시터로 치환하는 단계를 포함할 수 있다.

일 실시예에서, 상기 출력 드라이버에 대한 모델을 설정하는 단계는, 상기 송신부의 출력 노드에 연결된 소스 저항을 설정하는 단계, 및 상기 송신부의 출력 노드와 접지 사이에 연결된 소스 커패시터를 설정하는 단계를 포함할 수 있다.

상기 소스 저항을 설정하는 단계는, 상기 출력 드라이버의 전원 전압과 상기 출력 노드 사이의 풀업 저항에 대한 제1 저항값을 결정하는 단계, 상기 출력 드라이버의 접지 전압과 상기 출력 노드 사이의 풀다운 저항에 대한 제2 저항값을 결정하는 단계, 및 상기 제1 저항값과 상기 제2 저항값의 평균을 상기 소스 저항의 저항값으로 설정하는 단계를 포함할 수 있다.

상기 제1 저항값을 결정하는 단계 및 상기 제2 저항값을 결정하는 단계는, 개방된 전송 라인에 대한 모델을 상기 출력 노드에 결합하는 단계, 및 상기 출력 드라이버의 풀업 동작 및 풀다운 동작시 상기 개방된 전송 라인의 충전 및 방전에 따른 상기 출력 노드의 정지 전압을 측정하는 단계를 포함할 수 있다.

상기 제1 저항값 및 상기 제2 저항값은 하기의 수학식들

Rsp = Z0{(VDD/V1) - 1}

Rsn = Z0{V1/(VDD - 1)}

에 의해 결정되고, 상기의 수학식들에서 Rsp는 상기 제1 저항값, Rsn은 상기 제2 저항값, Z0는 상기 개방된 전송 라인의 임피던스, VDD는 상기 출력 드라이버의 전원 전압, V1은 상기 출력 드라이버의 풀업 동작 및 풀다운 동작시 상기 출력 노드의 정지 전압일 수 있다.

상기 소스 커패시터를 설정하는 단계는, 주파수 영역에서의 교류 분석을 수행하여 상기 출력 노드에서의 임피던스를 추출하는 단계를 포함할 수 있다.

상기 교류 분석은 상기 출력 드라이버가 디스에이블된 상태에서 수행될 수 있다.

상기 소스 커패시터의 커패시턴스는 하기의 수학식

CS = 1/{2πFIm(Z1)}

에 의해 결정되고, 상기 수학식에서, CS는 소스 커패시터의 커패시턴스, F는 교류 분석에서의 동작 주파수, Im(Z1)는 상기 출력 노드에서 추출된 임피던스의 허수부일 수 있다.

상기 수신 버퍼에 대한 모델을 설정하는 단계는, 상기 입력 노드와 접지 사이에 연결된 부하 커패시터를 설정하는 단계를 포함할 수 있다.

상기 소스 커패시터를 설정하는 단계는, 주파수 영역에서의 교류 분석을 수행하여 상기 입력 노드에서의 임피던스를 추출하는 단계를 포함할 수 있다.

상기 부하 커패시터의 커패시턴스는 하기의 수학식

CL = 1/{2πFIm(Z2)}

에 의해 결정되고, 상기 수학식에서, CL은 부하 커패시터의 커패시턴스, F는 교류 분석에서의 동작 주파수, Im(Z2)는 상기 입력 노드에서 추출된 임피던스의 허수부일 수 있다.

본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 송수신 시스템의 설계 방법은, 송신부의 출력 노드에서의 용량성 특성이 포함되도록 송수신 시스템을 모델링하는 단계, 상기 모델링의 변수들을 변화시키면서 상기 송수신 시스템의 전송 특성을 측정하는 단계, 및 상기 측정 결과에 기초하여 상기 모델링의 변수들의 설계값들을 결정하는 단계를 포함한다.

상기 모델링의 변수들은, 상기 출력 드라이버의 모델링에 의한 소스 저항의 저항값과 소스 커패시터의 커패시턴스 및 수신 버퍼의 모델링에 의한 부하 커패시터의 커패시턴스를 포함할 수 있다.

상기 송수신 시스템을 모델링하는 단계는, 상기 송신부의 출력 노드에서의 용량성 특성이 포함되도록 상기 출력 노드에 연결된 출력 드라이버에 대한 모델을 설정하는 단계, 수신부의 입력 노드에 연결된 수신 버퍼에 대한 모델을 설정하는 단계, 및 상기 송신부의 출력 노드와 상기 수신부의 입력 노드 사이의 전송 경로에 대한 모델을 설정하는 단계를 포함할 수 있다.

상기 출력 드라이버에 대한 모델을 설정하는 단계는, 상기 송신부의 출력 노드에 연결된 소스 저항을 설정하는 단계, 및 상기 송신부의 출력 노드와 접지 사이에 연결된 소스 커패시터를 설정하는 단계를 포함할 수 있다.

상기 소스 저항을 설정하는 단계는, 상기 출력 드라이버의 전원 전압과 상기 출력 노드 사이의 풀업 저항에 대한 제1 저항값을 결정하는 단계, 상기 출력 드라이버의 접지 전압과 상기 출력 노드 사이의 풀다운 저항에 대한 제2 저항값을 결정하는 단계, 및 상기 제1 저항값과 상기 제2 저항값의 평균을 상기 소스 저항의 저항값으로 설정하는 단계를 포함할 수 있다.

상기 소스 커패시터를 설정하는 단계는, 주파수 영역에서의 교류 분석을 수행하여 상기 출력 노드에서의 임피던스를 추출함으로써 상기 소스 커패시터의 커패시턴스를 결정하는 단계를 포함할 수 있다.

상기 송수신 시스템의 전송 특성을 측정하는 단계는, 상기 송신부로부터 전송된 신호의 아이 사이즈(eye size)를 상기 수신부의 입력 노드에서 측정하는 단계를 포함할 수 있다.

상기 송신부 및 상기 수신부는 각각 별개의 칩들로 구현되고, 상기 송수신 시스템은 상기 칩들이 실장된 시스템-인-패키지로 구현되는 것일 수 있다.

본 발명의 실시예들에 따른 송수신 시스템의 모델링 방법 및 이를 이용한 송수신 시스템의 설계 방법은 종래에 사용하였던 드라이버 강도의 조절, 상승/하강 시간의 조절 또는 현저한 비용 증가가 수반되는 패키지 디자인 자체의 변경으로는 확보할 수 없었던 고속 동작 인터페이스를 확보할 수 있도록 한다.

또한 본 발명의 실시예들에 따른 송수신 시스템의 모델링 방법 및 이를 이용한 송수신 시스템의 설계 방법은 최적의 디자인 포인트를 용이하고 효율적으로 결정함으로써 설계의 변경에 수반되는 작업 시간(TAT: turn around time)을 현저하게 감소시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 송수신 시스템의 모델링 방법을 나타내는 순서도이다.
도 2는 본 발명의 일 실시예에 따른 모델링을 위한 송수신 시스템을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따라 도 2의 송수신 시스템을 모델링한 등가 회로도이다.
도 4는 양방향 송수신 시스템을 나타내는 블록도이다.
도 5는 도4의 출력 드라이버의 일 예를 나타내는 회로도이다.
도 6 및 7은 본 발명의 일 실시예에 따른 소스 저항의 저항값을 결정하는 방법을 설명하기 위한 도면들이다.
도 8은 본 발명의 일 실시예에 따른 소스 커패시터의 커패시턴스를 결정하는 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 모델링 방법의 결과를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 송수신 시스템의 설계 방법을 나타내는 순서도이다.
도 11 및 12는 본 발명의 일 실시예에 따른 송수신 시스템의 설계 과정에서 측정되는 전송 특성의 예를 나타내는 도면들이다.
도 13 및 14는 본 발명의 실시예들에 따른 모델링 및 설계를 위한 패키지 형태의 송수신 시스템을 나타내는 블록도들이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 송수신 시스템의 모델링 방법을 나타내는 순서도이다.

도 1을 참조하면, 송수신 시스템의 효과적인 모델링을 위하여, 송신부의 출력 노드에서의 용량성 특성이 포함되도록 상기 출력 노드에 연결된 출력 드라이버에 대한 모델을 설정한다(단계 S10). 수신부의 입력 노드에 연결된 수신 버퍼에 대한 모델을 설정한다(단계 S20). 상기 송신부의 출력 노드와 상기 수신부의 입력 노드 사이의 전송 경로에 대한 모델을 설정한다(단계 S30).

상기 출력 드라이버에 대한 모델 설정, 수신 버퍼에 대한 모델 설정 및 전송 경로에 대한 모델 설정은 임의의 순서로 진행될 수 있으며, 모델들의 각각에 대하여 독립적으로 병행하여 수행될 수도 있다. 후술하는 바와 같이, 상기 출력 노드에서의 용량성 특성은 출력 드라이버에 영향을 미치는 커패시턴스를 설정함으로써 수행될 수 있다.

이하 도 2 내지 9를 참조하여, 도 1의 송수신 시스템의 모델링 방법을 설명하기로 한다.

도 2는 본 발명의 일 실시예에 따른 모델링을 위한 송수신 시스템을 나타내는 블록도이다.

도 2를 참조하면, 송수신 시스템(1000)은 송신부(110), 수신부(130) 및 전송 경로(150)를 포함한다. 송신부(110)는 출력 드라이버(111)를 포함하고 수신부(130)는 수신 버퍼(131)를 포함하며, 출력 드라이버(111)와 수신 버퍼(131)는 각각의 입출력 패드들(113, 133)을 통하여 전송 경로(150)에 결합된다. 송신부(110)의 패드(113)는 송신부(110)의 출력 노드에 상응하고, 수신부(130)의 패드(133)는 수신부(130)의 입력 노드에 상응한다. 출력 드라이버(111)와 수신 버퍼(131)를 제외한 송신부(110)와 수신부(130)의 내부 회로들은 도 2에서 도시를 생략하였다.

전송 경로(150)는 인쇄 회로 기판(PCB: printed circuit board) 상의 배선, 버스 시스템 등의 임의의 전송 수단을 포함할 수 있다. 도 13 및 14에 도시된 바와 같이 송수신 시스템이 패키지 형태로 구현되는 경우에는 전송 경로(150)는 솔더 볼(solder ball) 등의 범프, 기판 관통 비아(TSV: through-silicon via), 와이어 등을 포함할 수 있다.

출력 드라이버(111)는 내부 전송 신호(TD)에 기초하여 전송 경로(150)에 결합된 송신부(110)의 출력 노드(113)를 구동한다. 수신 버퍼(131)는 전송 경로(150)에 결합된 수신부(130)의 입력 노드(133)의 전압을 감지하여 내부 수신 신호(RD)를 발생한다.

종래에는 송수신 시스템을 모델링함에 있어서, 출력 노드에서의 용량성 특성을 제외하고 출력 드라이버를 소스 저항으로만 모델링하였다. 후술하는 도 9에서 알 수 있듯이 이러한 종래의 모델링에 따른 곡선 C2는 모델링의 대상이 되는 실제 송수신 시스템의 전송 특성을 정확히 반영하지 못하는 단점이 있다.

도 3은 본 발명의 일 실시예에 따라 도 2의 송수신 시스템을 모델링한 등가 회로도이다.

도 3을 참조하면, 송수신 시스템(2000)에 대한 모델링은 출력 드라이버(211), 수신 버퍼(231) 및 전송 경로(250)에 대한 모델을 각각 설정함으로써 수행될 수 있다.

출력 드라이버(211)에 대한 모델의 설정은 출력 드라이버(211)를 하나의 저항 및 하나의 커패시터로 치환함으로써 수행될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 송신부의 출력 노드(213)에 연결된 소스 저항(RS)을 설정하고, 송신부의 출력 노드(213)와 접지(VSS) 사이에 연결된 소스 커패시터(CS)를 설정함으로써 출력 드라이버(211)의 모델이 설정될 수 있다.

수신 버퍼(231)에 대한 모델의 설정은 수신부의 입력 노드(233)와 접지(VSS) 사이에 연결된 부하 커패시터(CL)를 설정함으로써 수행될 수 있다. 전송 경로(250)에 대한 모델의 설정은 상응하는 임피던스(Z)를 갖는 전송 라인(transmission line)을 설정하는 방식으로 수행될 수 있다.

소스 저항(RS)의 저항값, 소스 커패시터(CS)의 커패시턴스 및 부하 커패시터(CL)의 커패시턴스의 설정의 예들은 도 5, 6, 7 및 8을 참조하여 후술하기로 한다.

이와 같이, 송신부의 출력 노드(213)에서의 용량성 특성이 반영되도록 출력 드라이버(211)에 대한 모델을 설정함으로써 신속하게 디자인 포인트를 구하여 향상된 성능을 갖는 송수신 시스템을 설계하는데 상기 모델이 이용될 수 있다.

도 4는 양방향 송수신 시스템을 나타내는 블록도이다.

도 4를 참조하면, 송수신 시스템(3000)은 제1 장치(DEVICE1)(310), 제2 장치(DEVICE2)(330) 및 전송 경로(350)를 포함한다. 제1 장치(310)의 패드(313)와 제2 장치(330)의 패드(333)는 전송 경로(350)의 양단에 결합된다.

도 2의 단방향(unilateral) 송수신 시스템(1000)과는 다르게, 도 4는 양방향(bilateral) 송수신 시스템(3000)을 도시하고 있다. 양방향 송수신을 위하여 제1 장치(310)는 제1 출력 드라이버(311) 및 제1 수신 버퍼(315)를 포함하고 제2 장치(330)는 제2 수신 버퍼(331) 및 제2 출력 드라이버(335)를 포함한다. 실시예에 따라서, 제1 장치(310) 및 제2 장치(330)는 각각의 독립된 칩으로 구현될 수 있으며, 도 4의 송수신 시스템은 하나의 패키지 내에 구현될 수 있다.

예를 들어, 제1 장치(310) 및 제2 장치(330) 중 하나는 메모치 칩일수 있으며, 다른 하나는 컨트롤러 칩일 수 있다. 이 경우 전송 경로(350)는 메모리 버스일 수 있다.

제1 장치(310)로부터 제2 장치(330)로 신호가 전송되는 경우에는, 제1 장치(310)의 제1 출력 드라이버(311) 및 제2 장치(330)의 제2 수신 버퍼(331)가 인에이블 되고 제1 장치(310)의 제1 수신 버퍼(315) 및 제2 장치(330)의 제2 출력 드라이버(335)는 디스에이블 될 수 있다. 이 경우, 제1 장치(310)의 패드(313)는 송신부의 출력 노드에 상응하고, 제2 장치(330)의 패드(333)는 수신부의 입력 노드에 상응한다. 제1 출력 드라이버(311) 는 내부 전송 신호(TD1)에 기초하여 전송 경로(350)에 결합된 패드(313)를 구동한다. 제2 수신 버퍼(331)는 전송 경로(350)에 결합된 패드(333)의 전압을 감지하여 내부 수신 신호(RD1)를 발생한다.

반대로 제2 장치(330)로부터 제1 장치(310)로 신호가 전송되는 경우에는, 제1 장치(310)의 제1 수신 버퍼(315) 및 제2 장치(330)의 제2 출력 드라이버(335)가 인에이블 되고 제1 장치(310)의 제1 출력 드라이버(311) 및 제2 장치(330)의 제2 수신 버퍼(331)는 디스에이블 될 수 있다. 이 경우, 제1 장치(310)의 패드(313)는 수신부의 입력 노드에 상응하고, 제2 장치(330)의 패드(333)는 송신부의 출력 노드에 상응한다. 제2 출력 드라이버(335)는 내부 전송 신호(TD2)에 기초하여 전송 경로(350)에 결합된 패드(333)를 구동한다. 제1 수신 버퍼(315)는 전송 경로(350)에 결합된 패드(313)의 전압을 감지하여 내부 수신 신호(RD2)를 발생한다.

도 4의 양방향 송수신 시스템(3000)의 경우에도 도 3의 등가 회로도가 이용될 수 있다.

제1 장치(310)로부터 제2 장치(330)로 신호가 전송되는 제1 전송 모드에 대하여, 도 2의 등가 회로를 이용하여 제1 출력 드라이버(311)의 소스 저항의 저항값과 소스 커패시터의 커패시턴스를 구하고 제2 수신 버퍼(331)의 부하 커패시터의 커패시턴스를 구할 수 있다.

반대로 제2 장치(330)로부터 제1 장치(310)로 신호가 전송되는 제2 전송 모드에 대하여, 도 2의 등가 회로를 이용하여 제2 출력 드라이버(335)의 소스 저항의 저항값과 소스 커패시터의 커패시턴스를 구하고 제1 수신 버퍼(315)의 부하 커패시터의 커패시턴스를 구할 수 있다.

상기 제1 전송 모드 및 상기 제2 전송 모드의 각각에 대하여, 디스에이블 되는 구성 요소는 인에이블되는 구성 요소의 모델링 변수의 값에 반영될 수 있다. 예를 들어, 제1 장치(310)가 송신부로서 동작하여 제1 출력 드라이버(311)가 출력 노드, 즉 제1 장치(310)의 패드(313)를 구동할 때, 디스에이블되는 제1 수신 버퍼(315)에 의한 기생 커패시턴스는 제1 출력 드라이버(311)를 모델링하는 경우의 소스 커패시터의 커패시턴스에 영향을 미치게 된다.

출력 드라이버들(311, 335)과 수신 버퍼들(315, 331)을 제외한 제1 장치(310)와 제2 장치(330)의 내부 회로들은 도 4에서 도시를 생략하였다. 전송 경로(350)는 인쇄 회로 기판(PCB: printed circuit board) 상의 배선, 버스 시스템 등의 임의의 전송 수단을 포함할 수 있다. 도 13 및 14에 도시된 바와 같이 송수신 시스템이 패키지 형태로 구현되는 경우에는 전송 경로(350)는 솔더 볼(solder ball), 기판 관통 비아(TSV: through-silicon via) 등을 포함할 수 있다.

도 5는 도4의 출력 드라이버의 일 예를 나타내는 회로도이다.

도 5를 참조하면, 출력 드라이버(311a)는 풀업부(pull-up unit)(10), 풀다운부(pull-down unit)(20) 및 프리드라이버(pre-driver)(30)를 포함하여 구현될 수 있다.

프리드라이버(30)는 내부 전송 신호(TD)에 기초하여 풀업 구동 신호(UP) 및 풀다운 구동 신호(DN)를 발생한다. 풀업부(10)와 풀다운부(20)의 교호적인 스위칭 동작을 위하여 풀업 신호(UP)와 풀다운 신호(DN)는 적절한 논리 레벨을 가질 수 있으며, 프리드라이버(30)에 의해 풀업 신호(UP)와 풀다운 신호(DN)의 상승 및 하강의 천이 타이밍이 제어될 수 있다. 예를 들어, 풀업부(10)와 풀다운부(20)가 동시에 턴온되어 전원 전압(VDD)과 접지 전압(VSS) 사이에 쇼트 전류가 흐르는 것을 방지하기 위하여 풀업 신호(UP)와 풀다운 신호(DN) 중 하나의 천이 타이밍이 적절하게 지연될 수 있다.

풀업부(10)는 전원 전압(VDD)과 출력 노드(313) 사이에 연결된 PMOS(p-channel metal oxide semiconductor) 트랜지스터(PM)를 포함할 수 있고, 풀다운부(10)는 접지 전압(VSS)과 출력 노드(313) 사이에 연결된 NMOS(n-channel metal oxide semiconductor) 트랜지스터(NM)를 포함할 수 있다. 내부 전송 신호(TD)가 논리 로우 레벨에서 논리 하이 레벨로 천이하면 풀업 신호(UP)에 응답하여 PMOS 트랜지스터(PM)가 턴온되고 풀다운신호(DN)에 응답하여 NMOS 트랜지스터(NM)가 턴오프되어 출력 노드(313)의 전압이 논리 하이 레벨로 상승한다. 반대로 내부 전송 신호(TD)가 논리 하이 레벨에서 논리 로우 레벨로 천이하면 풀업 신호(UP)에 응답하여 PMOS 트랜지스터(PM)가 턴오프되고 풀다운신호(DN)에 응답하여 NMOS 트랜지스터(NM)가 턴온되어 출력 노드(313)의 전압이 논리 로우 레벨로 하강한다.

도 6 및 7은 본 발명의 일 실시예에 따른 소스 저항의 저항값을 결정하는 방법을 설명하기 위한 도면들이다.

도 3의 모델에서 소스 저항의 저항값(RS)을 설정하는 것은 도 6 및 도 7의 방법을 이용할 수 있다. 먼저, 도6에 도시된 방법에 따라서 출력 드라이버(311a)의 전원 전압(VDD)과 출력 노드(313) 사이의 풀업 저항에 대한 제1 저항값(Rsp)을 결정하고, 출력 드라이버(311a)의 접지 전압(VSS)과 출력 노드(313) 사이의 풀다운 저항에 대한 제2 저항값(Rsn)을 결정한다. 이 후, 제1 저항값(Rsp)과 제2 저항값(Rsn)의 평균을 소스 저항의 저항값(RS)으로 설정한다.

도 6을 참조하면, 제1 저항값(Rsp)은 내부 전송 신호(TD)가 논리 로우 레벨에서 논리 하이 레벨로 천이할 때 턴온되는 도 5의 풀업부(10)의 턴온 저항값에 해당할 수 있다. 도 7을 참조하면, 제2 저항값(Rsn)은 내부 전송 신호(TD)가 논리 하이 레벨에서 논리 로우 레벨로 천이할 때 턴온되는 도 5의 풀다운부(20)의 턴온 저항값에 해당할 수 있다.

제1 저항값(Rsp)과 제2 저항값(Rsn)은 다음과 같이 결정될 수 있다. 먼저 개방된 전송 라인(50)에 대한 모델을 출력 노드(313)에 결합한다. 전송 라인(50)은 알고 있는 임피던스(Z0)를 가지며, 전송 라인(50)에 대한 모델은 상기 알고 있는 임피던스(Z0)로 설정될 수 있다. 이러한 상태에서 출력 드라이버(311a)의 풀업 동작시 상기 개방된 전송 라인(50)의 충전에 따른 출력 노드(313)의 정지 전압(V1)을 측정한다. 또한 출력 드라이버(311a)의 풀다운 동작시 상기 개방된 전송 라인(50)의 방전에 따른 출력 노드(313)의 정지 전압(V1)을 측정한다. 전송 라인(50)의 충전 및 방전에 따른 정지 전압(V1)의 두 값은 실질적으로 동일하며, 상이한 경우에는 평균값을 취할 수 있다.

이와 같이, 정지 전압(V1)을 측정 또는 시뮬레이션에 의해서 구하면 제1 저항값(Rsp)과 제2 저항값(Rsn)은 수학식 1 및 수학식 2에 의해 결정될 수 있다.

[수학식 1]

Rsp = Z0{(VDD/V1) - 1}

[수학식 2]

Rsn = Z0{V1/(VDD - 1)}

수학식 1 및 수학식 2에서 Rsp는 상기 제1 저항값, Rsn은 상기 제2 저항값, Z0는 상기 개방된 전송 라인(50)의 임피던스, VDD는 출력 드라이버(311a)의 전원 전압, V1은 출력 드라이버(311a)의 풀업 동작 및 풀다운 동작시 출력 노드(313)의 정지 전압을 나타낸다.

이와 같이, 알고 있는 임피던스를 갖는 개방된 전송 라인의 모델을 출력 노드(313)에 결합하여 정지 전압(V1)을 측정 또는 시뮬레이션함으로써 상승 신호의 경우에 해당하는 제1 저항값(Rsp)과 하강 신호의 경우에 해당하는 제2 저항값(Rsn)을 구할 수 있다. 제1 저항값(Rsp)과 2 저항값(Rsn)은 유사한 값을 가지며, 제1 저항값(Rsp)과 2 저항값(Rsn)의 평균을 소스 저항의 저항값(RS)으로 결정할 수 있다.

도 8은 본 발명의 일 실시예에 따른 소스 커패시터의 커패시턴스를 결정하는 방법을 설명하기 위한 도면이다.

도 3의 모델에서 소스 커패시터의 커패시턴스(CS)를 설정하는 것은 도 8의 방법을 이용할 수 있다. 도8에 도시된 방법에 따라서 주파수 영역에서의 교류 분석을 수행하여 출력 노드(313)에서의 임피던스를 추출함으로써 소스 커패시터의 커패시턴스(CS)를 결정할 수 있다.

여기서 상기 교류 분석은 출력 드라이버(311a)가 디스에이블된 상태에서 수행된다. 예를 들어, 도 5에서 풀업 신호(UP)를 논리 하이 레벨로 유지하고 풀다운 신호(DN)를 논리 로우 레벨로 유지하여 PMOS 트랜지스터(PM)와 NMOS 트랜지스터(NM)를 모두 턴오프시킴으로써 출력 드라이버(311a)를 디스에이블 시킬 수 있다. 이 때 출력 노드(313)는 플로팅 상태를 유지한다. 소스 커패시터의 커패시턴스(CS)는 출력 드라이버(311a)에 대한 모델임에도 불구하고 출력 드라이버(311a)가 디스에이블되고 제1 장치(310)가 수신 모드에서 동작하는 상태에서 출력 노드(313)의 임피던스가 추출되어야 한다.

이와 같이, 출력 드라이버(311a)가 디스에이블된 상태에서 출력 노드(313)에서의 임피던스를 추출하면 소스 커패시터의 커패시턴스(CS)는 하기의 수학식 3에 의해 결정될 수 있다.

[수학식 3]

CS = 1/{2πFIm(Z1)}

상기 수학식 3에서, CS는 소스 커패시터의 커패시턴스, F는 교류 분석에서의 동작 주파수, Im(Z1)는 상기 출력 노드(313)에서 추출된 임피던스의 허수부에 해당한다.

도면에 도시하지는 않았으나, 소스 커패시터의 커패시턴스(CS)를 구하는 것과 유사한 방법으로, 도 3의 모델에서 부하 커패시터의 커패시턴스(CL)를 설정할 수 있다. 즉 주파수 영역에서의 교류 분석을 수행하여 수신부의 입력 노드(333)에서의 임피던스를 추출함으로써 부하 커패시터의 커패시턴스(CL)를 결정할 수 있다.

이와 같이, 입력 노드(333)에서의 임피던스를 추출하면 부하 커패시터의 커패시턴스(CL)는 하기의 수학식 4에 의해 결정될 수 있다.

[수학식 4]

CL = 1/{2πFIm(Z2)}

상기 수학식 4에서, CL은 부하 커패시터의 커패시턴스, F는 교류 분석에서의 동작 주파수, Im(Z2)는 상기 입력 노드(333)에서 추출된 임피던스의 허수부에 해당한다.

도 9는 본 발명의 일 실시예에 따른 모델링 방법의 결과를 나타내는 도면이다.

도 9에서 곡선 C1은 실제 송수신 시스템에서 전송된 신호의 파형을 나타내고, 곡선 C2는 종래의 모델에서의 신호를 나타내며, 곡선 C3는 본 발명의 실시예에 따라서 송신부의 출력 노드에서의 용량성 특성이 포함되도록 출력 노드에 연결된 출력 드라이버의 모델을 설정한 경우의 신호를 나타낸다. 도 9에서 세로축은 수신부의 입력 노드에서의 전압을 나타내고, 세로축은 시간을 나타낸다.

종래에는 송수신 시스템을 모델링함에 있어서, 출력 노드에서의 용량성 특성을 제외하고 출력 드라이버를 소스 저항으로만 모델링하였다. 도 9에서 알 수 있듯이 이러한 종래의 모델링에 따른 곡선 C2는 모델링의 대상이 되는 곡선 C1으로 나타나는 실제 송수신 시스템의 전송 특성을 정확히 반영하지 못함을 알 수 있다. 반면에 본 발명의 실시예에 따라서 송신부의 출력 노드에서의 용량성 특성이 포함되도록 출력 드라이버를 모델링한 결과에 따른 곡선 C3는 곡선 C1에 매우 근접하며 실제 송수신 시스템의 전송 특성을 정확히 반영하고 있음을 알 수 있다.

종래에는 부정확한 모델링에 기초하여 수신부의 입력 노드에서의 신호 파형을 측정하여 아이 다이어그램을 구하여 정해진 규격의 만족 여부를 검토하였다. 만약 규격을 만족하지 못하는 경우에는 출력 드라이버의 사이즈를 변경하거나, 노이즈 발생을 감소하기 위해 출력 드라이버의 슬루율(slew rate)이 작아지도록 설계 변경을 하는 방식으로 만족할만한 아이 다이어그램이 확보될 때까지 설계 과정을 반복하였다. 이러한 종래의 설계 방법은 정확한 디자인 포인트를 결정하지 못한 상태에서 수행되므로 송수신 시스템의 설계 작업 시간이 증가하고 모델링된 송수신 시스템의 성능이 저하되는 결과를 초래한다.

전술한 바와 같이, 본 발명의 실시예에 따른 송수신 시스템의 모델링 방법은, 송신부의 출력 노드에서의 용량성 특성이 반영되도록 출력 드라이버의 모델을 설정함으로써 신속하게 적합한 디자인 포인트를 구하여 향상된 성능을 갖는 송수신 시스템을 설계하는데 이용될 수 있다.

도 10은 본 발명의 일 실시예에 따른 송수신 시스템의 설계 방법을 나타내는 순서도이다.

도 10을 참조하면, 먼저 송신부의 출력 노드에서의 용량성 특성이 포함되도록 송수신 시스템을 모델링한다(단계 S100). 송수신 시스템의 모델이 설정된 상태에서 상기 모델링의 변수들을 변화시키면서 상기 송수신 시스템의 전송 특성을 측정한다(단계 S200). 상기 측정 결과에 기초하여 상기 모델링의 변수들의 설계값들을 결정한다(단계 S300).

도1 내지 9를 참조하여 설명한 바와 같이, 상기 송신부의 출력 노드에서의 용량성 특성이 포함되도록 상기 출력 노드에 연결된 출력 드라이버에 대한 모델을 설정하고, 수신부의 입력 노드에 연결된 수신 버퍼에 대한 모델을 설정하고, 상기 송신부의 출력 노드와 상기 수신부의 입력 노드 사이의 전송 경로에 대한 모델을 설정한다. 상기 출력 드라이버에 대한 모델의 설정은, 상기 송신부의 출력 노드에 연결된 소스 저항을 설정하고, 상기 송신부의 출력 노드와 접지 사이에 연결된 소스 커패시터를 설정함으로써 수행될 수 있다. 이와 같이, 적합한 모델링을 통하여 최적의 디자인 포인트를 용이하게 구할 수 있다.

여기서, 상기 출력 드라이버의 전원 전압과 상기 출력 노드 사이의 풀업 저항에 대한 제1 저항값을 결정하고, 상기 출력 드라이버의 접지 전압과 상기 출력 노드 사이의 풀다운 저항에 대한 제2 저항값을 결정하고, 상기 제1 저항값과 상기 제2 저항값의 평균을 상기 소스 저항의 저항값으로 설정할 수 있다. 또한, 주파수 영역에서의 교류 분석을 수행하여 상기 송신부의 출력 노드에서의 임피던스를 추출함으로써 상기 소스 커패시터의 커패시턴스를 결정하고, 주파수 영역에서의 교류 분석을 수행하여 상기 수신부의 입력 노드에서의 임피던스를 추출함으로써 상기 부하 커패시터의 커패시턴스를 결정할 수 있다.

이러한 모델링의 경우에, 상기 송수신 시스템의 전송 특성을 측정하기 위한 상기 모델링의 변수들은, 상기 출력 드라이버의 모델링에 의한 소스 저항의 저항값(RS)과 소스 커패시터의 커패시턴스(CS) 및 수신 버퍼의 모델링에 의한 부하 커패시터의 커패시턴스(CL)를 포함할 수 있다.

송수신 시스템의 전송 특성은, 전술한 바와 같이 상기 송신부로부터 전송된 신호의 아이 사이즈(eye size)를 상기 수신부의 입력 노드에서 측정함으로써 수행될 수 있다.

도 11 및 12는 본 발명의 일 실시예에 따른 송수신 시스템의 설계 과정에서 측정되는 전송 특성의 예를 나타내는 도면들이다.

도 11은 전송 특성이 양호하지 못한 경우의 아이 다이어그램을 나타내고, 도 12는 본 발명의 실시예에 따른 송수신 시스템의 모델링에 기초하여 구현된 전송 특성이 양호한 경우의 아이 다이어그램을 나타낸다.

도 11을 참조하면, 적합한 모델링의 변수값들이 선택되지 않은 경우에는 오버 슈팅(overshooting), 언더 슈팅(undershooting), 링백(rignback) 등의 노이즈가 심하여 스큐(skew)가 약 202 ps(pico second), 아이 사이즈가 약 490 ps 로서 전송 특성이 양호하지 않음을 알 수 있다. 반면에 도 12를 참조하면, 적합한 모델링의 변수값들이 선택된 경우에는 오버 슈팅, 언더 슈팅, 링백 등의 노이즈가 현저히 감소하여 스큐가 약 123 ps로 감소하고, 아이 사이즈가 약 1030 ps 로 증가하여 전송 특성이 매우 양호해짐을 알 수 있다.

이와 같이, 정확한 디자인 포인트, 즉 최적의 모델 타입 및 모델링 변수값들을 구하여 송수신 시스템을 설계함으로써, 설계 시간을 단축하고 송수신 시스템의 성능을 향상시킬 수 있다.

도 13 및 14는 본 발명의 실시예들에 따른 모델링 및 설계를 위한 패키지 형태의 송수신 시스템을 나타내는 블록도들이다.

도 13 및 14에 도시된 바와 같이, 도 2 및 4의 송수신 시스템들은 시스템-인-패키지(SIP: system-in-package) 형태로 구현될 수 있다. 예를 들어, 도 4의 양방향 송수신 시스템에 포함된 제1 장치(310) 및 제2 장치(330)는 도 13 및 14의 컨트롤러 칩(410, 510) 및 메모리 칩(430, 530)에 각각 해당할 수 있다.

도 13을 참조하면, 패키지(4000)는 베이스 기판(BASE)(470), 베이스 기판(470)의 상부에 배치된 컨트롤러 칩(CTRL)(410) 및 컨트롤러 칩(410)의 상부에 배치된 적어도 하나의 반도체 메모리 칩(MEM)(430)을 포함할 수 있다. 베이스 기판(470)은 인쇄회로기판(PCB; printed circuit board)일 수 있으며, 컨트롤러 칩(410)은 마이크로 프로세서(MPU; microprocessor unit)를 포함할 수 있다. 칩들이 적층된 후 레진(490) 등으로 패키지(40000)의 상부를 도포할 수 있다. 입출력 범프들(450)을 통하여 반도체 메모리 칩(430)과 컨트롤러 칩(410)이 전기적으로 연결되고, 컨트롤러 칩(410)과 인쇄 회로 기판(470)은 와이어(460)를 이용한 본딩 방식에 의해 전기적으로 연결될 수 있다. 인쇄 회로 기판(470)의 하면에는 외부 장치와의 전기적 연결을 위한 범프(480)가 형성될 수 있다. 도 13의 패키지 형태에서는 베이스 기판(470) 내의 배선을 경유하지 않고, 컨트롤러 칩(410)과 메모리 칩(430)이 직접 전기적으로 연결될 수 있다.

도 14를 참조하면, 패키지(5000)는 베이스 기판(BASE)(570), 베이스 기판(570)의 상부에 배치된 컨트롤러 칩(CTRL)(510) 및 적어도 하나의 반도체 메모리 칩(MEM)(530)을 포함할 수 있다. 베이스 기판(470)은 인쇄회로기판일 수 있으며, 컨트롤러 칩(510)과 메모리 칩(530)은 각각 와이어(550, 560, 562)를 이용한 본딩 방식에 의해 인쇄 회로 기판(570)과 전기적으로 연결될 수 있다. 즉, 컨트롤러 칩(510)과 메모리 칩(530)은 인쇄 회로 기판(570) 내의 배선을 통하여 서로 전기적으로 연결될 수 있다.

도 13 및 14에 예시한 바와 같이, 송수신 시스템은 다양한 패키지 형태로 구현될 수 있으며, 이에 따라, 도 2 및 4의 전송 경로(150, 350)의 특성이 결정될 수 있다. 전송 경로(150, 350)는 인쇄 회로 기판 상의 배선, 버스 시스템 등의 임의의 전송 수단을 포함할 수 있으며, 도 13 및 14에 도시된 바와 같이 송수신 시스템이 패키지 형태로 구현되는 경우에는 전송 경로(150, 350)는 솔더 볼(solder ball) 형태의 범프(450), 기판 관통 비아(TSV: through-silicon via) 와이어(550) 등을 포함할 수 있다.

본 명세서에서는 칩-투-칩 인터페이스의 설계에 있어서, 종래에는 고려되지 않았던 드라이버 커패시턴스 효과(driver capacitance effect) 자체가 매우 중요한 역할을 한다는 사실을 설명하고, 이를 고려할 수 있는 새로운 모델링 방법 및 설계 방법에 대하여 설명하였다. 이러한 모델링 방법 및 설계 방법을 이용하여 적절한 디자인 포인트를 탐색함으로써 효과적인 고속 동작 인터페이스의 설계가 용이하게 구현될 수 있다.

본 발명의 실시예들에 따른 송수신 시스템의 모델링 방법 및 설계 방법은 신호를 송신하고 수신하는 임의의 시스템 개발에 유용하게 이용될 수 있다. 특히, 고속으로 동작하는 인터페이스가 요구되는 메모리 장치 및 시스템에 본 발명의 실시예들에 따른 송수신 시스템의 모델링 방법 및 설계 방법이 더욱 유용하게 이용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

1000, 3000: 송수신 시스템
2000: 송수신 시스템 모델
110, 310: 송신부 130, 330: 수신부
150, 350: 전송 경로 111, 311: 출력 드라이버
131, 331: 수신 버퍼
4000, 5000: 패키지

Claims (10)

1. 송신부의 출력 노드에서의 용량성 특성이 포함되도록 상기 출력 노드에 연결된 출력 드라이버에 대한 모델을 설정하는 단계;
   수신부의 입력 노드에 연결된 수신 버퍼에 대한 모델을 설정하는 단계; 및
   상기 송신부의 출력 노드와 상기 수신부의 입력 노드 사이의 전송 경로에 대한 모델을 설정하는 단계를 포함하는 송수신 시스템의 모델링 방법.
2. 제1 항에 있어서, 상기 출력 드라이버에 대한 모델을 설정하는 단계는,
   상기 출력 드라이버를 하나의 저항 및 하나의 커패시터로 치환하는 단계를 포함하는 것을 특징으로 하는 송수신 시스템의 모델링 방법.
3. 제1 항에 있어서, 상기 출력 드라이버에 대한 모델을 설정하는 단계는,
   상기 송신부의 출력 노드에 연결된 소스 저항을 설정하는 단계; 및
   상기 송신부의 출력 노드와 접지 사이에 연결된 소스 커패시터를 설정하는 단계를 포함하는 것을 특징으로 하는 송수신 시스템의 모델링 방법.
4. 제3 항에 있어서, 상기 소스 저항을 설정하는 단계는,
   상기 출력 드라이버의 전원 전압과 상기 출력 노드 사이의 풀업 저항에 대한 제1 저항값을 결정하는 단계;
   상기 출력 드라이버의 접지 전압과 상기 출력 노드 사이의 풀다운 저항에 대한 제2 저항값을 결정하는 단계; 및
   상기 제1 저항값과 상기 제2 저항값의 평균을 상기 소스 저항의 저항값으로 설정하는 단계를 포함하는 것을 특징으로 하는 송수신 시스템의 모델링 방법.
5. 제4 항에 있어서, 상기 제1 저항값을 결정하는 단계 및 상기 제2 저항값을 결정하는 단계는,
   개방된 전송 라인에 대한 모델을 상기 출력 노드에 결합하는 단계;
   상기 출력 드라이버의 풀업 동작 및 풀다운 동작시 상기 개방된 전송 라인의 충전 및 방전에 따른 상기 출력 노드의 정지 전압을 측정하는 단계를 포함하는 것을 특징으로 하는 송수신 시스템의 모델링 방법.
6. 제5 항에 있어서, 상기 제1 저항값 및 상기 제2 저항값은 하기의 수학식들
   Rsp = Z0{(VDD/V1) - 1},
   Rsn = Z0{V1/(VDD - 1)}
   에 의해 결정되고,
   상기의 수학식들에서 Rsp는 상기 제1 저항값, Rsn은 상기 제2 저항값, Z0는 상기 개방된 전송 라인의 임피던스, VDD는 상기 출력 드라이버의 전원 전압, V1은 상기 출력 드라이버의 풀업 동작 및 풀다운 동작시 상기 출력 노드의 정지 전압인 것을 특징으로 하는 송수신 시스템의 모델링 방법.
7. 제3 항에 있어서, 상기 소스 커패시터를 설정하는 단계는,
   주파수 영역에서의 교류 분석을 수행하여 상기 출력 노드에서의 임피던스를 추출하는 단계를 포함하는 것을 특징으로 하는 송수신 시스템의 모델링 방법.
8. 제7항에 있어서,
   상기 교류 분석은 상기 출력 드라이버가 디스에이블된 상태에서 수행되는 것을 특징으로 하는 송수신 시스템의 모델링 방법.
9. 제8 항에 있어서,
   상기 소스 커패시터의 커패시턴스는 하기의 수학식
   CS = 1/{2πFIm(Z1)}
   에 의해 결정되고,
   상기 수학식에서, CS는 소스 커패시터의 커패시턴스, F는 교류 분석에서의 동작 주파수, Im(Z1)는 상기 출력 노드에서 추출된 임피던스의 허수부인 것을 특징으로 하는 송수신 시스템의 모델링 방법.
10. 송신부의 출력 노드에서의 용량성 특성이 포함되도록 송수신 시스템을 모델링하는 단계;
    상기 모델링의 변수들을 변화시키면서 상기 송수신 시스템의 전송 특성을 측정하는 단계; 및
    상기 측정 결과에 기초하여 상기 모델링의 변수들의 설계값들을 결정하는 단계를 포함하는 송수신 시스템의 설계 방법.

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