JP2013229812A - 送信回路及びそれを備えた半導体集積回路 - Google Patents

Abstract

【課題】誤動作を回避した信号伝達が可能な送信回路を提供すること。
【解決手段】一実施の形態によれば、送信回路Ｔｘ１は、一端Ｔ１に電源電圧ＶＤＤ０が供給される一次側コイルＬ１１の他端Ｔ２と、電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０と、の間にそれぞれ設けられたトランジスタＭＰ２１，ＭＮ２１と、一次側コイルＬ１１に電流を流さない場合、トランジスタＭＰ２１をオンし、トランジスタＭＮ２１をオフする制御回路と、を備える。
【選択図】図１

Description

本発明は送信回路及びそれを備えた半導体集積回路に関し、例えば交流結合素子を介して信号を送信する送信回路及びそれを備えた半導体集積回路に関する。

電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、配線により直接信号を伝達すると、伝達する信号の直流電圧成分に生じた電圧差によって半導体チップの破損や信号伝達の不具合が生じることがある。そこで、電源電圧の異なる複数の半導体チップ間で信号を伝達する場合、半導体チップ間を交流結合素子で接続し、交流信号のみを伝達することが行われる。この交流結合素子には、コンデンサやトランスフォーマがある。

トランスフォーマは、一次側コイルと二次側コイルとが磁気的に結合される交流結合素子である。交流結合素子としてトランスフォーマを用いた場合、トランスフォーマの一次側コイルと二次側コイルとの巻線比を調整することにより、送信側の半導体チップから送信される信号（送信信号）の電圧振幅に関わらず、受信側の半導体チップに適切な電圧振幅の信号（受信信号）が伝達される。そのため、異なる電源電圧で動作する半導体チップ間の通信をトランスフォーマを介して行うことにより、送信信号又は受信信号の電圧振幅を半導体チップ上で調整する必要が無くなる。以下の説明では、半導体チップ上に形成されたトランスフォーマを場合に応じてオンチップトランスフォーマと称す。

関連する技術が、非特許文献１に開示されている。

非特許文献１に開示されたアイソレータは、一次側コイルの一端及び他端にそれぞれ設けられたトランジスタをオンすることにより、当該一次側コイルに一時的に電流を流している。それにより、二次側コイルには、一次側コイルに流れる電流の変化に応じた起電力（パルス信号）が発生する。

S, Kaeriyama, S. Uchida, M. Furumiya, M. Okada, M. Mizuno, "A 2.5kV isolation 35kV/us CMR 250Mbps 0.13mA/Mbps digital isolator in standard CMOS with an on-chip small transformer", 2010 Symposium on VLSI Circuits, Technical Digest of Technical Papers, 2010, pp197-198

非特許文献１に開示されたアイソレータは、一次側コイルに電流を流さない場合、当該一次側コイルの一端（又は他端）に設けられたトランジスタの全てをオフにしている。つまり、このアイソレータは、一次側コイルに電流を流さない場合、当該一次側コイルの一端又は他端をオープン状態（ＨｉＺ状態）にしている。

そのため、送信側チップの接地電圧と受信側チップの接地電圧との差電圧（コモンモード電圧）が大きく変動すると、コイル間に形成される寄生容量により、一次側コイルのオープン状態の端の電圧は大きく変動してしまう。それにより、一次側コイルに意図しない電流が流れてしまい、誤動作を引き起こすという問題があった。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、送信回路は、一端が第１電源に接続された前記一次側コイルの他端と、第１及び第２電源と、の間にそれぞれ設けられた第１及び第２トランジスタと、前記一次側コイルに電流を流さない場合、前記第１トランジスタをオンし、前記第２トランジスタをオフする制御回路と、を備える。

また、一実施の形態によれば、送信回路は、一端が第１電源に接続された前記一次側コイルの他端と、第１及び第２電源と、の間にそれぞれ設けられた第１及び第２トランジスタと、前記第１及び第２トランジスタをオンすることにより、前記一次側コイルに中間電流を流す制御回路と、を備える。

前記一実施の形態によれば、誤動作を回避した信号伝達が可能な送信回路を提供することができる。

実施の形態１にかかる半導体集積回路を示すブロック図である。 実施の形態１にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１にかかる半導体集積回路の動作を示すタイミングチャートである。 実施の形態１にかかるドライブ回路の等価回路を示す図である。 実施の形態１にかかるドライブ回路の等価回路を示す図である。 実施の形態１にかかるドライブ回路の等価回路を示す図である。 実施の形態１にかかる半導体集積回路の効果を説明するための図である。 実施の形態１にかかる半導体集積回路の効果を説明するための図である。 実施の形態１にかかる半導体集積回路の効果を説明するための図である。 実施の形態２にかかる受信回路の第１の構成例を示すブロック図である。 実施の形態２にかかる正パルス判定回路（負パルス判定回路）の具体的構成例を示す図である。 実施の形態２にかかる受信回路の第２の構成例を示すブロック図である。 実施の形態２にかかる受信回路の第３の構成例を示すブロック図である。 実施の形態２にかかる正パルス判定回路（負パルス判定回路）の具体的構成例を示す図である。 実施の形態３にかかる送信回路の構成例を示す図である。 実施の形態３にかかる半導体集積回路の動作を示すタイミングチャートである。 実施の形態３にかかるドライブ回路の等価回路を示す図である。 実施の形態３にかかるドライブ回路の等価回路を示す図である。 実施の形態３にかかるドライブ回路の等価回路を示す図である。 実施の形態３にかかるドライブ回路の等価回路を示す図である。 実施の形態３にかかるドライブ回路の等価回路を示す図である。 実施の形態４にかかる半導体集積回路の動作を示すタイミングチャートである。 実施の形態５にかかる送信回路の構成例を示す図である。 実施の形態５にかかる半導体集積回路の動作を示すタイミングチャートである。 実施の形態６にかかる半導体集積回路の動作を示すタイミングチャートである。 実施の形態７にかかる送信回路の構成例を示す図である。 実施の形態７にかかる半導体集積回路の動作を示すタイミングチャートである。 実施の形態８にかかる送信回路の構成例を示す図である。 実施の形態８にかかる送信回路の動作の一例を示すタイミングチャートである。 実施の形態８にかかる送信回路の動作の一例を示すタイミングチャートである。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路の実装状態を示す模式図である。 実施の形態１〜８にかかる半導体集積回路が適用されるインバータ装置を示す図である。 実施の形態１〜８にかかる半導体集積回路が適用されるインバータ装置の動作を示すタイミングチャートである。 従来のアイソレータの構成を示す図である。 従来のアイソレータの動作を示すタイミングチャートである。 従来のアイソレータに発生し得る問題点を説明するための図である。 従来のアイソレータに発生し得る問題点を説明するための図である。 従来のアイソレータに発生し得る問題点を説明するための図である。 従来のアイソレータに発生し得る問題点を説明するための図である。 従来のアイソレータに発生し得る問題点を説明するための図である。 従来のアイソレータに発生し得る問題点を説明するための図である。 従来のアイソレータに発生し得る問題点を説明するための図である。

＜発明者らによる事前検討＞
実施の形態の説明をする前に、本発明者らが従来のアイソレータについて事前検討した内容を説明する。

図３９は、非特許文献１に開示されたアイソレータの構成を示す図である。図３９に示すアイソレータでは、一次側コイル（送信側コイル）Ｌ１１'の一端Ｔ１'と、電源電圧端子ＶＤＤ０'と、の間に、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ６１が設けられる。一次側コイルＬ１１'の一端Ｔ１'と、接地電圧端子ＧＮＤ０'と、の間に、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ６１が設けられる。また、一次側コイルＬ１１'の他端Ｔ２'と、電源電圧端子ＶＤＤ０'と、の間に、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ６２が設けられる。一次側コイルＬ１１'の他端Ｔ２'と、接地電圧端子ＧＮＤ０'と、の間に、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ６２が設けられる。トランジスタＭＰ６１のゲートには、送信データＶＩＮの反転信号が供給され、トランジスタＭＰ６２のゲートには、送信データＶＩＮの正転信号が供給される。したがって、トランジスタＭＰ６１，ＭＰ６２では、相補的にオンオフが制御される。さらに、送信データＶＩＮを受け、トランジスタＭＮ６１，ＭＮ６２の各ゲートにそれぞれＮ１，Ｎ２の制御信号を出力するパルスジェネレータ（Pulse Generator）と２つのプリドライバ（Pre-driver）と、が設けられている。

図４０、図４２Ａ，図４２Ｂは、図３９に示すアイソレータの動作を示すタイミングチャートである。図４０、図４２Ａ、図４２Ｂでは、図３９に示すアイソレータに入力される送信データＶＩＮが、Ｌレベル→Ｈレベル→Ｌレベルの順に変化する場合の動作の例を示している。なお、本明細書では、Ｌレベルはローレベル（Low-level）、Ｈレベルはハイレベル（High-level）の電位を表すものとし、以下、Ｌレベル、Ｈレベルと称する。

まず、図４０に示すように、図３９に示すアイソレータは、送信データＶＩＮがＬレベルからＨレベルに変化する場合、信号Ｎ２を一時的にＬレベルからＨレベルに上げる。その後、徐々に信号Ｎ２をＬレベルに戻す。また、送信データＶＩＮがＨレベルからＬレベルに変化する場合、信号Ｎ１を一時的にＬレベルからＨレベルに上げる。その後、徐々に信号Ｎ１をＬレベルに戻す。

図４２Ｂは、図３９に示すアイソレータに送信データＶＩＮがＬレベル→Ｈレベル→Ｌレベルのように入力された場合の一次側コイルＬ１１'の端子Ｔ１'の電圧Ｖ１'，端子Ｔ２'の電圧Ｖ２'、端子Ｔ１'から端子Ｔ２'に流れる電流Ｉ１'、二次側コイルＬ１２'の両端間の電圧Ｖ３４'を示す。

図４０、図４２Ｂに示すように、送信データＶＩＮがＬレベルの状態を保持している場合、トランジスタＭＰ６１，ＭＮ６１，ＭＮ６２がオフし、トランジスタＭＰ６２がオンする。このとき、一次側コイルＬ１１'には電流Ｉ１'が流れないため、二次側コイル（受信側コイル）Ｌ１２'の電圧Ｖ３４'は変化しない。

次に、送信データＶＩＮがＬレベルからＨレベルに変化すると（時刻ｔ００）、トランジスタＭＰ６１がオンし、信号Ｎ２が一時的にＨレベルとなってトランジスタＭＮ６２もオンし、トランジスタＭＰ６２，ＭＮ６１がオフする。端子Ｔ１'はトランジスタＭＰ６１を介して電源電圧端子ＶＤＤ０'に接続されるため電圧変動は小さい。図４２Ｂでは、説明を簡素化するため、トランジスタＭＰ６１のオン抵抗をほぼ０として実質的に端子Ｔ１'の電圧Ｖ１'の電圧変動が無いものとして記している。一方、端子Ｔ２'はトランジスタＭＮ６２を介して接地電圧端子ＧＮＤ０'に接続されるため、接地電圧ＧＮＤ０'のレベル（≒０Ｖ）に下がる。したがって、端子Ｔ１'と端子Ｔ２'との間に、Ｖ１'−Ｖ２'＝ＶＤＤ０−ＧＮＤ０'の電位差を発生させる。それにより、一次側コイルＬ１１'の一端Ｔ１'から他端Ｔ２'に向けて電流Ｉ１'が流れるため、二次側コイルＬ１２'には、一次側コイルＬ１１'の電流変化（ｄＩ１'／ｄｔ）に応じた起電力が発生する。それにより、二次側コイルＬ１２'の電圧Ｖ３４'は一時的に上昇する。つまり、二次側コイルＬ１２'には、正振幅のパルス信号が発生する。

その後、信号Ｎ２の緩やかな立ち下がりによりトランジスタＭＮ６２が緩やかにオンからオフに切り替わる（時刻ｔ０１）。つまり、トランジスタＭＮ６２の抵抗値が緩やかに上昇する。それにより、一次側コイルＬ１１'の一端Ｔ１'から他端Ｔ２'に向けて流れていた電流の流れが止まる。また、信号Ｎ２の緩やかな立ち下りとともに電流Ｉ１'が減少に転じるので、この減少の変化（ｄＩ１'／ｄｔ）に応じた起電力が二次側コイルＬ１２'に発生する。二次側コイルの電圧Ｖ３４'は一時的に低下する。つまり、二次側コイルには、負振幅のパルス信号（カウンターパルス）が発生する。図３９に示すアイソレータは、信号Ｎ２の緩やかな立ち下りを実現することによりカウンターパルスの振幅を小さくし、カウンターパルスが受信回路側で問題とならないようにしている。

送信データＶＩＮがＨレベルの状態を保持している場合、トランジスタＭＰ６１がオンし、トランジスタＭＰ６２，ＭＮ６１，ＭＮ６２がオフする。このとき、一次側コイルＬ１１'には電流Ｉ１'が流れないため、二次側コイルＬ１２'の電圧Ｖ３４'は変化しない。

次に、送信データＶＩＮがＨレベルからＬレベルに変化すると（時刻ｔ０３）、トランジスタＭＰ６２がオンし、信号Ｎ１が一時的にＨレベルとなってトランジスタＭＮ６１もオンし、トランジスタＭＰ６１，ＭＮ６２がオフする。それにより、一次側コイルＬ１１'の他端Ｔ２'から一端Ｔ１'に向けて電流Ｉ１'が流れるため、二次側コイルＬ１２'には一次側コイルＬ１１'の電流変化（ｄＩ１'／ｄｔ）に応じた起電力が発生する。それにより、二次側コイルＬ１２'の電圧Ｖ３４'は一時的に低下する。つまり、二次側コイルＬ１２'には、負振幅のパルス信号が発生する。

その後、信号Ｎ１の緩やかな立ち下がりによりトランジスタＭＮ６１が緩やかにオフからオンに切り替わる（時刻ｔ０４）。つまり、トランジスタＭＮ６１の抵抗値が緩やかに上昇する。それにより、一次側コイルＬ１１'の他端Ｔ２'から一端Ｔ１'に向けて流れていた電流の流れが止まる。なお、時刻ｔ０４においてもカウンターパルスが発生する。

図４２Ａは、図３９に示すアイソレータにおいて、送信側コイルＬ１１'の端子Ｔ１'及び端子Ｔ２'と、電源電圧端子ＶＤＤ０'又は接地電圧端子ＧＮＤ０'間のインピーダンスの変化を示す図である。ここで、Ｒ_{Ｔ１'−ＶＤＤ０'}は端子Ｔ１'とＶＤＤ０'間のインピーダンス、Ｒ_{Ｔ１'−ＧＮＤ０'}は端子Ｔ１'とＧＮＤ０'間のインピーダンス、Ｒ_{Ｔ２'−ＶＤＤ０'}は端子Ｔ２'とＶＤＤ０'間のインピーダンス、Ｒ_{Ｔ２'−ＧＮＤ０'}は端子Ｔ２'とＧＮＤ０'間のインピーダンスを示す。したがって、実質的に、Ｒ_{Ｔ１'−ＶＤＤ０'}はトランジスタＭＰ６１、Ｒ_{Ｔ１'−ＧＮＤ０'}はトランジスタＭＮ６１、Ｒ_{Ｔ２'−ＶＤＤ０'}はトランジスタＭＰ６２、Ｒ_{Ｔ２'−ＧＮＤ０'}はトランジスタＭＮ６２のインピーダンスである。したがって、各トランジスタがオンのときはオン抵抗値となり、オフのときはＨｉｇｈ−Ｚ(オープン状態)である。また、説明の都合上、ＲＴ１'−ＶＤＤ０'とＲＴ１'−ＧＮＤ０'との合成インピーダンスをＴ１'側のインピーダンス、ＲＴ２'−ＶＤＤ０'とＲＴ２'−ＧＮＤ０'との合成インピーダンスをＴ２'側のインピーダンスと称す。また、説明の簡易化のため、各トランジスタ(ＭＰ６１，ＭＰ６２，ＭＮ６１，ＭＮ６２)は、同じオン抵抗（Ｒｏｎ）を有するものとする。オン抵抗Ｒｏｎの抵抗値は、図中、ＲＯＮと記されている。

ここで、図３９に示すアイソレータは、送信データＶＩＮがＬレベルからＨレベルに変化した際に、Ｔ１'側、Ｔ２'側双方のインピーダンスが低くなる。送信データＶＩＮがＨレベルからＬレベルに変化した際にも、Ｔ１'側、Ｔ２'側双方のインピーダンスが低くなる。一方、送信データＶＩＮがＬレベルの状態を保持している場合（一次側コイルＬ１１'に電流を流さない場合）、一次側コイルＬ１１'の一端Ｔ１'側に設けられたトランジスタＭＰ６１，ＭＮ６１を何れもオフにしている。つまり、一次側コイルＬ１１'の一端Ｔ１'がオープン状態（ＨｉＺ状態）になっている。換言すると、Ｔ１'側のインピーダンスがほぼＨｉｇｈ−Ｚと高くなっている。また、図３９に示すアイソレータは、送信データＶＩＮがＨレベルの状態を保持している場合（一次側コイルＬ１１'に電流を流さない場合）、一次側コイルＬ１１'の他端Ｔ２'側に設けられたトランジスタＭＰ６２，ＭＮ６２を何れもオフにしている。つまり、一次側コイルＬ１１'の他端Ｔ２'がオープン状態（ＨｉＺ状態）になっている。換言すると、Ｔ２'側のインピーダンスがほぼＨｉｇｈ−Ｚと高くなっている。

そのため、送信側チップの接地電圧ＧＮＤ０'と受信側チップの接地電圧との差電圧（コモンモード電圧）が大きく変動すると、コイル間に形成される寄生容量により、一次側コイルの両端Ｔ１'，Ｔ２'のうちオープン状態の端の電圧は大きく変動してしまう。このコモンモード電圧の変動をコモンモードノイズとも称する。それにより、一次側コイルＬ１１'に意図しない電流が流れてしまい、誤動作を引き起こす可能性がある。以下、より詳細に説明する。

図４１Ａ及び図４１Ｂは、コモンモード電圧が変動した場合における、従来のアイソレータの動作を示すタイミングチャートである。ここでは、図３９に示す回路において、送信側コイルＬ１１'を駆動するドライバ（あるいは送信側チップ）の接地電圧ＧＮＤ０'と受信側コイルＬ１２'を備えた受信回路（あるいは受信側チップ）の接地電圧との差電圧であるコモンモード電圧ＶＣＭ'が変動する場合について考察する。図４１Ａ，図４１Ｂではコモンモード電圧ＶＣＭ'の変動が５００Ｖ、送信側チップのＶＤＤ０'が５Ｖ、ＧＮＤ０'が０Ｖのケースを例示的に示している。なお、図４１Ａは、理想的な動作を示し、図４１Ｂは、実際に起こり得る動作を示している。また、図４１Ａ及び図４１Ｂでは、一次側コイルＬ１１'の他端Ｔ２'がオープン状態（ＨｉＺ状態）である場合を例に説明する。また、Ｖ１'は、一次側コイルＬ１１'の一端Ｔ１'の電圧を示し、Ｖ２'は、一次側コイルの他端Ｔ２'の電圧を示す。

図４１Ａに示すように、理想的には、コモンモード電圧ＶＣＭ'が変動した場合でも、一次側コイルＬ１１'の両端Ｔ１'，Ｔ２'の電圧Ｖ１'，Ｖ２'は変動しないことが望ましい。しかしながら、図４１Ｂに示すように、実際には、コモンモード電圧ＶＣＭ'が変動した場合、電源電圧端子ＶＤＤ０'に接続された端子Ｔ１'の電圧Ｖ１'はほとんど変動しないが、オープン状態の端子Ｔ２'の電圧Ｖ２'は、コイル間に形成された寄生容量により大きく変動してしまう。

それにより、一次側コイルＬ１１'の両端Ｔ１'，Ｔ２'には電位差が生じるため、当該一次側コイルＬ１１'には意図しない電流が流れてしまう。それにより、二次側コイルＬ１２'には、一次側コイルＬ１１'の電流変化に応じた起電力が発生してしまう。つまり、二次側コイルＬ１２'には、意図しないパルス信号が発生してしまう。その結果、誤動作を引き起こす可能性がある。つまり、送信側コイルの一方の端子をオープン状態に据え置くと、送信回路と受信回路との設置電位の差電圧（コモンモード電圧ＶＣＭ'）の変動によるノイズにより誤動作を引き起こす怖れがある。また、送信側コイルの一方の端子と接地線あるいは電源線との間のインピーダンスが高ければ、程度の差はあるが、同様の現象が生じる。

続いて、このコモンモード電圧ＶＣＭ'の変動によるノイズの発生タイミングによる影響を、図４２Ｃ，図４２Ｄ，図４２Ｅを参照して考察する。図４２Ｃ、図４２Ｄ、図４２Ｅは、コモンモード電圧ＶＣＭ'が変動した場合における、従来のアイソレータの動作を示すタイミングチャートである。なお、図４２Ｃは、コモンモード電圧ＶＣＭ'が送信データＶＩＮの変化と同時に、図４２Ｄは、コモンモード電圧ＶＣＭ'がカウンターパルスの発生するタイミングで、図４２Ｅは、コモンモード電圧ＶＣＭ'がアイソレータのアイドル状態（すなわち、伝送データＶＩＮの変化がない）のタイミングでそれぞれ変化した場合を示している。

まず、図４２Ｃを参照して、コモンモード電圧ＶＣＭ'が送信データＶＩＮの変化と同時に変化した場合について考える。この場合、コモンモード電圧ＶＣＭ'の変動によるノイズは、時刻ｔ００付近で発生する。このとき、一次側コイルＬ１１'はまさに電流Ｉ１'を流したタイミングであり、トランジスタＭＰ６１，ＭＮ６２が何れもオンの状態となる。このとき、端子Ｔ１'はＶＤＤ０'に端子Ｔ２'はＧＮＤ０'にそれぞれ低いインピーダンスで接続される。したがって、コモンモード電圧ＶＣＭ'の変動によるノイズは小さい。また、コモンモード電圧ＶＣＭ'の変動によるノイズは一次側コイルＬ１１'と二次側コイルＬ１２'とのカップリング容量によるものなので、端子Ｔ１'の電圧Ｖ１'と端子Ｔ２'の電圧Ｖ２'が同じように変動する。したがって、Ｖ１'−Ｖ２'の電位差はほとんど変動せず、Ｉ１'，Ｖ３４'は影響をほとんど受けない。

次に、図４２Ｄを参照して、コモンモード電圧ＶＣＭ'がカウンターパルスの発生するタイミングで変化した場合について考える。この場合、コモンモードＶＣＭ'の変動によるノイズは、時刻ｔ０１付近で発生する。このとき、電流Ｉ１'は徐々に減少するタイミングであり、カウンターパルスが生じている。また、このとき、トランジスタＭＰ６１がオンであるが、ＭトランジスタＮ６２がオンからオフの状態に変わっていくため、次第に端子Ｔ２'側のインピーダンスが増加する。そのため端子Ｔ２'がコモンモードＶＣＭ'の変動の影響を受けやすくなる。そして、電圧Ｖ３４'はそもそも発生するカウンターパルスの振幅に、このコモンモード電圧ＶＣＭ'の変動によるノイズの振幅が重畳されるので、誤判定(誤動作)が起こりやすくなる。

次に、図４２Ｅを参照して、コモンモード電圧ＶＣＭ'がアイソレータのアイドル状態（すなわち、伝送データＶＩＮの変化がない）のタイミングで変化した場合について考える。この場合、コモンモード電圧ＶＣＭ'の変動によるノイズは、時刻ｔ０２付近で発生する（時刻ｔ０１から時刻ｔ０３の間）。端子Ｔ２'がほぼ完全にオープンなので、端子Ｔ２'だけコモンモード電圧ＶＣＭ'の変動の影響を受けやすくなる。Ｖ１'とＶ２'とでコモンモード電圧ＶＣＭ'の変動の影響の受け方が異なるので、コモンモード電圧ＶＣＭ'の変動によって電流が流れ、ノイズが発生して電圧Ｖ３４'が変動するため、誤判定(誤動作)が起こりやすくなる。

以上は、送信データＶＩＮがＬレベルからＨレベルに変化した場合について記したが、ＨレベルからＬレベルに変化する場合も同様である。

要するに、コモンモード電圧ＶＣＭ'の変動によるノイズ（コモンモードノイズ）は、コモンモード電圧ＶＣＭ'が、アイソレータのアイドル状態（端子Ｔ１'又は端子Ｔ２'がオープン状態）のタイミングで変化する場合のみならず、カウンターパルスの発生するタイミングで変化する場合も問題となる。

従来のアイソレータは、カウンターパルスについて考慮しているが、コモンモード電圧ＶＣＭ'の変動によるノイズについては一切考慮されていない。

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。

以下の実施の形態の説明において、回路動作について説明する場合には、説明の容易のため、コモンモード電圧ＶＣＭの変動が５００Ｖ、送信側チップの電源電圧ＶＤＤ０が５Ｖ、接地電圧ＧＮＤ０が０Ｖである場合を例に説明する。また、以下の説明では、オン抵抗Ｒｏｎの抵抗値はＲＯＮと記載され、容量結合成分ＣＣの容量値はＣｃと記載されている。

＜実施の形態１＞
図１は、実施の形態１にかかる送信回路を備え、アイソレータを構成した半導体集積回路１の構成例を示すブロック図である。本実施の形態にかかる送信回路は、一次側コイルに電流を流さない場合、一次側コイルの両端と電源電圧ＶＤＤ０とを比較的低いインピーダンスで接続する。それにより、本実施の形態にかかる送信回路は、コモンモード電圧ＶＣＭが変動した場合でも、一次側コイルの電圧変動を抑制して、精度良く信号伝達すること（誤動作を回避した信号伝達）ができる。以下、具体的に説明する。

図１に示す半導体集積回路１は、送信回路Ｔｘ１と、受信回路Ｒｘ１と、交流結合素子ＩＳＯ１と、を少なくとも備える。

送信回路Ｔｘ１及び交流結合素子ＩＳＯ１は、半導体チップＣＨＰ０に形成される。なお、半導体チップＣＨＰ０は、電源（第１電源）から供給される電源電圧ＶＤＤ０と、電源（第２電源）から供給される接地電圧ＧＮＤ０と、によって駆動される。

受信回路Ｒｘ１は、半導体チップＣＨＰ１に形成される。なお、半導体チップＣＨＰ１は、電源から供給される電源電圧ＶＤＤ１と、電源から供給される接地電圧ＧＮＤ１と、によって駆動される。

以下では、交流結合素子ＩＳＯ１が、一次側コイルＬ１１と二次側コイルＬ１２とからなるインダクタ（以下、単にトランスフォーマと称す）である場合を例に説明するが、これに限られない。交流結合素子ＩＳＯ１として、ＧＭＲ素子等が用いられても良い。したがって、本実施の形態は、交流結合素子ＩＳＯ１にインダクタを用いたインダクタ型アイソレータのみならず、ＧＭＲ素子を用いたＧＭＲ素子型アイソレータにも適用が可能である。

トランスフォーマは、一次側コイルＬ１１を用いて電気信号を磁気に変換し、二次側コイルＬ１２を用いて磁気を電気信号に変換することにより、交流信号を一次側コイルＬ１１から二次側コイルＬ１２に伝達する交流結合素子である。

図２は、半導体集積回路１の実装状態の一例を示す図である。なお、図２は、主として送信回路Ｔｘ１，受信回路Ｒｘ１及びこれらの間に設けられた交流結合素子ＩＳＯ１の実装状態を説明するものである。

図２に示す実装状態では、半導体パッケージＰＫＧ０に半導体チップＣＨＰ０及び半導体チップＣＨＰ１が搭載される。半導体チップＣＨＰ０及び半導体チップＣＨＰ１は、それぞれパッドＰｄを有する。そして、半導体チップＣＨＰ０及び半導体チップＣＨＰ１のそれぞれのパッドＰｄは、図示しないボンディングワイヤを介して半導体パッケージＰＫＧ０に設けられた複数のリード端子（外部端子）Ｔに接続される。

図２に示すように、半導体チップＣＨＰ０には、送信回路Ｔｘ１と、交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２と、が形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１が形成される。さらに、半導体チップＣＨＰ０には、二次側コイルＬ１２の両端にそれぞれ接続されたパッドが形成される。また、半導体チップＣＨＰ１には、受信回路Ｒｘ１の入力に接続されたパッドと、接地電圧端子ＧＮＤ１に接続されたパッドと、が形成される。そして、受信回路Ｒｘ１は、これらパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ０に形成された二次側コイルＬ１２と接続される。

なお、図２に示す実装状態の例では、一次側コイルＬ１１及び二次側コイルＬ１２が、それぞれ一つの半導体チップ内において上下方向に積層される第１の配線層及び第２の配線層に形成されている。

図１に戻り、半導体集積回路１の構成例の詳細について説明する。なお、上記したように、送信回路Ｔｘ１は、電源電圧ＶＤＤ０及び接地電圧ＧＮＤ０によって駆動される。一方、受信回路Ｒｘ１は、電源電圧ＶＤＤ１及び接地電圧ＧＮＤ１によって駆動される。

送信回路Ｔｘ１は、外部から供給される送信データＶＩＮの遷移方向に応じた振幅方向のパルス信号を送信信号として出力する。送信回路Ｔｘ１は、制御回路１１と、ドライブ回路１２と、を有する。ドライブ回路１２は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ１１，ＭＰ２１と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１１，ＭＮ２１と、を有する。

トランジスタ（第３トランジスタ）ＭＰ１１では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の一端Ｔ１に接続され、ゲートに制御回路１１からの制御信号Ｓ１が供給される。トランジスタ（第４トランジスタ）ＭＮ１１では、ソースが接地電圧端子ＧＮＤ０に接続され、ドレインが一次側コイルＬ１１の一端Ｔ１に接続され、ゲートに制御回路１１からの制御信号Ｓ２が供給される。トランジスタ（第１トランジスタ）ＭＰ２１では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の他端Ｔ２に接続され、ゲートに制御回路１１からの制御信号Ｓ３が供給される。トランジスタ（第２トランジスタ）ＭＮ２１では、ソースが接地電圧端子ＧＮＤ０に接続され、ドレインが一次側コイルＬ１１の他端Ｔ２に接続され、ゲートに制御回路１１からの制御信号Ｓ４が供給される。

なお、電源電圧端子ＶＤＤ０には、電源（第１電源）から電源電圧ＶＤＤ０が供給される。接地電圧端子ＧＮＤ０には、電源（第２電源）から接地電圧ＧＮＤ０が供給される。

制御回路１１は、送信データＶＩＮに基づいてトランジスタＭＰ１１，ＭＮ１１，ＭＰ２１，ＭＮ２１のオンオフを制御するための制御信号Ｓ１〜Ｓ４を生成する回路である。

例えば、送信データＶＩＮがＬレベル又はＨレベルの状態を保持している場合、制御回路１１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。それにより、トランジスタＭＰ１１，ＭＰ２１がオンし、トランジスタＭＮ１１，ＭＮ２１がオフする。このとき、一次側コイルＬ１１に電流Ｉ１は流れない。

一方、送信データＶＩＮがＬレベルからＨレベルに変化した場合、制御回路１１は、一時的に、Ｌレベルの制御信号Ｓ１，Ｓ２の出力を継続し、Ｈレベルの制御信号Ｓ３，Ｓ４を出力する。それにより、トランジスタＭＰ１１，ＭＮ２１がオンし、トランジスタＭＮ１１，ＭＰ２１がオフする。このとき、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて電流Ｉ１（第１電流）が流れる。所定の時間が経過した後、制御回路１１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。

また、送信データＶＩＮがＨレベルからＬレベルに変化した場合、制御回路１１は、一時的に、Ｈレベルの制御信号Ｓ１，Ｓ２を出力し、Ｌレベルの制御信号Ｓ３，Ｓ４の出力を継続する。それにより、トランジスタＭＰ１１，ＭＮ２１がオフし、トランジスタＭＮ１１，ＭＰ２１がオンする。このとき、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて電流Ｉ１（第３電流）が流れる。所定の時間が経過した後、制御回路１１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。

交流結合素子ＩＳＯ１は、送信回路Ｔｘ１から出力された送信信号を、受信信号Ｖ３４として受信回路Ｒｘ１に伝達する。具体的には、交流結合素子ＩＳＯ１は、一次側コイルＬ１１に流れる電流の電流変化に応じた電圧レベルの受信信号Ｖ３４を二次側コイルＬ１２に発生させる。

例えば、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて一時的に電流Ｉ１が流れた場合、二次側コイルＬ１２には、正の起電力（正振幅のパルス信号）が受信信号Ｖ３４として発生する。一方、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて一時的に電流Ｉ１が流れた場合、二次側コイルＬ１２には、負の起電力（負振幅のパルス信号）が受信信号Ｖ３４として発生する。

受信回路Ｒｘ１は、交流結合素子ＩＳＯ１からの受信信号Ｖ３４に基づいて送信データＶＩＮを再生し、出力データＶＯとして出力する。具体的には、受信回路Ｒｘ１は、二次側コイルＬ１２に発生した正振幅のパルス信号に同期して、出力データＶＯを立ち上げ、二次側コイルＬ１２に発生した負振幅のパルス信号に同期して、出力データＶＯを立ち下げる。

次に、図３、図４Ａ〜図４Ｃを参照して、図１に示す半導体集積回路１の動作について説明する。図３は、半導体集積回路１の動作を示すタイミングチャートである。図４Ａ〜図４Ｃは、送信回路Ｔｘ１に設けられたドライブ回路１２の各動作状態における等価回路を示す図である。

図４Ａ〜図４Ｃでは、抵抗素子ＲＰ１及びスイッチ素子ＳＷＰ１がトランジスタＭＰ１１に相当し、抵抗素子ＲＰ２及びスイッチ素子ＳＷＰ２がトランジスタＭＰ２１に相当し、抵抗素子ＲＮ１及びスイッチ素子ＳＷＮ１がトランジスタＭＮ１１に相当し、抵抗素子ＲＮ２及びスイッチ素子ＳＷＮ２がトランジスタＭＮ２１に相当する。なお、抵抗素子ＲＰ１は、一次側コイルＬ１１の一端Ｔ１と電源電圧端子ＶＤＤ０との間のインピーダンスを、抵抗素子ＲＮ１は、一次側コイルＬ１１の一端Ｔ１と接地電圧端子ＧＮＤ０との間のインピーダンスを、それぞれ明示的に示したものである。同様に、抵抗素子ＲＰ２は、一次側コイルＬ１１の他端Ｔ２と電源電圧端子ＶＤＤ０との間のインピーダンスを、抵抗素子ＲＮ２は、一次側コイルＬ１１の他端Ｔ２と接地電圧端子ＧＮＤ０との間のインピーダンスをそれぞれ明示的に示したものである。以下の説明では、抵抗素子ＲＰ１，ＲＮ１，ＲＰ２，ＲＮ２のそれぞれのインピーダンス値を、インピーダンスＲＰ１，ＲＮ１，ＲＰ２，ＲＮ２と称す。

図３において、初期状態（時刻ｔ０）では、送信データＶＩＮがＬレベルの状態を保持している。このとき、制御回路１１がＬレベルの制御信号Ｓ１〜Ｓ４を出力するため、トランジスタＭＰ１１，ＭＰ２１はオンし、トランジスタＭＮ１１，ＭＮ２１はオフする（図４Ａに示す動作状態Ａ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ１（例えば、１０Ω）で接続され、一次側コイルＬ１１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ２（例えば、１０Ω）で接続される。そのため、一次側コイルＬ１１に電流Ｉ１は流れない。したがって、二次側コイルＬ１２の受信信号Ｖ３４は変化しない。

送信データＶＩＮがＬレベルからＨレベルに変化すると（時刻ｔ１）、制御回路１１は、一時的に、Ｌレベルの制御信号Ｓ１，Ｓ２の出力を継続し、Ｈレベルの制御信号Ｓ３，Ｓ４を出力する。それにより、トランジスタＭＰ１１，ＭＮ２１はオンし、トランジスタＭＮ１１，ＭＰ２１はオフする（図４Ｂに示す動作状態Ｂ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ１で接続され、一次側コイルＬ１１の他端Ｔ２は、接地電圧端子ＧＮＤ０と比較的低いインピーダンスＲＮ２（例えば、１０Ω）で接続される。そのため、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて電流Ｉ１が流れる。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた正振幅のパルス信号が受信信号Ｖ３４として発生する。なお、所定の時間が経過した後、制御回路１１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。

次に、送信データＶＩＮがＨレベルの状態を保持している場合（時刻ｔ２）、制御回路１１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。それにより、トランジスタＭＰ１１，ＭＰ２１はオンし、トランジスタＭＮ１１，ＭＮ２１はオフする（動作状態Ａ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ１で接続され、一次側コイルＬ１１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ２で接続される。そのため、一次側コイルＬ１１に電流Ｉ１は流れない。したがって、二次側コイルＬ１２の受信信号Ｖ３４は変化しない。

送信データＶＩＮがＨレベルからＬレベルに変化すると（時刻ｔ３）、制御回路１１は、一時的に、Ｈレベルの制御信号Ｓ１，Ｓ２を出力し、Ｌレベルの制御信号Ｓ３，Ｓ４の出力を継続する。それにより、トランジスタＭＰ１１，ＭＮ２１はオフし、トランジスタＭＮ１１，ＭＰ２１はオンする（図４Ｃに示す動作状態Ｃ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、接地電圧端子ＧＮＤ０と比較的低いインピーダンスＲＮ１（例えば、１０Ω）で接続され、一次側コイルＬ１１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ２で接続される。そのため、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて電流Ｉ１が流れる。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた負振幅のパルス信号が受信信号Ｖ３４として発生する。なお、所定の時間が経過した後、制御回路１１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。

次に、送信データＶＩＮがＬレベルの状態を保持している場合（時刻ｔ４）、制御回路１１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。それにより、トランジスタＭＰ１１，ＭＰ２１はオンし、トランジスタＭＮ１１，ＭＮ２１はオフする（動作状態Ａ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ１で接続され、一次側コイルＬ１１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ２で接続される。そのため、一次側コイルＬ１１に電流Ｉ１は流れない。したがって、二次側コイルＬ１２の受信信号Ｖ３４は変化しない。

受信回路Ｒｘ１は、二次側コイルＬ１２に発生する正振幅のパルス信号に同期して出力データＶＯを立ち上げ（時刻ｔ１）、二次側コイルＬ１２に発生する負振幅のパルス信号に同期して出力データＶＯを立ち下げる（時刻ｔ３）。

このように、送信回路Ｔｘ１は、一次側コイルＬ１１に電流を流さない場合、トランジスタＭＰ１１，ＭＰ２１をオンし、トランジスタＭＮ１１，ＭＮ２１をオフすることにより、一次側コイルＬ１１の両端Ｔ１，Ｔ２と電源電圧端子ＶＤＤとを比較的低いインピーダンス（少なくともコイルの直流抵抗（１００Ω程度）より低いインピーダンス）で接続する。それにより、図５に示すように、コモンモード電圧ＶＣＭの変動に伴う一次側コイルＬ１１の電圧変動は抑制される。

なお、図５では、送信側チップの接地電圧（ＧＮＤ０）と受信側チップの接地電圧（ＧＮＤ１）との差電圧（コモンモード電圧ＶＣＭ）の変動が５００Ｖである場合を示している。ここでは、ＶＣＭ＝ＧＮＤ１−ＧＮＤ０と定義する。また、Ｖ１、Ｖ２はそれぞれ一次側コイルＬ１１の一端（端子Ｔ１）および他端（端子Ｔ２）の電圧を示し、Ｉ１は一次側コイルＬ１１に流れる電流を示す。また、Ｖ３４は、二次側コイルＬ１２の両端間の電位差を示す。本ケースでは、二次側コイルＬ１２の一端は接地電圧ＧＮＤ１に接続されているので、Ｖ３４は、ＧＮＤ１から見た２次側コイルＬ１２の他端側の電圧に相当する。このＶ３４が受信信号レベルになる。なお、図５中のＶＣＭ，Ｖ１，Ｖ２の電圧レベル値は、一例を示すものである。

つまり、本実施の形態にかかる送信回路Ｔｘ１は、コモンモード電圧ＶＣＭが変動した場合でも、一次側コイルの電圧変動を抑制して、精度良く信号伝達すること（誤動作を回避した信号伝達）ができる。

以下、本実施の形態と従来技術それぞれにおけるコモンモード電圧ＶＣＭの変動に伴う電圧Ｖ２の変動について、図６、７を用いて説明する。なお、ここでは、コモンモード電圧ＶＣＭと容量結合成分（ＣＣ）の影響で変動するノイズ（ＧＮＤ１が揺れることによるノイズ）のＡＣ成分にのみ着目する。

図６は、ＶＩＮがＬレベル又はＨレベルを保った状態での、本実施の形態にかかる送信回路内のドライブ回路の等価回路を示す。前述のように、ＶＩＮがＬレベルのとき、制御回路１１がＬレベルの制御信号Ｓ１〜Ｓ４を出力するため、トランジスタＭＰ１１、ＭＰ２１がオンし、トランジスタＭＮ１１，ＭＮ２１がオフしている。したがって、図６は、一次側コイルＬ１１の両端Ｔ１，Ｔ２にオン状態のトランジスタＭＰ１１、ＭＰ１２を介して電源電圧ＶＤＤ０が印加された場合における、ドライブ回路の等価回路を示している。ここで、オン状態のトランジスタＭＰ１１、ＭＰ２１はともにオン抵抗Ｒｏｎを有するものとして近似する。また、一次側コイルＬ１１と二次側コイルＬ１２とは近接して配置されるので、両者の間に形成された寄生容量の容量（ＣＣ：容量結合成分）を有する。

また、図１の回路では、二次側コイルＬ１２の一端はＧＮＤ１に接地され、他端の電圧はＶ３４である。したがって、Ｖ３４はＧＮＤ１との電位差として捉えることができる。つまり、Ｖ３４が、二次側コイルＬ１２の両端の電位差であり、二次側コイルＬ１２の出力となる。

まず、図６に示す等価回路を参照すると、電圧Ｖ１，Ｖ２，Ｖ３４は、それぞれ以下の式（１）、式（２）、式（３）のように表すことができる。なお、ここでは、コモンモード電圧ＶＣＭ及び容量結合成分（ＣＣ）の影響で変動するノイズのＡＣ成分にのみ着目しているので、電圧Ｖ１，Ｖ２、Ｖ３４を電圧Ｖ１（ω），Ｖ２（ω）、Ｖ３４（ω）として記す。

上述のように、ここで、Ｃｃはコイル間に形成された寄生容量の容量値（容量結合成分）、Ｒｏｎはトランジスタのオン抵抗、Ｌ１１は一次側コイルＬ１１のインダクタンス、Ｌ１２は二次側コイルＬ１２のインダクタンス、ｋは一次側コイルＬ１１と二次側コイルＬ１２との間の結合係数をそれぞれ示す。式（１）〜（３）中では、一次側コイルＬ１１、二次側コイルＬ１２の参照番号を、それぞれインダクタンス値として代用している。

次に、従来技術におけるコモンモード電圧ＶＣＭの変動に伴う電圧Ｖ２の変動について再度詳細に検討する。図７は、ＶＩＮがＬレベル又はＨレベルを保った状態（出力の変化がない状態）での、図３９に示す送信回路内のドライブ回路の等価回路を示す。図３９に示す従来の回路では、前述のとおり出力の変化がない状態では、一次側コイルの一端がオープンとなる。ここで、図７は、図６との比較のため、仮に図６に示す一次側コイルの一端がオープンであった場合の等価回路として示す。したがって、ここでは、各パラメータならびに構成物の参照番号は図１に構成物と同じにしている。それゆえ、図３９の従来回路との対比に当たっては、ＶＤＤ０が一次側の電源電圧、ＲｏｎはＭＰ６１あるいはＭＰ６２のオンしているトランジスタのオン抵抗、Ｌ１１が一次側コイルのインダクタンス、Ｌ１２が二次側のインダクタンス、ＣＣが一次側コイルと二次側コイルとの間に形成された寄生容量、Ｖ１が端子Ｔ２の電圧、Ｖ２が端子Ｔ１の電圧、ＧＮＤ１がレシーバ（受信回路）の接地電圧、Ｖ３４が二次側コイルＬ１２の両端間の電位差に相当する。Ｖ３４が二次側コイルＬ１２の出力に相当するのは図６の場合と同じである。

ここで、図７に示す等価回路を参照すると、電圧Ｖ１，Ｖ２，Ｖ３４は、それぞれ以下の式（４）、式（５）、式（６）のように表すことができる。図６の場合と同様に、ここでは、コモンモード電圧ＶＣＭと容量結合成分（ＣＣ）の影響で変動するノイズのＡＣ成分にのみ着目しているので、電圧Ｖ１，Ｖ２、Ｖ３４を電圧Ｖ１（ω），Ｖ２（ω）、Ｖ３４（ω）として記す。

式（３）及び式（６）を比較するとわかるように、一次側コイルＬ１１の両端Ｔ１，Ｔ２にスイッチ素子をＯＮにして電源電圧ＶＤＤ０を印加させた場合の方が、コモンモード電圧ＶＣＭの変動に伴う電圧Ｖ２の変動を小さくすることができる。そして上式から明らかなように、図７のケースに比べ図６のケースのほうがコモンモード電圧ＶＣＭの変動に伴う電圧Ｖ３４も小さくできる。また、図７で示したように、従来技術では、送信側コイルの一方の端子をオープン状態に据え置くと、送信回路と受信回路との接地電位の差電圧（ＶＣＭ）の変動によるノイズを生じ、その結果誤動作を引き起こす怖れがある。

本実施の形態において、受信回路Ｒｘ１は、二次側コイルＬ１２に発生した正振幅のパルス信号に同期して、出力データＶＯを立ち上げ、二次側コイルＬ１２に発生した負振幅のパルス信号に同期して、出力データＶＯを立ち下げるものとしたが、このほかに図２２に示すような受信回路を利用してもよい。また、本実施の形態において、受信回路Ｒｘ１は、一次側コイルＬ１１に流れる電流を止める際に二次側コイルＬ１２に発生するパルス信号（カウンターパルス）を除去可能とする構成としてもよい。このような受信回路を利用すれば、受信回路Ｒｘ１は、一次側コイルＬ１１に流れる電流を止める際に二次側コイルＬ１２に発生するパルス信号（カウンターパルス）を除去することが可能となる。

＜実施の形態２＞
上記したように、送信データＶＩＮが立ち上がった場合において、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて一時的に流れている電流Ｉ１を止めると、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた負の起電力（負振幅のカウンターパルス）が発生する。同様に、送信データＶＩＮが立ち下がった場合において、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて一時的に流れている電流Ｉ１を止めると、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた正の起電力（正振幅のカウンターパルス）が発生する。そのため、受信回路Ｒｘ１は、何も対策しなければ、これらカウンターパルスを、送信データＶＩＮの変化に応じて発生した正規のパルス信号として誤って取り込んでしまう可能性がある。つまり、受信回路Ｒｘ１は、何も対策しなければ、データの論理値を誤判定してしまう可能性がある。

そこで、受信回路Ｒｘ１は、これらカウンターパルスを除去する構成を採用している。以下、受信回路Ｒｘ１の具体的構成例について説明する。

（受信回路Ｒｘ１の第１の構成例）
図８は、受信回路Ｒｘ１の第１の構成例を受信回路Ｒｘ１ａとして示すブロック図である。図８に示す受信回路Ｒｘ１ａは、パルス検出回路７１と、正パルス判定回路（正パルス判定部）７２と、負パルス判定回路（負パルス判定部）７３と、ラッチ回路（データ生成部）７４と、を有する。

パルス検出回路７１は、二次側コイルＬ１２に発生した正振幅及び負振幅のパルス信号（受信信号Ｖ３４）を検出し、それぞれ検出結果（第１検出結果）ｄ１及び検出結果（第２検出結果）ｄ２として出力する回路である。例えば、受信信号Ｖ３４の電圧レベルが高レベル側の閾値電圧Ｖｔｈ＋以上の場合、パルス検出回路７１は、正振幅のパルス信号を検出し、その期間中、Ｈレベルの検出結果ｄ１を出力する。一方、受信信号Ｖ３４の電圧レベルが高レベル側の閾値電圧Ｖｔｈ＋より低い場合、パルス検出回路７１は、正振幅のパルス信号を検出せず、Ｌレベルの検出結果ｄ１を出力する。同様にして、受信信号Ｖ３４の電圧レベルが低レベル側の閾値電圧Ｖｔｈ−以下の場合、パルス検出回路７１は、負振幅のパルス信号を検出し、その期間中、Ｈレベルの検出結果ｄ２を出力する。一方、受信信号Ｖ３４の電圧レベルが低レベル側の閾値電圧Ｖｔｈ−より高い場合、パルス検出回路７１は、負振幅のパルス信号を検出せず、Ｌレベルの検出結果ｄ２を出力する。

正パルス判定回路７２は、検出結果ｄ２がＨレベルになってから検出結果ｄ１，ｄ２が何れもＬレベルになるまでの期間（第１期間）、Ｌレベル（第１論理値）の判定結果（第１判定結果）ｓ１を出力し、それ以外の期間で検出結果ｄ１がＨレベルの場合にＨレベル（第２論理値）の判定結果（第１判定結果）ｓ１を出力する。

負パルス判定回路７３は、検出結果ｄ１がＨレベルになってから検出結果ｄ１，ｄ２が何れもＬレベルになるまでの期間（第２期間）、Ｌレベル（第１論理値）の判定結果（第２判定結果）ｓ２を出力し、それ以外の期間で検出結果ｄ２がＨレベルの場合にＨレベル（第２論理値）の判定結果（第２判定結果）ｓ２を出力する。

ラッチ回路７４は、正パルス判定回路７２の判定結果ｓ１と、負パルス判定回路７３の判定結果ｓ２と、に基づき出力データＶＯを出力する。ラッチ回路７４は、いわゆる、ＳＲラッチ回路である。ラッチ回路７４では、セット入力端子Ｓに判定結果ｓ１が入力され、リセット入力端子Ｒに判定結果ｓ２が入力され、出力端子Ｑから出力データＶＯが出力される。

続いて、正パルス判定回路７２及び負パルス判定回路７３の具体的構成について説明する。図９は、正パルス判定回路７２の具体的構成の一例を示す図である。図９に示す正パルス判定回路７２は、ＳＲラッチ回路７２１と、論理積回路（以下、単にＡＮＤ回路と称す）７２２と、を有する。

ＳＲラッチ回路７２１では、セット入力端子Ｓに入力端子ＩＮ２の信号（検出結果ｄ２）が入力され、リセット入力端子Ｒに入力端子ＩＮ１の信号（検出結果ｄ１）が入力され、出力端子Ｑから中間信号が出力される。ＡＮＤ回路７２２は、入力端子ＩＮ１の信号と、ＳＲラッチ回路７２１からの中間信号と、の論理積（判定結果ｓ１）を出力端子ＯＵＴに出力する。

負パルス判定回路７３の具体的構成については、正パルス判定回路７２と同一の回路構成であるため、その説明を省略する。ただし、正パルス判定回路７２では、入力端子ＩＮ１に検出結果ｄ１が供給され、入力端子ＩＮ２に検出結果ｄ２が供給され、出力端子ＯＵＴから判定結果ｓ１が出力される。一方、負パルス判定回路７３では、入力端子ＩＮ１に検出結果ｄ２が供給され、入力端子ＩＮ２に検出結果ｄ１が供給され、出力端子ＯＵＴから判定結果ｓ２が出力される。

このような回路構成により、受信回路Ｒｘ１ａは、正規のパルス信号を検出している期間とカウンターパルスを検出している期間とがオーバーラップしている場合に、カウンターパルスを除去し、精度良く（誤動作を回避して）データを受信（再生）することができる。このとき、送信回路Ｔｘ１は、カウンターパルスの振幅を小さくするために一次側コイルに流す電流を微調整する必要が無い。そのため、消費電力の増大も抑制される。

（受信回路Ｒｘ１の第２の構成例）
図１０は、受信回路Ｒｘ１の第２の構成例を受信回路Ｒｘ１ｂとして示すブロック図である。図１０に示す受信回路Ｒｘ１ｂは、図８に示す受信回路Ｒｘ１ａと比較して、遅延回路７５をさらに備える。なお、遅延回路７５と正パルス判定回路７２とにより正パルス判定部が構成される。遅延回路７５と負パルス判定回路７３とにより負パルス判定部が構成される。

遅延回路７５は、パルス検出回路７１の検出結果ｄ１，ｄ２の立ち下がりを立ち上がりよりも大きく遅延させて検出結果ｄ１'，ｄ２'として出力する回路である。

正パルス判定回路７２は、検出結果ｄ１，ｄ２に代えて検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ１を出力する。具体的には、正パルス判定回路７２では、入力端子ＩＮ１に検出結果ｄ１'が供給され、入力端子ＩＮ２に検出結果ｄ２'が供給され、出力端子ＯＵＴから判定結果ｓ１が出力される。それにより、正パルス判定回路７２は、検出結果ｄ２'がＨレベルなってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの期間（第１期間）、Ｌレベル（第１論理値）の判定結果（第１判定結果）ｓ１を出力し、それ以外の期間で検出結果ｄ１'がＨレベルの場合にＨレベル（第２論理値）の判定結果（第１判定結果）ｓ１を出力する。

負パルス判定回路７３は、検出結果ｄ１，ｄ２に代えて検出結果ｄ１'，ｄ２'に基づいて判定結果ｓ２を出力する。具体的には、負パルス判定回路７３では、入力端子ＩＮ１に検出結果ｄ２'が供給され、入力端子ＩＮ２に検出結果ｄ１'が供給され、出力端子ＯＵＴから判定結果ｓ２が出力される。それにより、負パルス判定回路７３は、検出結果ｄ１'がＨレベルになってから検出結果ｄ１'，ｄ２'が何れもＬレベルになるまでの期間（第２期間）、Ｌレベル（第１論理値）の判定結果（第２判定結果）ｓ２を出力し、それ以外の期間で検出結果ｄ２'がＨレベルの場合にＨレベル（第２論理値）の判定結果（第２判定結果）ｓ２を出力する。

図１０に示す受信回路Ｒｘ１ｂのその他の回路構成については、図８に示す受信回路Ｒｘ１ａと同様であるため、その説明を省略する。

このような回路構成により、受信回路Ｒｘ１ｂは、正規のパルス信号を検出している期間とカウンターパルスを検出している期間とがオーバーラップしていなくても、カウンターパルスを除去し、精度良く（誤動作を回避して）データを受信（再生）することができる。このとき、送信回路Ｔｘ１は、カウンターパルスの振幅を小さくするために一次側コイルに流す電流を微調整する必要が無い。そのため、消費電力の増大も抑制される。

（受信回路Ｒｘ１の第３の構成例）
図１１は、受信回路Ｒｘ１の第３の構成例を受信回路Ｒｘ１ｃとして示すブロック図である。図１１に示す受信回路Ｒｘ１ｃは、図８に示す受信回路Ｒｘ１ａと比較して、正パルス判定回路７２に代えて正パルス判定回路８２を備え、負パルス判定回路７３に代えて負パルス判定回路８３を備える。

正パルス判定回路８２は、検出結果ｄ２がＨレベルになってから所定期間、Ｌレベル（第１論理値）の判定結果（第１判定結果）ｓ１を出力し、それ以外の期間で検出結果ｄ１がＨレベルの場合にＨレベル（第２論理値）の判定結果（第１判定結果）ｓ１を出力する。

負パルス判定回路８３は、検出結果ｄ１がＨレベルになってから所定期間、Ｌレベル（第１論理値）の判定結果（第２判定結果）ｓ２を出力し、それ以外の期間で検出結果ｄ２がＨレベルの場合にＨレベル（第２論理値）の判定結果（第２判定結果）ｓ２を出力する。

続いて、正パルス判定回路８２及び負パルス判定回路８３の具体的構成について説明する。図１２は、正パルス判定回路８２の具体的構成の一例を示す図である。図１２に示す正パルス判定回路８２は、遅延回路８２１と、ＡＮＤ回路８２２と、を有する。

遅延回路８２１は、入力端子ＩＮ２の信号（検出結果ｄ２）の立ち下がりを立ち上がりよりも大きく遅延させて出力する。ＡＮＤ回路８２２は、入力端子ＩＮ１の信号（検出結果ｄ１）と、遅延回路８２１の出力と、の論理積（判定結果ｓ１）を出力端子ＯＵＴに出力する。

負パルス判定回路８３の具体的構成については、正パルス判定回路８２と同一の回路構成であるため、その説明を省略する。ただし、正パルス判定回路８２では、入力端子ＩＮ１に検出結果ｄ１が供給され、入力端子ＩＮ２に検出結果ｄ２が供給され、出力端子ＯＵＴから判定結果ｓ１が出力される。一方、負パルス判定回路８３では、入力端子ＩＮ１に検出結果ｄ２が供給され、入力端子ＩＮ２に検出結果ｄ１が供給され、出力端子ＯＵＴから判定結果ｓ２が出力される。

このような回路構成により、受信回路Ｒｘ１ｃは、正規のパルス信号を検出してから所定期間中に発生するカウンターパルスを除去し、精度良く（誤動作を回避して）データを受信（再生）することができる。このとき、送信回路Ｔｘ１は、カウンターパルスの振幅を小さくするために一次側コイルに流す電流を微調整する必要が無い。そのため、消費電力の増大も抑制される。

＜実施の形態３＞
図１３は、実施の形態３にかかる送信回路の構成例を示す図である。図１３に示す送信回路Ｔｘ２は、一次側コイルＬ１１に流れる電流Ｉ１を止める際に段階的に小さくすることにより、二次側コイルＬ１２に発生するカウンターパルスの振幅を十分に小さくする。それにより、仮に受信回路Ｒｘ１がカウンターパルスを除去しない一般的な構成であっても、精度の高い（誤動作を回避した）信号伝達が可能である。以下、具体的に説明する。

なお、送信回路Ｔｘ２は、図１に示す送信回路Ｔｘ１に対応する。また、送信回路Ｔｘ２を備えた半導体集積回路２は、図１に示す半導体集積回路１に対応する。

図１３に示す送信回路Ｔｘ２は、制御回路２１と、ドライブ回路２２と、を有する。ドライブ回路２２は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ１１〜ＭＰ１４，ＭＰ２１〜ＭＰ２４と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ１１〜ＭＮ１４，ＭＮ２１〜ＭＮ２４と、を有する。

トランジスタ（第３トランジスタ）ＭＰ１１〜ＭＰ１４では、それぞれ、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の一端Ｔ１に接続され、ゲートに制御回路１１からの制御信号Ｓ１が供給される。より具体的には、トランジスタＭＰ１１〜ＭＰ１４のゲートには、それぞれ、制御信号Ｓ１［０］〜Ｓ１［３］が供給される。トランジスタ（第４トランジスタ）ＭＮ１１〜ＭＮ１４では、それぞれ、ソースが接地電圧端子ＧＮＤ０に接続され、ドレインが一次側コイルＬ１１の一端Ｔ１に接続され、ゲートに制御回路１１からの制御信号Ｓ２が供給される。より具体的には、トランジスタＭＮ１１〜ＭＮ１４のゲートには、それぞれ、制御信号Ｓ２［０］〜Ｓ２［３］が供給される。

トランジスタ（第１トランジスタ）ＭＰ２１〜ＭＰ２４では、それぞれ、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の他端Ｔ２に接続され、ゲートに制御回路１１からの制御信号Ｓ３が供給される。より具体的には、トランジスタＭＰ２１〜ＭＰ２４のゲートには、それぞれ、制御信号Ｓ３［０］〜Ｓ３［３］が供給される。トランジスタ（第２トランジスタ）ＭＮ２１〜ＭＮ２４では、それぞれ、ソースが接地電圧端子ＧＮＤ０に接続され、ドレインが一次側コイルＬ１１の他端Ｔ２に接続され、ゲートに制御回路１１からの制御信号Ｓ４が供給される。より具体的には、トランジスタＭＮ２１〜ＭＮ２４のゲートには、それぞれ、制御信号Ｓ４［０］〜Ｓ４［３］が供給される。

制御回路２１は、送信データＶＩＮに基づいてトランジスタＭＰ１１〜ＭＰ１４，ＭＮ１１〜ＭＮ１４，ＭＰ２１〜ＭＰ２４，ＭＮ２１〜ＭＮ２４のオンオフを制御するための制御信号Ｓ１〜Ｓ４を生成する回路である。

半導体集積回路２のその他の構成及び動作については、図１に示す半導体集積回路１と同様であるため、各要素に同一の符号を付して重複する説明を省略する。

次に、図１４、図１５Ａ〜図１５Ｅを参照して、送信回路Ｔｘ２を備えた半導体集積回路２の動作について説明する。図１４は、半導体集積回路２の動作を示すタイミングチャートである。図１５Ａ〜図１５Ｅは、送信回路Ｔｘ１に設けられたドライブ回路２２の各動作状態における等価回路を示す図である。

図１５Ａ〜図１５Ｅでは、抵抗素子ＲＰ１及びスイッチ素子ＳＷＰ１がトランジスタＭＰ１１〜ＭＰ１４に相当し、抵抗素子ＲＰ２及びスイッチ素子ＳＷＰ２がトランジスタＭＰ２１〜ＭＰ２４に相当し、抵抗素子ＲＮ１及びスイッチ素子ＳＷＮ１がトランジスタＭＮ１１〜ＭＮ１４に相当し、抵抗素子ＲＮ２及びスイッチ素子ＳＷＮ２がトランジスタＭＮ２１〜ＭＮ２４に相当する。なお、抵抗素子ＲＰ１は、一次側コイルＬ１１の一端Ｔ１と電源電圧端子ＶＤＤ０との間のインピーダンスを、抵抗素子ＲＮ１は、一次側コイルＬ１１の一端Ｔ１と接地電圧端子ＧＮＤ０との間のインピーダンスを、それぞれ明示的に示したものである。同様に、抵抗素子ＲＰ２は、一次側コイルＬ１１の他端Ｔ２と電源電圧端子ＶＤＤ０との間のインピーダンスを、抵抗素子ＲＮ２は、一次側コイルＬ１１の他端Ｔ２と接地電圧端子ＧＮＤ０との間のインピーダンスをそれぞれ明示的に示したものである。以下の説明では、抵抗素子ＲＰ１，ＲＮ１，ＲＰ２，ＲＮ２のそれぞれのインピーダンス値を、インピーダンスＲＰ１，ＲＮ１，ＲＰ２，ＲＮ２と称す。

図１４において、初期状態（時刻ｔ０）では、送信データＶＩＮがＬレベルの状態を保持している。このとき、制御回路２１がＬレベルの制御信号Ｓ１〜Ｓ４を出力するため、トランジスタＭＰ１１〜ＭＰ１４，ＭＰ２１〜ＭＰ２４はオンし、トランジスタＭＮ１１〜ＭＮ１４，ＭＮ２１〜ＭＮ２４はオフする（図１５Ａに示す動作状態Ａ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ１（例えば、１０Ω）で接続され、一次側コイルＬ１１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ２（例えば、１０Ω）で接続される。そのため、一次側コイルＬ１１に電流Ｉ１は流れない。したがって、二次側コイルＬ１２の受信信号Ｖ３４は変化しない。

送信データＶＩＮがＬレベルからＨレベルに変化すると（時刻ｔ１）、制御回路２１は、Ｌレベルの制御信号Ｓ１，Ｓ２及びＨレベルの制御信号Ｓ３，Ｓ４を出力する。それにより、トランジスタＭＰ１１〜ＭＰ１４，ＭＮ２１〜ＭＮ２４はオンし、トランジスタＭＮ１１〜ＭＮ１４，ＭＰ２１〜ＭＰ２４はオフする（図１５Ｂに示す動作状態Ｂ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ１で接続され、一次側コイルＬ１１の他端Ｔ２は、接地電圧端子ＧＮＤ０と比較的低いインピーダンスＲＮ２（例えば、１０Ω）で接続される。そのため、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて電流Ｉ１（第１電流）が流れる。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた正振幅のパルス信号が受信信号Ｖ３４として発生する。

その後、制御回路２１は、４ビット幅の制御信号Ｓ３，Ｓ４をそれぞれ１ビットずつＨレベルからＬレベルに変化させる（時刻ｔ２〜ｔ３）。それにより、トランジスタＭＰ２１〜ＭＰ２４が順にオフからオンに切り替わり、トランジスタＭＮ２１〜ＭＮ２４が順にオンからオフに切り替わる（図１５Ｃに示す動作状態Ｃ）。それにより、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて流れている電流Ｉ１は段階的に小さくなっていき、最終的にゼロになる。そのため、二次側コイルＬ１２に発生する負振幅のカウンターパルスの振幅は十分に小さくなる。なお、この場合のように、通常よりも少ない電流を第２電流（又は中間電流）とも称する。

なお、制御信号Ｓ３，Ｓ４の変化期間中（時刻ｔ２〜ｔ３）、一次側コイルＬ１１の他端Ｔ２は、比較的低い並列インピーダンス（ＲＰ２・ＲＮ２）／（ＲＰ２＋ＲＮ２）で電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０に接続されている。したがって、この変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動は抑制される。

次に、送信データＶＩＮがＨレベルの状態を保持している場合（時刻ｔ４）、制御回路２１は、Ｌレベルの制御信号Ｓ１〜Ｓ４を出力する。それにより、トランジスタＭＰ１１〜ＭＰ１４，ＭＰ２１〜ＭＰ２４はオンし、トランジスタＭＮ１１〜ＭＮ１４，ＭＮ２１〜ＭＮ２４はオフする（動作状態Ａ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ１で接続され、一次側コイルＬ１１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ２（例えば、１０Ω）で接続される。そのため、一次側コイルＬ１１に電流Ｉ１は流れない。したがって、二次側コイルＬ１２の受信信号Ｖ３４は変化しない。

送信データＶＩＮがＨレベルからＬレベルに変化すると（時刻ｔ５）、制御回路２１は、Ｈレベルの制御信号Ｓ１，Ｓ２及びＬレベルの制御信号Ｓ３，Ｓ４を出力する。それにより、トランジスタＭＰ１１〜ＭＰ１４，ＭＮ２１〜ＭＮ２４はオフし、トランジスタＭＮ１１〜ＭＮ１４，ＭＰ２１〜ＭＰ２４はオンする（図１５Ｄに示す動作状態Ｄ）。換言すると、一次側コイルＬ１１の一端Ｔ１は、接地電圧端子ＧＮＤ０と比較的低いインピーダンスＲＮ１（例えば、１０Ω）で接続され、一次側コイルＬ１１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスＲＰ２で接続される。そのため、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて電流Ｉ１が流れる。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた負振幅のパルス信号が受信信号Ｖ３４として発生する。

その後、制御回路２１は、４ビット幅の制御信号Ｓ１，Ｓ２をそれぞれ１ビットずつＨレベルからＬレベルに変化させる（時刻ｔ６〜ｔ７）。それにより、トランジスタＭＰ１１〜ＭＰ１４が順にオフからオンに切り替わり、トランジスタＭＮ１１〜ＭＮ１４が順にオンからオフに切り替わる（図１５Ｅに示す動作状態Ｅ）。それにより、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて流れている電流Ｉ１は段階的に小さくなっていき、最終的にゼロになる。そのため、二次側コイルＬ１２に発生する正振幅のカウンターパルスの振幅は十分に小さくなる。

なお、制御信号Ｓ１，Ｓ２の変化期間中（時刻ｔ６〜ｔ７）、一次側コイルＬ１１の一端Ｔ１は、比較的低い並列インピーダンス（ＲＰ１・ＲＮ１）／（ＲＰ１＋ＲＮ１）で電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０に接続されている。したがって、この変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動は抑制される。

受信回路Ｒｘ１は、二次側コイルＬ１２に発生する正振幅のパルス信号に同期して出力データＶＯを立ち上げ（時刻ｔ１）、二次側コイルＬ１２に発生する負振幅のパルス信号に同期して出力データＶＯを立ち下げる（時刻ｔ５）。

このように、本実施の形態にかかる送信回路Ｔｘ１は、一次側コイルＬ１１に流れる電流を段階的に小さくして止めることにより、二次側コイルＬ１２に発生するカウンターパルスの振幅を十分に小さくする。それにより、仮に受信回路Ｒｘ１がカウンターパルスを除去しない一般的な構成であっても、精度の高い（誤動作を回避した）信号伝達が可能である。さらに、本実施の形態にかかる送信回路Ｔｘ２は、制御信号Ｓ１〜Ｓ４の何れかが段階的に変化している期間中、一次側コイルＬ１１の両端Ｔ１，Ｔ２と、電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０と、の間の並列インピーダンスを比較的低い値（少なくともコイルの直流抵抗（１００Ω程度）より低い値。例えば、２０Ω以下）に維持している。それにより、本実施の形態にかかる送信回路Ｔｘ２は、当該制御信号の変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動を抑制して、精度良く信号伝達すること（誤動作を回避した信号伝達）ができる。本実施例にあっては、ＶＣＭ変動によるノイズの影響を抑えた上で、カウンターパルスも抑えることが可能となり、誤動作を回避した信号伝達ができる。

なお、本実施の形態では、端子Ｔ１に接続されるＰチャネルＭＯＳトランジスタ（ＭＰ１１〜ＭＰ１４）、ＮチャネルＭＯＳトランジスタ（ＭＮ１１〜ＭＮ１４）、端子Ｔ２に接続されるＰチャネルＭＯＳトランジスタ（ＭＰ２１〜ＭＰ２４）、ＮチャネルＭＯＳトランジスタ（ＭＮ２１〜ＭＮ２４）をそれぞれ４つ備える、４段構成の場合を示した（例えば、端子Ｔ１に接続されるＰチャネルＭＯＳトランジスタの総合の駆動能力を４段階に切り替えられる）。しかしながら、これに限られず、各トランジスタが２つ以上設けられる構成に適宜変更可能である。また、上記した並列インピーダンスは、常に一定である必要はなく、少なくともコイルの直流抵抗より低い値に維持されていれば良い。

＜実施の形態４＞
本実施の形態にかかる送信回路Ｔｘ２は、実施の形態３の場合と比較して、各トランジスタのオンオフのタイミングを変更することにより、二次側コイルＬ１２に発生させるパルス信号の振幅をさらに大きくする。それにより、さらに精度の高い（誤動作を回避した）信号伝達が可能である。本実施の形態にかかる送信回路Ｔｘ２の構成及びそれを備えた半導体集積回路２の構成については、実施の形態３と同様であるため、各要素に同一の符号を付して重複する説明を省略する。

図１６は、本実施の形態にかかる半導体集積回路２の動作を示すタイミングチャートである。以下では、図１４に示すタイミングチャートと異なる内容についてのみ説明する。

例えば、送信データＶＩＮがＬレベルからＨレベルに変化すると（時刻ｔ０'）、制御回路２１は、４ビット幅の制御信号Ｓ１，Ｓ２をそれぞれ１ビットずつＬレベルからＨレベルに変化させる（時刻ｔ０'〜ｔ１）。それにより、トランジスタＭＰ１１〜ＭＰ１４が順にオンからオフに切り替わり、トラジスタＭＮ１１〜ＭＮ１４が順にオフからオンに切り替わる。それにより、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて徐々に電流Ｉ１が流れ始める。

なお、制御信号Ｓ１，Ｓ２の変化期間中（時刻ｔ０'〜ｔ１）、一次側コイルＬ１１の一端Ｔ１は、比較的低い並列インピーダンス（ＲＰ１・ＲＮ１）／（ＲＰ１＋ＲＮ１）で電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０に接続されている。したがって、この変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動は抑制される。

トランジスタＭＰ１１〜ＭＰ１４が何れもオフし、トランジスタＭＮ１１〜ＭＮ１４が何れもオンすると、制御回路２１は、制御信号Ｓ１，Ｓ２を一斉にＨレベルからＬレベルに変化させ、かつ、制御信号Ｓ３，Ｓ４を一斉にＬレベルからＨレベルに変化させる（時刻ｔ１）。それにより、トランジスタＭＰ１１〜ＭＰ１４，ＭＮ２１〜ＭＮ２４はオンし、トランジスタＭＮ１１〜ＭＮ１４，ＭＰ２１〜ＭＰ２４はオフする。そのため、それまでとは逆向きの、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて電流Ｉ１が流れ始める。つまり、一次側コイルＬ１１に流れる電流Ｉ１が大きく変化する。なお、このときの電流変化（ｄＩ１／ｄｔ）は、図１４の場合と比較して約２倍である。それにより、二次側コイルＬ１２には、振幅の大きな正振幅のパルス信号が受信信号Ｖ３４として発生する。

時刻ｔ１〜ｔ４での動作については、図１４の時刻ｔ１〜ｔ４と同様であるため、その説明を省略する。

一方、送信データＶＩＮがＨレベルからＬレベルに変化すると（時刻ｔ４'）、制御回路２１は、４ビット幅の制御信号Ｓ３，Ｓ４をそれぞれ１ビットずつＬレベルからＨレベルに変化させる（時刻ｔ４'〜ｔ５）。それにより、トランジスタＭＰ２１〜ＭＰ２４が順にオンからオフに切り替わり、トランジスタＭＮ２１〜ＭＮ２４が順にオフからオンに切り替わる。それにより、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて徐々に電流が流れ始める。

なお、制御信号Ｓ３，Ｓ４の変化期間中（時刻ｔ４'〜ｔ５）、一次側コイルＬ１１の他端Ｔ２は、比較的低い並列インピーダンス（ＲＰ２・ＲＮ２）／（ＲＰ２＋ＲＮ２）で電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０に接続されている。したがって、この変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動は抑制される。

トランジスタＭＰ２１〜ＭＰ２４が何れもオフし、トランジスタＭＮ２１〜ＭＮ２４が何れもオンすると、制御回路２１は、制御信号Ｓ３，Ｓ４を一斉にＨレベルからＬレベルに変化させ、かつ、制御信号Ｓ１，Ｓ２を一斉にＬレベルからＨレベルに変化させる（時刻ｔ５）。それにより、トランジスタＭＰ１１〜ＭＰ１４，ＭＮ２１〜ＭＮ２４はオフし、トランジスタＭＮ１１〜ＭＮ１４，ＭＰ２１〜ＭＰ２４はオンする。そのため、それまでとは逆向きの、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて電流Ｉ１が流れ始める。つまり、一次側コイルＬ１１に流れる電流Ｉ１が大きく変化する。なお、このときの電流変化（ｄＩ１／ｄｔ）は、図１４の場合と比較して約２倍である。それにより、二次側コイルＬ１２には、振幅の大きな正振幅のパルス信号が受信信号Ｖ３４として発生する。

時刻ｔ５〜ｔ７での動作については、図１４の時刻ｔ５〜ｔ７と同様であるため、その説明を省略する。

このように、本実施の形態にかかる送信回路Ｔｘ２は、二次側コイルＬ１２に発生させるパルス信号の振幅を大きくすることにより、さらに精度良く信号伝達すること（誤動作を回避した信号伝達）ができる。

なお、本実施の形態では、４段のトランジスタが設けられた場合を例に説明したが、これに限られず、２段以上のトランジスタが設けられる構成に適宜変更可能である。また、上記した並列インピーダンスは、常に一定である必要はなく、比較的低い値に維持されていれば良い。

＜実施の形態５＞
図１７は、実施の形態５にかかる送信回路の構成例を示す図である。図１７に示す送信回路Ｔｘ３では、実施の形態３の場合と異なり、一次側コイルＬ１１の一端Ｔ１側で用いられるトラジスタと、他端Ｔ２側で用いられるトランジスタと、が共通のトランジスタによって共用される。以下、具体的に説明する。

なお、送信回路Ｔｘ３は、送信回路Ｔｘ２に対応する。また、送信回路Ｔｘ３を備えた半導体集積回路３は、半導体集積回路２に対応する。

図１７に示す送信回路Ｔｘ３は、制御回路３１と、ドライブ回路３２と、を有する。ドライブ回路３２は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ３１〜ＭＰ３４，Ｔｒ１，Ｔｒ３と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ３１〜ＭＮ３４と、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとからなるトランスミッションゲートＴｒ２，Ｔｒ４と、を有する。なお、Ｔｒ１〜Ｔｒ４により、一次側コイルＬ１１の両端Ｔ１，Ｔ２と、電源電圧端子ＶＤＤ０及びノード（第１ノード）ＴＡＩＬと、の間の接続経路を切り替える切替部が構成される。

トランジスタＭＰ３１〜ＭＰ３４では、それぞれ、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインがノードＴＡＩＬに接続され、ゲートに制御回路３１からの制御信号Ｓ１が供給される。より具体的には、トランジスタＭＰ３１〜ＭＰ３４のゲートには、それぞれ、制御信号Ｓ１［０］〜Ｓ１［３］が供給される。トランジスタＭＮ３１〜ＭＮ３４では、それぞれ、ソースが接地電圧端子ＧＮＤ０に接続され、ドレインがノードＴＡＩＬに接続され、ゲートに制御回路３１からの制御信号Ｓ２が供給される。より具体的には、トランジスタＭＮ３１〜ＭＮ３４のゲートには、それぞれ、制御信号Ｓ２［０］〜Ｓ２［３］が供給される。

トランジスタＴｒ１では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の一端Ｔ１に接続され、ゲートに切替信号ＤＬＹＤの反転信号が供給される。トランスミッションゲートＴｒ２では、第１端子がノードＴＡＩＬに接続され、第２端子が一次側コイルＬ１１の一端Ｔ１に接続され、ＮＭＯＳ側のゲートに切替信号ＤＬＹＤの反転信号が供給され、ＰＭＯＳ側のゲートに切替信号ＤＬＹＤが供給される。

トランジスタＴｒ３では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の他端Ｔ２に接続され、ゲートに切替信号ＤＬＹＤが供給される。トランスミッションゲートＴｒ４では、第１端子がノードＴＡＩＬに接続され、第２端子が一次側コイルＬ１１の他端Ｔ２に接続され、ＮＭＯＳ側のゲートに切替信号ＤＬＹＤが供給され、ＰＭＯＳ側のゲートに切替信号ＤＬＹＤの反転信号が供給される。

なお、トランスミッションゲートＴｒ２，Ｔｒ４が用いられることにより、ノードＴＡＩＬの電位が電源電圧ＶＤＤ０付近にまで上昇した場合でも、それぞれ、ノードＴＡＩＬと一次側コイルＬ１１の一端Ｔ１及び他端Ｔ２との間の導通状態を維持できる。

制御回路３１は、送信データＶＩＮに基づいてトランジスタＭＰ３１〜ＭＰ３４，ＭＮ３１〜ＭＮ３４のオンオフを制御するための制御信号Ｓ１，Ｓ２を生成する。さらに、制御回路３１は、送信データＶＩＮに応じた切替信号ＤＬＹＤを出力する。例えば、制御回路３１は、送信データＶＩＮがＬレベルの場合にＬレベルの切替信号ＤＬＹＤを出力し、送信データＶＩＮがＨレベルの場合にＨレベルの切替信号ＤＬＹＤを出力する。

半導体集積回路３のその他の構成及び動作については、半導体集積回路２と同様であるため、各要素に同一の符号を付して重複する説明を省略する。

次に、図１８を参照して、送信回路Ｔｘ３を備えた半導体集積回路３の動作について説明する。図１８は、半導体集積回路３の動作を示すタイミングチャートである。なお、以下では、図１４に示すタイミングチャートと異なる内容についてのみ説明する。

例えば、送信データＶＩＮがＬレベルの場合、制御回路３１は、Ｌレベルの切替信号ＤＬＹＤを出力する。それにより、トランジスタＴｒ１，トランスミッションゲートＴｒ４がオフし、トランスミッションゲートＴｒ２，トランジスタＴｒ３がオンする。つまり、一次側コイルＬ１１の一端Ｔ１とノードＴＡＩＬとがトランスミッションゲートＴｒ２を介して導通し、一次側コイルＬ１１の他端Ｔ２と電源電圧端子ＶＤＤ０とがトランジスタＴｒ３を介して導通する。このとき、トランジスタＭＰ３１〜ＭＰ３４，ＭＮ３１〜ＭＮ３４は、それぞれ、図１３に示すトランジスタＭＰ１１〜ＭＰ１４，ＭＮ１１〜ＭＮ１４と同様の働きをする。

一方、送信データＶＩＮがＨレベルの場合、制御回路３１は、Ｈレベルの切替信号ＤＬＹＤを出力する。それにより、トランジスタＴｒ１，トランスミッションゲートＴｒ４がオンし、トランスミッションゲートＴｒ２，トランジスタＴｒ３がオフする。つまり、一次側コイルＬ１１の一端Ｔ１と電源電圧端子ＶＤＤ０とがトランジスタＴｒ１を介して導通し、一次側コイルＬ１１の他端Ｔ２とノードＴＡＩＬとがトランスミッションゲートＴｒ４を介して導通する。このとき、トランジスタＭＰ３１〜ＭＰ３４，ＭＮ３１〜ＭＮ３４は、それぞれ、図１３に示すトランジスタＭＰ２１〜ＭＰ２４，ＭＮ２１〜ＭＮ２４と同様の働きをする。

制御信号Ｓ１，Ｓ２は、それぞれ、送信データＶＩＮがＬレベルの場合に、図１３における制御信号Ｓ１，Ｓ２として用いられ、送信データＶＩＮがＨレベルの場合に、図１３における制御信号Ｓ３，Ｓ４として用いられる。

図１８に示すタイミングチャートのその他の動作については、図１４に示すタイミングチャートの場合と同様であるため、その説明を省略する。

このように、本実施の形態にかかる送信回路Ｔｘ３は、実施の形態３と同等の効果を奏することができる。さらに、本実施の形態にかかる送信回路Ｔｘ３は、ドライブ回路内のトランジスタの数を少なくすることができるため、回路規模の増大を抑制することができる。なお、本実施の形態にかかる送信回路Ｔｘ３は、トランジスタのオンオフのタイミングを変更することにより、実施の形態４と同等の効果を奏することもできる。

＜実施の形態６＞
本実施の形態にかかる送信回路Ｔｘ１は、一次側コイルＬ１１に流れる電流Ｉ１を緩やかに止めることにより、二次側コイルＬ１２に発生するカウンターパルスの振幅を十分に小さくする。それにより、仮に受信回路Ｒｘ１がカウンターパルスを除去しない一般的な構成であっても、精度の高い（誤動作を回避した）信号伝達が可能である。本実施の形態にかかる送信回路Ｔｘ１の構成及びそれを備えた半導体集積回路１の構成については、実施の形態１と同様であるため、各要素に同一の符号を付して重複する説明を省略する。

図１９は、本実施の形態にかかる半導体集積回路１の動作を示すタイミングチャートである。以下では、図３に示すタイミングチャートと異なる内容についてのみ説明する。

例えば、送信データＶＩＮがＬレベルからＨレベルに変化すると（時刻ｔ１）、制御回路１１は、Ｌレベルの制御信号Ｓ１，Ｓ２及びＨレベルの制御信号Ｓ３，Ｓ４を出力する。それにより、トランジスタＭＰ１１，ＭＮ２１はオンし、トランジスタＭＮ１１，ＭＰ２１はオフする。そのため、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて電流Ｉ１が流れる。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた正振幅のパルス信号が受信信号Ｖ３４として発生する。

その後、制御回路１１は、制御信号Ｓ３，Ｓ４をＨレベルからＬレベルに緩やかに変化させる。それにより、トランジスタＭＰ２１が緩やかにオフからオンに切り替わり、トランジスタＭＮ２１が緩やかにオンからオフに切り替わる。それにより、一次側コイルＬ１１の一端Ｔ１から他端Ｔ２に向けて流れている電流Ｉ１は緩やかに小さくなり、最終的にゼロになる。そのため、二次側コイルＬ１２に発生する負振幅のカウンターパルスの振幅は十分に小さくなる。

なお、制御信号Ｓ３，Ｓ４の変化期間中、一次側コイルＬ１１の他端Ｔ２は、比較的低い並列インピーダンス（ＲＰ２・ＲＮ２）／（ＲＰ２＋ＲＮ２）で電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０に接続されている。したがって、この変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動は抑制される。

一方、送信データＶＩＮがＨレベルからＬレベルに変化すると（時刻ｔ３）、制御回路１１は、Ｈレベルの制御信号Ｓ１，Ｓ２及びＬレベルの制御信号Ｓ３，Ｓ４を出力する。それにより、トランジスタＭＰ１１，ＭＮ２１はオフし、トランジスタＭＮ１１，ＭＰ２１はオンする。そのため、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて電流Ｉ１が流れる。それにより、二次側コイルＬ１２には、一次側コイルＬ１１の電流変化に応じた負振幅のパルス信号が受信信号Ｖ３４として発生する。

その後、制御回路１１は、制御信号Ｓ１，Ｓ２をＨレベルからＬレベルに緩やかに変化させる。それにより、トランジスタＭＰ１１が緩やかにオフからオンに切り替わり、トランジスタＭＮ１１が緩やかにオンからオフに切り替わる。それにより、一次側コイルＬ１１の他端Ｔ２から一端Ｔ１に向けて流れている電流Ｉ１は緩やかに小さくなり、最終的にゼロになる。そのため、二次側コイルＬ１２に発生する正振幅のカウンターパルスの振幅は十分に小さくなる。

なお、制御信号Ｓ１，Ｓ２の変化期間中、一次側コイルＬ１１の一端Ｔ１は、比較的低い並列インピーダンス（ＲＰ１・ＲＮ１）／（ＲＰ１＋ＲＮ１）で電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０に接続されている。したがって、この変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動は抑制される。

受信回路Ｒｘ１は、二次側コイルＬ１２に発生する正振幅のパルス信号に同期して出力データＶＯを立ち上げ（時刻ｔ１）、二次側コイルＬ１２に発生する負振幅のパルス信号に同期して出力データＶＯを立ち下げる（時刻ｔ３）。

このように、本実施の形態にかかる送信回路Ｔｘ１は、一次側コイルＬ１１に流れる電流を緩やかに止めることにより、二次側コイルＬ１２に発生するカウンターパルスの振幅を十分に小さくする。それにより、仮に受信回路Ｒｘ１がカウンターパルスを除去しない一般的な構成であっても、精度の高い（誤動作を回避した）信号伝達が可能である。さらに、本実施の形態にかかる送信回路Ｔｘ１は、制御信号Ｓ１〜Ｓ４の何れかが緩やかに変化している期間中、一次側コイルＬ１１の両端Ｔ１，Ｔ２と、電源電圧端子ＶＤＤ０及び接地電圧端子ＧＮＤ０と、の間の並列インピーダンスを比較的低い値（少なくともコイルの直流抵抗（１００Ω程度）より低い値。例えば２０Ω以下）に維持している。それにより、本実施の形態にかかる送信回路Ｔｘ１は、当該制御信号の変化期間中にコモンモード電圧ＶＣＭが変動した場合でも、一次側コイルＬ１１の電圧変動を抑制して、精度良く信号伝達すること（誤動作を回避した信号伝達）ができる。

＜実施の形態７＞
図２０は、実施の形態７にかかる送信回路の構成例を示す図である。図２０に示す送信回路Ｔｘ４では、実施の形態６の場合と異なり、一次側コイルＬ１１の一端Ｔ１側で用いられるトランジスタと、他端Ｔ２側で用いられるトランジスタと、が共通のトランジスタによって共用される。以下、具体的に説明する。

なお、送信回路Ｔｘ４は、送信回路Ｔｘ１に対応する。また、送信回路Ｔｘ４を備えた半導体集積回路４は、半導体集積回路１に対応する。

図２０に示す送信回路Ｔｘ４は、制御回路４１と、ドライブ回路４２と、を有する。ドライブ回路４２は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ３１，Ｔｒ１，Ｔｒ３と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ３１と、トランスミッションゲートＴｒ２，Ｔｒ４と、を有する。

トランジスタＭＰ３１では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインがノードＴＡＩＬに接続され、ゲートに制御回路４１からの制御信号Ｓ１が供給される。トランジスタＭＮ３１では、ソースが接地電圧端子ＧＮＤ０に接続され、ドレインがノードＴＡＩＬに接続され、ゲートに制御回路４１からの制御信号Ｓ２が供給される。

トランジスタＴｒ１では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の一端Ｔ１に接続され、ゲートに切替信号ＤＬＹＤの反転信号が供給される。トランスミッションゲートＴｒ２では、第１端子がノードＴＡＩＬに接続され、第２端子が一次側コイルＬ１１の一端Ｔ１に接続され、ＮＭＯＳ側のゲートに切替信号ＤＬＹＤの反転信号が供給され、ＰＭＯＳ側のゲートに切替信号ＤＬＹＤが供給される。

トランジスタＴｒ３では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ１１の他端Ｔ２に接続され、ゲートに切替信号ＤＬＹＤが供給される。トランスミッションゲートＴｒ４では、第１端子がノードＴＡＩＬに接続され、第２端子が一次側コイルＬ１１の他端Ｔ２に接続され、ＮＭＯＳ側のゲートに切替信号ＤＬＹＤが供給され、ＰＭＯＳ側のゲートに切替信号ＤＬＹＤの反転信号が供給される。

なお、トランスミッションゲートＴｒ２，Ｔｒ４が用いられることにより、ノードＴＡＩＬの電位が電源電圧ＶＤＤ０付近にまで上昇した場合でも、それぞれ、ノードＴＡＩＬと一次側コイルＬ１１の一端Ｔ１及び他端Ｔ２との間の導通状態を維持できる。

制御回路４１は、送信データＶＩＮに基づいてトランジスタＭＰ３１，ＭＮ３１のオンオフを制御するための制御信号Ｓ１，Ｓ２を生成する。さらに、制御回路４１は、送信データＶＩＮに応じた切替信号ＤＬＹＤを出力する。例えば、制御回路４１は、送信データＶＩＮがＬレベルの場合にＬレベルの切替信号ＤＬＹＤを出力し、送信データＶＩＮがＨレベルの場合にＨレベルの切替信号ＤＬＹＤを出力する。

半導体集積回路４のその他の構成及び動作については、半導体集積回路１と同様であるため、各要素に同一の符号を付して重複する説明を省略する。

次に、図２１を参照して、送信回路Ｔｘ４を備えた半導体集積回路４の動作について説明する。図２１は、半導体集積回路４の動作を示すタイミングチャートである。なお、以下では、図１９に示すタイミングチャートと異なる内容についてのみ説明する。

例えば、送信データＶＩＮがＬレベルの場合、制御回路４１は、Ｌレベルの切替信号ＤＬＹＤを出力する。それにより、トランジスタＴｒ１，トランスミッションゲートＴｒ４がオフし、トランスミッションゲートＴｒ２，トランジスタＴｒ３がオンする。つまり、一次側コイルＬ１１の一端Ｔ１とノードＴＡＩＬとがトランスミッションゲートＴｒ２を介して導通し、一次側コイルＬ１１の他端Ｔ２と電源電圧端子ＶＤＤ０とがトランジスタＴｒ３を介して導通する。このとき、トランジスタＭＰ３１，ＭＮ３１は、それぞれ、図１に示すトランジスタＭＰ１１，ＭＮ１１と同様の働きをする。

一方は、送信データＶＩＮがＨレベルの場合、制御回路４１は、Ｈレベルの切替信号ＤＬＹＤを出力する。それにより、トランジスタＴｒ１，トランスミッションゲートＴｒ４がオンし、トランスミッションゲートＴｒ２，トランジスタＴｒ３がオフする。つまり、一次側コイルＬ１１の一端Ｔ１と電源電圧端子ＶＤＤ０とがトランジスタＴｒ１を介して導通し、一次側コイルＬ１１の他端Ｔ２とノードＴＡＩＬとがトランスミッションゲートＴｒ４を介して導通する。このとき、トランジスタＭＰ３１，ＭＮ３１は、それぞれ、図１に示すトランジスタＭＰ２１，ＭＮ２１と同様の働きをする。

制御信号Ｓ１，Ｓ２は、それぞれ、送信データＶＩＮがＬレベルの場合に、図１における制御信号Ｓ１，Ｓ２として用いられ、送信データＶＩＮがＨレベルの場合に、図１における制御信号Ｓ３，Ｓ４として用いられる。

図２１に示すタイミングチャートのその他の動作については、図１９に示すタイミングチャートの場合と同様であるため、その説明を省略する。

このように、本実施の形態にかかる送信回路Ｔｘ４は、実施の形態６と同等の効果を奏することができる。

＜実施の形態８＞
図２２は、実施の形態８にかかる送信回路の構成例を示す図である。図２２に示す送信回路Ｔｘ５は、他の実施の形態と異なり、一次側コイルに流す電流の向きが一方向のみである。

より具体的には、例えば、送信回路Ｔｘ５は、一次側コイルに流す電流の向きに代えて、一次側コイルに連続的にパルス電流を流すか否かにより送信データＶＩＮの論理値を表現する。あるいは、送信回路Ｔｘ５は、一次側コイルに流す電流の向きに代えて、一次側コイルに流す電流パルスの数の違いにより送信データＶＩＮの立ち上がり及び立ち下がりを表現する。

図２２に示す送信回路Ｔｘ５は、制御回路５１と、ドライブ回路５２と、を有する。ドライブ回路５２は、ＰチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ５１と、ＮチャネルＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＮ５１と、を有する。なお、図２２には、一次側コイルＬ５１及び二次側コイルＬ５２からなる交流結合素子ＩＳＯ５と、受信回路Ｒｘ５と、が示されている。

一次側コイルＬ５１の一端Ｔ１は、電源電圧端子ＶＤＤ０に接続される。トランジスタＭＮ５１では、ソースが接地電圧端子ＧＮＤ０に接続され、ドレインが一次側コイルＬ５１の他端Ｔ２に接続され、ゲートに制御回路５１からの制御信号ＰＬＳが供給される。トランジスタＭＰ５１では、ソースが電源電圧端子ＶＤＤ０に接続され、ドレインが一次側コイルＬ５１の他端Ｔ２に接続され、ゲートに制御回路５１からの制御信号ＩＤＬＥが供給される。

二次側コイルＬ５２の一端は、電源電圧端子ＶＤＤ１に接続される。受信回路Ｒｘ５は、二次側コイルＬ５２の他端の電圧（受信信号ＶＲ）に基づいて送信データＶＩＮを再生し、出力データＶＯとして出力する。

図２３の例では、送信データＶＩＮがＬレベルの場合、制御回路５１は、Ｌレベルの制御信号ＰＬＳ及びＬレベルの制御信号ＩＤＬＥを出力する。それにより、トランジスタＭＮ５１はオフし、トランジスタＭＰ５１はオンする。このとき、一次側コイルＬ５１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスで接続される。また、一次側コイルＬ５１の一端Ｔ１は、電源電圧端子ＶＤＤ０に接続されている。そのため、一次側コイルＬ５１に電流は流れない。

一方、送信データＶＩＮがＨベルの場合、制御回路５１は、Ｈ，Ｌを交互に繰り返す制御信号ＰＬＳを出力し、Ｈレベルの制御信号ＩＤＬＥを出力する。それにより、トランジスタＭＮ５１はオンオフを繰り返し、トランジスタＭＰ５１はオフする。それにより、一次側コイルＬ５１には連続するパルス電流が流れる。

また、図２４の例では、送信データＶＩＮに変化がない場合、制御回路５１は、Ｌレベルの制御信号ＰＬＳ及びＬレベルの制御信号ＩＤＬＥを出力する。それにより、トランジスタＭＮ５１はオフし、トランジスタＭＰ５１はオンする。このとき、一次側コイルＬ５１の他端Ｔ２は、電源電圧端子ＶＤＤ０と比較的低いインピーダンスで接続される。また、一次側コイルＬ５１の一端Ｔ１は、電源電圧端子ＶＤＤ０に接続されている。そのため、一次側コイルＬ５１に電流は流れない。

一方、送信データＶＩＮが変化すると、制御回路５１は、制御信号ＰＬＳを１回又は２回立ち上げ、制御信号ＩＤＬＥを１回又は２回立ち上げる。それにより、トランジスタＭＮ５１は１回又は２回オンし、トランジスタＭＰ５１は１回又は２回オフする。それにより、一次側コイルＬ５１には、１回又は２回のパルス電流が流れる。

このように、送信回路Ｔｘ５は、一次側コイルＬ５１に電流を流さない場合、トランジスタＭＰ５１をオンし、ＭＮ５１をオフすることにより、一次側コイルＬ１１の両端Ｔ１，Ｔ２と電源電圧端子ＶＤＤとを比較的低いインピーダンスで接続する。それにより、コモンモード電圧ＶＣＭの変動に伴う一次側コイルＬ５１の電圧変動は抑制される。つまり、本実施の形態にかかる送信回路Ｔｘ５は、コモンモード電圧ＶＣＭが変動した場合でも、一次側コイルの電圧変動を抑制して、精度良く信号伝達すること（誤動作を回避した信号伝達）ができる。

以上のように、上記実施の形態１〜８にかかる送信回路は、一次側コイルＬ５１に電流を流さない場合、一次側コイルの両端と電源電圧ＶＤＤ０とを比較的低いインピーダンスで接続する。それにより、コモンモード電圧ＶＣＭの変動に伴う一次側コイルＬ５１の電圧変動は抑制される。

さらに、一次側コイルに通常よりも少ない電流（第２電流）を流す場合でも、一次側コイルの両端と、電源電圧ＶＤＤ０及び接地電圧端子ＧＮＤと、を比較的低いインピーダンスで接続する。それにより、それにより、コモンモード電圧ＶＣＭの変動に伴う一次側コイルＬ５１の電圧変動は抑制される。

（半導体集積回路１〜８のその他の実装状態の例）
半導体集積回路１〜８の実装状態は、図２に示した実装状態に限られるものではない。以下、代表して、半導体集積回路１のその他の実装状態の例について、図２５〜図３６を用いて説明する。なお、図２５〜図３５は、交流結合素子ＩＳＯ１としてトランスフォーマが用いられた場合の実装状態の例では、図３６は、交流結合素子ＩＳＯ１としてＧＭＲ素子が用いられた場合の実装状態の例である。

図２５に示す実装状態では、半導体チップＣＨＰ０に、送信回路Ｔｘ１が形成され、半導体チップＣＨＰ１に、交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２と、受信回路Ｒｘ１と、が形成される。さらに、半導体チップＣＨＰ０には、送信回路Ｔｘ１の出力に接続されたパッドが形成される。また、半導体チップＣＨＰ１には、一次側コイルＬ１１の両端にそれぞれ接続されたパッドが形成される。そして、送信回路Ｔｘ１は、これらパッドとボンディングワイヤＷとを介して、半導体チップＣＨＰ１に形成された一次側コイルＬ１１と接続される。

なお、図２５に示す実装状態では、一次側コイルＬ１１及び二次側コイルＬ１２が、それぞれ一つの半導体チップ内において上下方向に積層される第１の配線層及び第２の配線層に形成されている。

図２６に示す実装状態では、図２と異なり、一次側コイルＬ１１及び二次側コイルＬ１２が同一の配線層に形成されている。図２７に示す実装状態では、図２５と異なり、一次側コイルＬ１１及び二次側コイルＬ１２が同一の配線層に形成されている。

図２８に示す実装状態では、図２と異なり、一次側コイルＬ１１が２つの巻線により形成され、二次側コイルＬ１２がセンタータップを挟んで２つの巻線により形成される。なお、二次側コイルＬ１２のセンタータップは、別途設けられたパッド及びボンディングワイヤＷを介して、半導体チップＣＨＰ１側の接地電圧端子ＧＮＤ１に接続される。

図２９に示す実装状態では、図２５と異なり、一次側コイルＬ１１が２つの巻線により形成され、二次側コイルＬ１２がセンタータップを挟んで２つの巻線により形成される。なお、二次側コイルＬ１２のセンタータップは、半導体チップＣＨＰ１側の接地電圧端子ＧＮＤ１に接続される。

図３０に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１が形成され、半導体チップＣＨＰ１に受信回路Ｒｘ１が形成され、半導体チップＣＨＰ０，ＣＨＰ１とは異なる半導体チップＣＨＰ３に交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２が形成される。さらに、半導体チップＣＨＰ０には、送信回路Ｔｘ１の出力に接続されたパッドが形成される。半導体チップＣＨＰ１には、受信回路Ｒｘ１の入力に接続されたパッドが形成される。また、半導体チップＣＨＰ３には、一次側コイルＬ１１の両端にそれぞれ接続されたパッド及び二次側コイルＬ１２の両端にそれぞれ接続されたパッドが形成される。そして、送信回路Ｔｘ１は、これらパッド及びボンディングワイヤＷを介して、半導体チップＣＨＰ３に形成された一次側コイルＬ１１と接続される。また、受信回路Ｒｘ１は、これらパッド及びボンディングワイヤＷを介して、半導体チップＣＨＰ３に形成された二次側コイルＬ１２と接続される。

なお、図３０に示す実装状態では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ一つの半導体チップにおいて上下方向に積層される第１の配線層及び第２の配線層に形成される。

図３１及び図３２に示す実装状態では、半導体チップＣＨＰ０に送信回路Ｔｘ１及び一次側コイルＬ１１が形成され、半導体チップＣＨＰ１に受信回路Ｒｘ１及び二次側コイルＬ１２が形成され、半導体チップＣＨＰ０と半導体チップＣＨＰ１とは、積層された状態において、一次側コイルＬ１１の中心位置と二次側コイルＬ１２の中心位置とが同一直線状になるように配置される。

図３３に示す実装状態では、共通の半導体チップＣＨＰ４上に送信回路Ｔｘ１、受信回路Ｒｘ１、交流結合素子ＩＳＯ１を構成する一次側コイルＬ１１及び二次側コイルＬ１２が形成される。図３３の例では、一次側コイルＬ１１と二次側コイルＬ１２とが、それぞれ半導体チップＣＨＰ４上において上下方向に積層される第１の配線層と第２の配線層に形成される。そして、送信回路Ｔｘ１が配置される領域と受信回路Ｒｘ１が配置される領域とは、半導体チップＣＨＰ４の基板中に形成される絶縁層により互いに絶縁される。

図３４及び図３５は、図３３に示す半導体チップＣＨＰ４の基板の断面図である。図３４に示す例では、送信回路Ｔｘ１が形成される領域と受信回路Ｒｘ１が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１１及び二次側コイルＬ１２は、受信回路Ｒｘ１が形成される領域に設けられる。一方、図３５に示す例では、送信回路Ｔｘ１が形成される領域と受信回路Ｒｘ１が形成される領域とが絶縁層により電気的に分断される。そして、一次側コイルＬ１１及び二次側コイルＬ１２は、送信回路Ｔｘ１が形成される領域に設けられる。

図３６は、交流結合素子ＩＳＯ１として用いられるトランスフォーマを、ＧＭＲ素子に置き換えたものである。より具体的には、一次側コイルＬ１１をそのままにして、二次側コイルＬ１２をＧＭＲ素子Ｒ１２に置き換えたものである。

上記したように、交流結合素子ＩＳＯ１の種類、交流結合素子ＩＳＯ１の配置に関しては、趣旨を逸脱しない範囲内で適宜変更可能である。なお、ここでは、交流結合素子ＩＳＯ１が半導体チップ上に形成される場合を例に説明したが、これに限られない。交流結合素子ＩＳＯ１は、外付け部品として設けられても良い。

（製品への適用事例）
上記実施の形態１〜８にかかる半導体集積回路の制御対象は、例えば、パワートランジスタである。この場合、上記実施の形態１〜８にかかる半導体集積回路は、受信回路によって再生されたデータＶＯに応じてパワートランジスタのオンオフを制御することにより、電源と負荷との間の導通状態を制御する。

さらに、上記実施の形態１〜８にかかる半導体集積回路は、例えば、図３７に示すような、モータ（負荷）を駆動するインバータ装置に適用される。図３７に示すインバータ装置は、ハイサイド側及びローサイド側にそれぞれ３つのゲートドライバを有し、マイコンから出力されたＰＷＭ変調された送信データ（例えばＵＨ，ＵＬ）に基づき、モータに流れる電流（例えばＩＵ）をアナログ的に制御する（図３８参照）。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

上記実施の形態では、一次側コイルＬ１１に電流を流さない場合、当該一次側コイルＬ１１の両端Ｔ１，Ｔ２と、電源電圧端子ＶＤＤ０と、を比較的低いインピーダンスで接続する場合を例に説明したが、これに限られない。一次側コイルＬ１１に電流を流さない場合、一次側コイルＬ１１の両端Ｔ１，Ｔ２と、接地電圧端子ＧＮＤ０と、を比較的低いインピーダンスで接続するようにしても良い。ただし、一次側コイルＬ１１の両端Ｔ１，Ｔ２と電源電圧端子ＶＤＤ０とを接続した場合の方が、電流を流し始めるときに、ＮチャネルＭＯＳトランジスタ（例えば、トランジスタＭＮ２１）をオフからオンに切り替えればよいため、電流変化をより大きくすることができる。

上記実施の形態の一部または全部は、以下の付記のようにも記載され得るが、以下には限られない

（付記１）
一次側コイルと二次側コイルとによって構成される交流結合素子を介して、絶縁された受信回路に信号を送信する送信回路であって、
一端が第１電源に接続された前記一次側コイルの他端と、第１及び第２電源と、の間にそれぞれ設けられた第１及び第２トランジスタと、
前記一次側コイルに電流を流さない場合、前記第１トランジスタをオンし、前記第２トランジスタをオフする制御回路と、を備えた送信回路。

（付記２）
前記制御回路は、前記一次側コイルに第１電流を流す場合、前記第１トランジスタをオフし、前記第２トランジスタをオンする、付記１に記載の送信回路。

（付記３）
前記制御回路は、前記一次側コイルに前記第１電流より小さい第２電流を流す場合、前記第１トランジスタをオンし、前記第２トランジスタをオンする、付記２に記載の送信回路。

（付記４）
前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記第１トランジスタを、オンからオフに切り替えるときよりも緩やかにオフからオンに切り替えるとともに、前記第２トランジスタを、オフからオンに切り替えるときよりも緩やかにオンからオフに切り替える、付記２に記載の送信回路。

（付記５）
並列接続された複数の前記第１トランジスタと、
並列接続された複数の前記第２トランジスタと、を備え、
前記制御回路は、前記一次側コイルに電流を流さない場合、前記複数の第１トランジスタをオンし、前記複数の第２トランジスタをオンする、付記１に記載の送信回路。

（付記６）
前記制御回路は、前記一次側コイルに第１電流を流す場合、前記複数の第１トランジスタをオフし、前記複数の第２トランジスタをオンする、付記５に記載の送信回路。

（付記７）
前記制御回路は、前記一次側コイルの前記第１電流よりも小さい第２電流を流す場合、前記複数の第１トランジスタのうち少なくとも一つをオンし、前記複数の第２トランジスタのうち少なくとも一つをオンする、付記６に記載の送信回路。

（付記８）
前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記複数の第１トランジスタを順にオフからオンに切り替えるとともに、前記複数の第２トランジスタを順にオンからオフに切り替える、付記６に記載の送信回路。

（付記９）
前記一次側コイルの一端と、前記第１及び第２電源と、の間にそれぞれ設けられた第３及び第４トランジスタをさらに備え、
前記制御回路は、前記一次側コイルに電流を流さない場合、前記第１及び第３トランジスタをオンし、前記第２及び第４トランジスタをオフする、付記１に記載の送信回路。

（付記１０）
前記制御回路は、前記一次側コイルに第１電流を流す場合、前記第１及び第４トランジスタをオフし、前記第２及び第３トランジスタをオンする、付記９に記載の送信回路。

（付記１１）
前記制御回路は、前記一次側コイルに前記第１電流よりも小さい第２電流を流す場合、前記第１乃至第３トランジスタをオンし、前記第４トランジスタをオフする、付記１０に記載の送信回路。

（付記１２）
前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記第１トランジスタを、オンからオフに切り替えるときよりも緩やかにオフからオンに切り替えるとともに、前記第２トランジスタを、オフからオンに切り替えるときよりも緩やかにオンからオフに切り替える、付記１０に記載の送信回路。

（付記１３）
前記制御回路は、前記一次側コイルに前記第１電流を流す場合、前記第１及び第４トランジスタをオンし、前記第２及び第３トランジスタをオフした後、前記第１及び第４トランジスタをオンからオフに切り替え、前記第２及び第３トランジスタをオフからオンに切り替える、付記９に記載の送信回路。

（付記１４）
並列接続された複数の前記第１トランジスタと、
並列接続された複数の前記第２トランジスタと、
並列接続された複数の前記第３トランジスタと、
並列接続された複数の前記第４トランジスタと、を備え、
前記制御回路は、前記一次側コイルに電流を流さない場合、前記複数の第１及び第３トランジスタをオンし、前記複数の第２及び第４トランジスタをオンする、付記９に記載の送信回路。

（付記１５）
前記制御回路は、前記一次側コイルに第１電流を流す場合、前記複数の第１及び第４トランジスタをオフし、前記複数の第２及び第３トランジスタをオンする、付記１４に記載の送信回路。

（付記１６）
前記制御回路は、前記一次側コイルの前記第１電流よりも小さい第２電流を流す場合、前記複数の第３トランジスタをオンし、前記複数の第４トランジスタをオフし、前記複数の第１トランジスタのうち少なくとも一つをオンし、前記複数の第２トランジスタのうち少なくとも一つをオンする、付記１５に記載の送信回路。

（付記１７）
前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記複数の第１トランジスタを順にオフからオンに切り替えるとともに、前記複数の第２トランジスタを順にオンからオフに切り替える、付記１５に記載の送信回路。

（付記１８）
前記制御回路は、前記一次側コイルに前記第１電流を流す場合、前記複数の第１及び第４トランジスタをオンし、前記複数の第２及び第３トランジスタをオフした後、前記複数の第１及び第４トランジスタをオンからオフに切り替え、前記複数の第２及び第３トランジスタをオフからオンに切り替える、付記１４に記載の送信回路。

（付記１９）
外部から供給されるデータに応じたパルス信号を生成し、送信信号として出力する付記１〜１８のいずれか一項に記載の送信回路と、
受信信号に基づいて前記データを再生する受信回路と、
前記送信回路と前記受信回路とを絶縁するとともに、前記送信信号を前記受信信号として伝達する交流結合素子と、を備えた半導体集積回路。

（付記２０）
一次側コイルと二次側コイルとによって構成される交流結合素子を介して、絶縁された受信回路に信号を送信する送信回路であって、
一端が第１電源に接続された前記一次側コイルの他端と、第１及び第２電源と、の間にそれぞれ設けられた第１及び第２トランジスタと、
前記第１及び第２トランジスタをオンすることにより、前記一次側コイルに中間電流を流す制御回路と、を備えた送信回路。

（付記２１）
前記制御回路は、前記一次側コイルに前記第１電流とは逆向きの第３電流を流す場合、前記第１及び第４トランジスタをオンし、前記第２及び第３トランジスタをオフする、付記９に記載の送信回路。

（付記２２）
前記制御回路は、前記一次側コイルに前記第１電流より小さい第２電流を流す場合、前記一次側コイルの他端と、前記第１及び第２電源と、の間の並列インピーダンスを略一定に保つように、前記第１トランジスタをオンし、前記第２トランジスタをオンする、付記２に記載の送信回路。

（付記２３）
前記制御回路は、前記一次側コイルに前記第１電流よりも小さい第２電流を流す場合、前記一次側コイルの他端と、前記第１及び第２電源と、の間の並列インピーダンスを略一定に保つように、前記複数の第１トランジスタのうち少なくとも一つをオンし、前記複数の第２トランジスタのうち少なくとも一つをオンする、付記６に記載の送信回路。

（付記２４）
前記制御回路は、前記一次側コイルに前記第１電流よりも小さい第２電流を流す場合、前記一次側コイルの他端と、前記第１及び第２電源と、の間の並列インピーダンスを略一定に保つように、前記第１乃至第３トランジスタをオンし、前記第４トランジスタをオフする、付記１０に記載の送信回路。

（付記２５）
前記制御回路は、前記一次側コイルに前記第１電流よりも小さい第２電流を流す場合、前記一次側コイルの他端と、前記第１及び第２電源と、の間の並列インピーダンスを略一定に保つように、前記複数の第３トランジスタをオンし、前記複数の第４トランジスタをオフし、前記複数の第１トランジスタのうち少なくとも一つをオンし、前記複数の第２トランジスタのうち少なくとも一つをオンする、付記１５に記載の送信回路。

（付記２６）
一次側コイルと二次側コイルとによって構成される交流結合素子を介して、絶縁された受信回路に信号を送信する送信回路であって、
前記一次側コイルの一端及び他端と、第１電源及び第１ノードと、の間の接続経路を相補的に切り替える切替部と、
前記第１ノードと、前記第１電源及び第２電源と、の間にそれぞれ設けられた第１及び第２トランジスタと、
前記一次側コイルに電流を流さない場合、前記第１トランジスタをオンし、前記第２トランジスタをオフする制御回路と、を備えた送信回路。

１〜４ 半導体集積回路
１１，２１，３１，４１，５１ 制御回路
１２，２２，３２，４２，５２ ドライブ回路
７１ パルス検出回路
７２，８２ 正パルス判定回路
７３，８３ 負パルス判定回路
７４ ラッチ回路
７５，８２１ 遅延回路
７２１ ＳＲラッチ回路
７２２，８２２ 論理積回路
ＣＨＰ０，ＣＨＰ１，ＣＨＰ３，ＣＨＰ４ 半導体チップ
ＩＳＯ１，ＩＳＯ５ 交流結合素子
Ｌ１１，Ｌ５１ 一次側コイル
Ｌ１２，Ｌ５２ 二次側コイル
ＭＰ１１〜ＭＰ１４，ＭＰ２１〜ＭＰ２４，ＭＰ３１〜ＭＰ３４ トランジスタ
ＭＮ１１〜ＭＮ１４，ＭＮ２１〜ＭＮ２４，ＭＮ３１〜ＭＮ３４ トランジスタ
ＭＰ５１，ＭＮ５１，Ｔｒ１，Ｔｒ３ トランジスタ
Ｔｒ２，Ｔｒ４ トランスミッションゲート
Ｐｄ パッド
ＰＫＧ０ 半導体パッケージ
Ｒ１２ ＧＭＲ素子
Ｒｘ１，Ｒｘ１ａ〜Ｒｘ１ｃ，Ｒｘ５ 受信回路
Ｔｘ１〜Ｔｘ５ 送信回路
Ｗ ボンディングワイヤ

Claims (20)

1. 一次側コイルと二次側コイルとによって構成される交流結合素子を介して、絶縁された受信回路に信号を送信する送信回路であって、
   一端が第１電源に接続された前記一次側コイルの他端と、第１及び第２電源と、の間にそれぞれ設けられた第１及び第２トランジスタと、
   前記一次側コイルに電流を流さない場合、前記第１トランジスタをオンし、前記第２トランジスタをオフする制御回路と、を備えた送信回路。
2. 前記制御回路は、前記一次側コイルに第１電流を流す場合、前記第１トランジスタをオフし、前記第２トランジスタをオンする、請求項１に記載の送信回路。
3. 前記制御回路は、前記一次側コイルに前記第１電流より小さい第２電流を流す場合、前記第１トランジスタをオンし、前記第２トランジスタをオンする、請求項２に記載の送信回路。
4. 前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記第１トランジスタを、オンからオフに切り替えるときよりも緩やかにオフからオンに切り替えるとともに、前記第２トランジスタを、オフからオンに切り替えるときよりも緩やかにオンからオフに切り替える、請求項２に記載の送信回路。
5. 並列接続された複数の前記第１トランジスタと、
   並列接続された複数の前記第２トランジスタと、を備え、
   前記制御回路は、前記一次側コイルに電流を流さない場合、前記複数の第１トランジスタをオンし、前記複数の第２トランジスタをオンする、請求項１に記載の送信回路。
6. 前記制御回路は、前記一次側コイルに第１電流を流す場合、前記複数の第１トランジスタをオフし、前記複数の第２トランジスタをオンする、請求項５に記載の送信回路。
7. 前記制御回路は、前記一次側コイルの前記第１電流よりも小さい第２電流を流す場合、前記複数の第１トランジスタのうち少なくとも一つをオンし、前記複数の第２トランジスタのうち少なくとも一つをオンする、請求項６に記載の送信回路。
8. 前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記複数の第１トランジスタを順にオフからオンに切り替えるとともに、前記複数の第２トランジスタを順にオンからオフに切り替える、請求項６に記載の送信回路。
9. 前記一次側コイルの一端と、前記第１及び第２電源と、の間にそれぞれ設けられた第３及び第４トランジスタをさらに備え、
   前記制御回路は、前記一次側コイルに電流を流さない場合、前記第１及び第３トランジスタをオンし、前記第２及び第４トランジスタをオフする、請求項１に記載の送信回路。
10. 前記制御回路は、前記一次側コイルに第１電流を流す場合、前記第１及び第４トランジスタをオフし、前記第２及び第３トランジスタをオンする、請求項９に記載の送信回路。
11. 前記制御回路は、前記一次側コイルに前記第１電流よりも小さい第２電流を流す場合、前記第１乃至第３トランジスタをオンし、前記第４トランジスタをオフする、請求項１０に記載の送信回路。
12. 前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記第１トランジスタを、オンからオフに切り替えるときよりも緩やかにオフからオンに切り替えるとともに、前記第２トランジスタを、オフからオンに切り替えるときよりも緩やかにオンからオフに切り替える、請求項１０に記載の送信回路。
13. 前記制御回路は、前記一次側コイルに前記第１電流を流す場合、前記第１及び第４トランジスタをオンし、前記第２及び第３トランジスタをオフした後、前記第１及び第４トランジスタをオンからオフに切り替え、前記第２及び第３トランジスタをオフからオンに切り替える、請求項９に記載の送信回路。
14. 並列接続された複数の前記第１トランジスタと、
    並列接続された複数の前記第２トランジスタと、
    並列接続された複数の前記第３トランジスタと、
    並列接続された複数の前記第４トランジスタと、を備え、
    前記制御回路は、前記一次側コイルに電流を流さない場合、前記複数の第１及び第３トランジスタをオンし、前記複数の第２及び第４トランジスタをオンする、請求項９に記載の送信回路。
15. 前記制御回路は、前記一次側コイルに第１電流を流す場合、前記複数の第１及び第４トランジスタをオフし、前記複数の第２及び第３トランジスタをオンする、請求項１４に記載の送信回路。
16. 前記制御回路は、前記一次側コイルの前記第１電流よりも小さい第２電流を流す場合、前記複数の第３トランジスタをオンし、前記複数の第４トランジスタをオフし、前記複数の第１トランジスタのうち少なくとも一つをオンし、前記複数の第２トランジスタのうち少なくとも一つをオンする、請求項１５に記載の送信回路。
17. 前記制御回路は、前記一次側コイルに流れる前記第１電流を止める場合、前記複数の第１トランジスタを順にオフからオンに切り替えるとともに、前記複数の第２トランジスタを順にオンからオフに切り替える、請求項１５に記載の送信回路。
18. 前記制御回路は、前記一次側コイルに前記第１電流を流す場合、前記複数の第１及び第４トランジスタをオンし、前記複数の第２及び第３トランジスタをオフした後、前記複数の第１及び第４トランジスタをオンからオフに切り替え、前記複数の第２及び第３トランジスタをオフからオンに切り替える、請求項１４に記載の送信回路。
19. 外部から供給されるデータに応じたパルス信号を生成し、送信信号として出力する請求項１〜１８のいずれか一項に記載の送信回路と、
    受信信号に基づいて前記データを再生する受信回路と、
    前記送信回路と前記受信回路とを絶縁するとともに、前記送信信号を前記受信信号として伝達する交流結合素子と、を備えた半導体集積回路。
20. 一次側コイルと二次側コイルとによって構成される交流結合素子を介して、絶縁された受信回路に信号を送信する送信回路であって、
    一端が第１電源に接続された前記一次側コイルの他端と、第１及び第２電源と、の間にそれぞれ設けられた第１及び第２トランジスタと、
    前記第１及び第２トランジスタをオンすることにより、前記一次側コイルに中間電流を流す制御回路と、を備えた送信回路。

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