KR20120020325A

KR20120020325A - 역률 개선 회로용 인덕터 코어

Info

Publication number: KR20120020325A
Application number: KR1020100083884A
Authority: KR
Inventors: 주성용; 이진형
Original assignee: 삼성전자주식회사
Priority date: 2010-08-30
Filing date: 2010-08-30
Publication date: 2012-03-08
Also published as: US20120049994A1

Abstract

인터리브(Interleaved) 방식의 역률 개선 회로에 사용되는 인덕터 코어의 구조를 개선한 것이다. 인터리브(Interleaved) 방식의 역률 개선(PFC) 회로에서 2개의 부스트용(Boost) 인버터가 한 쌍의 코어에 권선되게 인덕터 코어의 구조를 개선함으로써 코어의 수를 절반으로 줄여 부품 배치 및 코어 사이즈의 최적화가 가능하여 비용을 절감할 수 있으며, 소용량 역률 개선(PFC) 회로의 경우 바 타입의 일자형 코어를 사용하여 싱글 코어 적용 부스트 인덕터 구조로 설계가 가능하다.

Description

역률 개선 회로용 인덕터 코어{INDUCTOR CORE FOR POWER FACTOR CORRECTION CIRCUIT}

본 발명은 역률 개선 회로용 인덕터 코어에 관한 것으로, 더욱 상세하게는 인터리브(Interleaved) 방식의 역률 개선 회로에 사용되는 인덕터 코어의 구조를 개선한 것이다.

각종 전자 전기 기기(예를 들어, 디스플레이 장치)의 고조파 대책으로서, 역률 개선(PFC; Power Factor Correction) 회로를 사용한다. 역률 개선(PFC) 회로는 입력 전압과 입력 전류의 위상을 일치시켜 무효 전력의 발생을 억제함으로써 유효 전력의 효율적인 사용을 위해 전원 장치에 일반적으로 채택되고 있다.

역률 개선(PFC) 회로에 대한 규정은 유럽의 IEC555-2, IEC555-4, 미국의 IEEE519의 규정에 따르도록 권고되고 있다. 이러한 역률 개선(PFC) 회로에는 다양한 방식이 있으며, 인터리브(interleaved) 방식도 그 중 하나이다. 인터리브(interleaved) 방식이란 2개의 부스트(Boost)용 인덕터가 180도 위상각을 가지고 교번으로 동작되게 제어 IC에서 스위칭 소자를 듀얼(dual) 제어하는 것으로, 싱글(single) 제어 방식의 역률 개선(PFC) 회로에 비해 무효 전력을 효율적으로 억제할 수 있을 뿐만 아니라 리플(ripple) 감소 및 EMI(Electro Magnetic Interference)에 유리한 장점이 있다.

그러나, 인터리브(interleaved) 방식의 역률 개선(PFC) 회로에서는 2개의 부스트(Boost)용 인덕터를 권선 코어에 감기 위해 각각의 부스트(Boost)용 인덕터가 권선되는 코어를 듀얼 코어 방식으로 별도로 구성하는 구조를 채택하고 있다. 따라서 각각의 부스트(Boost)용 인덕터마다 한 쌍의 코어가 필요하므로 2개의 부스트(Boost)용 인덕터를 사용할 경우 4개의 코어가 필요하게 된다. 이는 부품 단가의 증가와 부품을 배치하는 인쇄 회로 기판(PCB)의 면적을 증가시켜 코어의 구조 개선이 필요하다.

본 발명의 일 측면은 인터리브(Interleaved) 방식의 역률 개선(PFC) 회로에서 2개의 부스트용 인버터가 한 쌍의 코어에 권선되게 코어의 구조를 개선한 인덕터 코어를 제공한다.

이를 위해 본 발명의 일 측면에 의한 역률 개선 회로용 인덕터 코어는, 인터리브 방식으로 교번 동작하는 제1 및 제2인덕터가 권선되는 제1 및 제2레그; 제1 및 제2레그 사이에 형성되며, 제1 및 제2레그와 자기적으로 서로 연결되어 자속 경로를 형성하는 제3레그를 포함하고, 제3레그는 제1 및 제2레그와 다른 형상을 가진다.

제1레그에는 제1인덕터가 권선되는 제1보빈이 삽입되고, 제2레그에는 제2인덕터가 권선되는 제2보빈이 삽입된다.

제1레그에 권선되는 제1인덕터의 권선 방향과, 제2레그에 권선되는 제2인덕터의 권선 방향은 서로 반대인 것이 바람직하다.

제1인덕터의 권선 수와 제2인덕터의 권선 수는 동일한 것이 바람직하다.

제1레그와 제2레그는 동일한 형상을 가진다.

제3레그는 제1레그 및 제2레그 보다 넓은 면적을 가진다.

또한, 본 발명의 일 측면에 의한 역률 개선 회로용 인덕터 코어는, 제1레그, 제2레그 및 제3레그를 가지는 "E"자형의 코어로 이루어지며, "E"자형의 코어 2개를 서로 마주보게 결합하여 "EE" 결합 구조를 가진다.

한편, "EE" 결합 구조를 통해 2개의 제1레그와, 2개의 제2레그 사이에는 각각 갭이 형성된다.

또한, 본 발명의 일 측면에 의한 역률 개선 회로용 인덕터 코어는, 바 타입의 "I"자형 코어를 더 포함하고, "E"자형의 코어에 "I"자형 코어를 결합하여 "EI" 결합 구조를 가진다.

한편, "EI" 결합 구조의 경우, 제1 및 제2인덕터의 권선 수가 "EE" 결합 구조 보다 적다.

또한, 본 발명의 일 측면에 의한 역률 개선 회로용 인덕터 코어는, 제1레그, 제2레그 및 제3레그를 가지는 "E"자형의 변형 코어로 이루어지며, "E"자형의 변형 코어 2개를 서로 마주보게 결합하여 변형된 "EE" 결합 구조를 가진다.

한편, 변형된 "EE" 결합 구조를 통해 2개의 제1레그와, 2개의 제2레그 사이에는 각각 갭이 형성된다.

이와 같은 본 발명의 일 실시예에 의하면, 인터리브(Interleaved) 방식의 역률 개선(PFC) 회로에서 2개의 부스트용 인버터가 한 쌍의 코어에 권선되게 코어의 구조를 개선함으로써 코어의 수를 절반으로 줄여 부품 배치 및 코어 사이즈의 최적화가 가능하여 비용을 절감할 수 있으며, 소용량 역률 개선(PFC) 회로의 경우 바 타입의 일자형 코어를 사용하여 싱글 코어 적용 부스트 인덕터 구조로 설계가 가능하다.

도 1은 본 발명의 실시예에 의한 인터리브 방식의 역률 개선 회로도이다.
도 2는 본 발명의 일 실시예에 의한 인덕터 코어의 구조를 나타낸 사시도이다.
도 3은 도 2의 평면도이다.
도 4는 본 발명의 일 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이다.
도 5은 도 4의 자속 경로도이다.
도 7은 본 발명의 다른 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이다.
도 8은 도 7의 자속 경로도이다.
도 9는 본 발명의 또 다른 실시예에 의한 인덕터 코어의 구조를 나타낸 사시도이다.
도 10은 도 9의 평면도이다.
도 11은 본 발명의 또 다른 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이다.
도 12는 도 11의 자속 경로도이다.
도 13은 본 발명의 또 다른 실시예에 의한 인덕터 코어의 구조를 나타낸 사시도이다.
도 14는 도 13의 평면도이다.
도 15는 본 발명의 또 다른 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이다.
도 16은 도 15의 자속 경로도이다.

이하, 본 발명에 의한 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시예에 의한 인터리브 방식의 역률 개선 회로도로서, 정류부(10), 인덕터부(20), 스위칭부(30) 및 제어부(40)를 포함한다.

정류부(10)는 브릿지 다이오드(Bridge Diode)로 구성되며, 상용 교류 전원(AC)을 전파 정류한다.

인덕터부(20)는 제1부스트용 인덕터(21; 이하, 제1인덕터라 한다)와 제2부스트용 인덕터(22; 이하, 제2인덕터라 한다)로 구성되며, 제1인덕터(21) 및 제2인덕터(22)는 각각 정류부(10)에 전기적으로 병렬 연결된다. 제1인덕터(21) 및 제2인덕터(22)는 한 쌍의 코어에 권선되는데 제1인덕터(21) 및 제2인덕터(22)가 권선되는 코어의 구조에 대해서는 도 2를 참조하여 설명하기로 한다.

스위칭부(30)는 제1인덕터(21) 및 제2인덕터(22)가 서로 다른 주기 구체적으로, 180도의 위상각을 가지고 교번으로 동작되게 제1인덕터(21)로부터의 전원을 온/오프 스위칭하는 제1전력 스위칭 소자(31)와, 제2인덕터(22)로부터의 전원을 온/오프 스위칭하는 제2전력 스위칭 소자(32)를 포함한다.

또한, 스위칭부(30)는 제1전력 스위칭 소자(31) 및 제2전력 스위칭 소자(32)의 스위칭 시에 전원을 정류하는 제1다이오드(33) 및 제2다이오드(34)와, 출력 전원을 안정화시키는 콘덴서(35)를 더 포함한다. 제1다이오드(33) 및 제2다이오드(34)는 제1전력 스위칭 소자(31) 및 제2전력 스위칭 소자(32)에 각각 연결되어 제1전력 스위칭 소자(31) 및 제2전력 스위칭 소자(32)가 교번으로 스위칭할 때에 발생하는 역전류를 방지한다.

제어부(40)는 인터리브(Interleaved) 제어 IC로 구성되며, 제1인덕터(21) 및 제2인덕터(22)가 서로 다른 주기로 교번하여 동작되도록 유도 전류를 흘려 줌과 동시에 위상이 서로 다른 입력 전류를 위상에 맞게 변류하도록 제1전력 스위칭 소자(31) 및 제2전력 스위칭 소자(32)의 온/오프 상태를 제어하여 제1인덕터(21) 및 제2인덕터(22)의 동작 상태를 제어한다.

이러한 인터리브(interleaved) 방식의 역률 개선(PFC) 회로에서 제1인덕터(21)와 제2인덕터(22)가 권선되는 코어의 구조에 대하여 도 2를 참조하여 설명한다.

도 2는 본 발명의 일 실시예에 의한 인덕터 코어의 구조를 나타낸 사시도이고, 도 3은 도 2의 평면도이다.

도 2 및 도 3에서, 본 발명의 일 실시예에 의한 코어(100)는 제1 내지 제3레그(110, 120, 130)를 가지는 "E"자형의 코어로 구성된다. 제1레그(110) 및 제2레그(120)는 코어(100)의 양측에 마련되며 서로 동일한 형상과 동일한 면적을 가진다.

제3레그(130)는 제1레그(110)와 제2레그(120)의 중앙에 위치하여 제1레그(110)와 제2레그(120) 보다 약, 2배 정도의 넓은 면적을 가진다. 제3레그(130)의 면적을 제1레그(110) 및 제2레그(120) 보다 넓게 하는 이유는 제1인덕터(21) 및 제2인덕터(22)에 의해 형성되는 자속(Φ)의 경로가 중첩되지 않게 하기 위함이다.

또한, 제3레그(130)는 양 측면 즉, 제1레그(110) 및 제2레그(120)와 마주보는 면을 제1인덕터(21) 및 제2인덕터(22)의 권선용 보빈(21a, 22a)이 삽입될 수 있도록 곡선 형태로 구성한다. 이와 같이, 제1레그(110) 및 제2레그(120)와 마주보는 제3레그(130)의 양 측면을 곡선 형태로 구성하게 되면 제1레그(110) 및 제2레그(120)에 권선되는 제1인덕터(21) 및 제2인덕터(22)의 권선 수를 최대한으로 늘릴 수 있어 파워 용량에 따라 코어(100)의 최적화를 구현할 수 있다.

이와 같이, 제1 내지 제3레그(110, 120, 130)를 가지는 "E"자형의 코어(100)를 이용하여 제1인덕터(21) 및 제2인덕터(22)가 권선되는 코어 구조에 대하여 도 4 및 도 5를 참조하여 설명한다.

도 4는 본 발명의 일 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이고, 도 5은 도 4의 자속 경로도이다.

도 4 및 도 5에서, 제1 내지 제3레그(110, 120, 130)를 가지는 "E"자형의 코어(100) 2개를 마주보게 결합하여 "EE" 결합 구조의 코어(100)가 서로 자기적으로 연결되도록 구성한다. 제1인덕터(21)는 권선용 보빈(21a)을 통해 2개의 제1레그(110)에 권선되고, 제2인덕터(22)는 권선용 보빈(22a)을 통해 2개의 제2레그(120)에 권선된다. 180도 위상각을 가지고 동작되어지는 인터리브(interleaved) 스위칭 동작에 따라 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)가 교번으로 스위칭하면, 각각의 자속(Φ)은 코어(100)의 중앙에 위치한 2개의 제3레그(130)를 통하여 코어(100)의 양측에 마련된 제1레그(110) 및 제2레그(120)에 교번으로 자속(Φ)의 경로를 형성한다.

한편, 제1인덕터(21) 및 제2인덕터(22)가 각각 권선되는 2개의 제1레그(110)와 2개의 제2레그(120) 사이에는 인덕턴스를 조절하는 갭(140; Gap)이 형성된다. 이 갭(140)에 따라 한 쌍의 "EE" 코어(100)에 권선되는 제1인덕터(21) 및 제2인덕터(22)에 의해 2개의 자속(Φ) 경로가 형성된다.

도 1의 역률 개선 회로에서, 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)는 서로 교번으로 스위칭하므로, 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)의 스위칭 시에 여자되는 전류의 중첩을 방지하기 위해 2개의 제1레그(110)에 권선되는 제1인덕터(21)의 권선 방향과 2개의 제2레그(120)에 권선되는 제2인덕터(22)의 권선 방향은 서로 반대인 것이 바람직하다. 또한, 여자되는 전류의 평형을 위해 제1인덕터(21)의 권선 수와 제2인덕터(22)의 권선 수는 동일한 것이 바람직하다.

이와 같이, 2개의 "E"자형 코어(100)를 서로 마주보게 결합하는 "EE" 결합 구조의 인덕터 코어 구조로 종래에 비하여 코어(100)의 수를 절반(4개→ 2개)로 줄일 수 있게 된다. 이러한 코어(100) 수의 절감은 부품 배치 및 코어(100) 사이즈의 최적화를 가능하게 하여 전체적인 부품 비용을 절감할 수 있게 한다.

도 2 내지 도 5에서 제안된 인터리브(interleaved) 싱글 코어(Single Core) 적용 역률 개선(PFC) 회로의 동작 파형을 도 6에 도시하였다.

도 6은 본 발명의 일 실시예에 의한 인터리브 방식의 역률 개선 회로의 동작 파형도이다.

도 6에서 보듯이, 180도 위상각을 가지고 동작되어지는 인터리브 스위칭 동작에 따라 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)가 교번으로 스위칭하면, 2개의 제1레그(110)와 2개의 제2레그(120)에 권선된 제1인덕터(21)와 제2인덕터(22)가 부스트(Boost) 역할을 하는데 전기적 특성에 문제없이 기존의 4개의 코어를 사용한 경우와 비교하여 측정되어진 동작 파형이 동일하게 나타남을 알 수 있었다.

다음에는, 2개의 "E"자형 코어(100)를 서로 마주보게 결합하는 "EE" 결합 구조의 인덕터 코어 구조를 통해 코어(100)의 수를 절반으로 줄이고, 코어(100)의 사이즈의 최적화를 가능하게 하는 것 뿐만 아니라, 슬림 타입(Slim Type)의 파워에 적용 가능한 역률 개선(PFC) 회로에 적용할 수 있는 인덕터 구조의 다른 실시예에 대하여 도 7 및 도 8을 참조하여 설명한다.

도 7은 본 발명의 다른 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이고, 도 8은 도 7의 자속 경로도이다.

도 7 및 도 8에서는, 도 2 및 도 3에 도시한 제1 내지 제3레그(110, 120, 130)를 가지는 "E"자형의 코어(100)에 레그를 가지고 있지 않은 바(Bar) 타입의 "I"자형 코어(200)를 결합하여 "EI" 결합 구조의 코어(100, 200)가 서로 자기적으로 연결되도록 구성한다. "EI" 결합 구조의 코어(100, 200)에서 제1인덕터(21)는 권선용 보빈(21a)을 통해 코어(100)의 제1레그(110)에 권선되고, 제2인덕터(22)는 권선용 보빈(22a)을 통해 코어(100)의 제2레그(120)에 권선된다. 제3레그(130)는 제1레그(110) 및 제2레그(120)와 각각 하나의 자속(Φ) 경로를 형성한다.

한편, 제1인덕터(21) 및 제2인덕터(22)가 각각 권선되는 코어(100)의 제1레그(110)와 제2레그(120) 사이에는 인덕턴스를 조절하는 갭(240; Gap)이 형성된다. 이 갭(240)에 따라 한 쌍의 "EI" 코어(100, 200)에 권선되는 제1인덕터(21) 및 제2인덕터(22)에 의해 2개의 자속(Φ) 경로가 형성된다.

"EI" 결합 구조의 인덕터 코어의 경우에도 "EE" 결합 구조의 인덕터 코어와 마찬가지로 제1전력 스위칭 소자(31) 및 제2전력 스위칭 소자(32)의 스위칭 시에 여자되는 전류의 중첩을 방지하기 위해 제1레그(110)에 권선되는 제1인덕터(21)의 권선 방향과 제2레그(120)에 권선되는 제2인덕터(22)의 권선 방향은 서로 반대인 것이 바람직하고, 여자되는 전류의 평형을 위해 제1인덕터(21)의 권선 수와 제2인덕터(22)의 권선 수는 동일한 것이 바람직하다.

또한, 도 8에서 알 수 있듯이, "EI" 결합 구조의 인덕터 코어의 경우에는 코어(100)의 제1레그(110) 및 제2레그(120)에 권선되는 제1인덕터(21)와 제2인덕터(22)의 권선 수가 "EE" 결합 구조의 인덕터 코어에 비해 상대적으로 적음을 알 수 있다. 이와 같이, "EI" 결합 구조의 인덕터 코어는 도 5에 도시한 "EE" 결합 구조의 인덕터 코어에 비해 전체 사이즈가 작아 슬림 타입(Slim Type)의 파워에 적용 가능한 역률 개선(PFC) 회로를 구현할 수 있다.

이외에도, 인터리브(interleaved) 방식의 역률 개선(PFC) 회로에 적용할 수 있는 다양한 인덕터 구조들에 대하여 도 9 내지 도 16을 참조하여 설명한다.

도 9는 본 발명의 또 다른 실시예에 의한 인덕터 코어의 구조를 나타낸 사시도이고, 도 10은 도 9의 평면도이다.

도 9 및 도 10에 도시한 코어(300)는 도 2 및 도 3에 도시한 코어(100)와 마찬가지로, 제1 내지 제3레그(310, 320, 330)를 가지는 "E"자형 코어이나, 도 2 및 도 3에 도시한 기본 형태의 코어(100)와 다르게 제1레그(310)와 제2레그(320)가 원형이 아닌 타원형으로 그 형상이 변형된 구조이다. 도 9 및 도 10에 도시한 "E"자형 변형 코어(300)의 구조는 인덕터 코어(300)를 사용하는 역률 개선(PFC) 회로의 부품 배치나 전체 사이즈 또는 파워 용량에 따라 다양한 형상으로 변형 가능함은 물론이다.

"E"자형 변형 코어(300)의 제1레그(310) 및 제2레그(320)는 "E"자형 변형 코어(300)의 양측에 마련되며 동일한 형상과 동일한 면적을 가진다.

"E"자형 변형 코어(300)의 제3레그(330)는 제1레그(310)와 제2레그(320)의 중앙에 위치하여 제1레그(310)와 제2레그(320)의 형상 변경으로 제1레그(310) 및 제2레그(320) 보다 약, 2배 정도의 넓은 면적과 높이를 가진다.

도 11은 본 발명의 또 다른 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이고, 도 12는 도 11의 자속 경로도이다.

도 11 및 도 12에서, 제1 내지 제3레그(310, 320, 330)를 가지는 "E"자형 변형 코어(300) 2개를 마주보게 결합하여 "EE" 결합 구조의 "E"자형 변형 코어(300)가 서로 자기적으로 연결되도록 구성한다. 제1인덕터(21)는 권선용 보빈(21a)을 통해 2개의 제1레그(310)에 권선되고, 제2인덕터(22)는 권선용 보빈(22a)을 통해 2개의 제2레그(320)에 권선된다. 제3레그(330)는 제1레그(310) 및 제2레그(320)와 각각 하나의 자속(Φ) 경로를 형성한다.

한편, 제1인덕터(21) 및 제2인덕터(22)가 각각 권선되는 2개의 제1레그(310)와 2개의 제2레그(320) 사이에는 인덕턴스를 조절하는 갭(340; Gap)이 형성된다. 이 갭(340)에 따라 한 쌍의 "EE" 변형 코어(300)에 권선되는 제1인덕터(21) 및 제2인덕터(22)에 의해 2개의 자속(Φ) 경로가 형성된다.

위에서 설명한 바와 같이, 도 1의 역률 개선 회로에서, 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)는 서로 교번으로 스위칭하므로, 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)의 스위칭 시에 여자되는 전류의 중첩을 방지하기 위해 "E"자형 변형 코어(300)의 2개의 제1레그(310)에 권선되는 제1인덕터(21)의 권선 방향과 "E"자형 변형 코어(300)의 2개의 제2레그(320)에 권선되는 제2인덕터(22)의 권선 방향은 서로 반대인 것이 바람직하다. 또한, 여자되는 전류의 평형을 위해 제1인덕터(21)의 권선 수와 제2인덕터(22)의 권선 수는 동일한 것이 바람직하다.

이와 같이, 2개의 "E"자형 변형 코어(300)를 서로 마주보게 결합하는 "EE" 결합 구조의 인덕터 코어 구조로 종래에 비하여 코어(300)의 수를 절반(4개→ 2개)로 줄일 수 있을 뿐만 아니라 코어(300) 사이즈의 다양화를 가능하게 하여 코어(300)의 활용 범위를 넓힐 수 있게 된다.

도 13은 본 발명의 또 다른 실시예에 의한 인덕터 코어의 구조를 나타낸 사시도이고, 도 14는 도 13의 평면도이다.

도 13 및 도 14에 도시한 코어(300)는 도 2 및 도 3에 도시한 코어(100)와 마찬가지로, 제1 내지 제3레그(410, 420, 430)를 가지는 "E"자형 코어이나, 도 2 및 도 3에 도시한 기본 형태의 코어(100)와 다르게 제3레그(430)의 높이를 변형하여 그 형상이 변형된 구조이다. 도 13 및 도 14에 도시한 "E"자형 변형 코어(400)의 구조는 인덕터 코어(400)를 사용하는 역률 개선(PFC) 회로의 부품 배치나 전체 사이즈 또는 파워 용량에 따라 다양한 형상으로 변형 가능함은 물론이다.

"E"자형 변형 코어(400)의 제1레그(410) 및 제2레그(420)는 "E"자형 변형 코어(400)의 양측에 마련되며 동일한 형상과 동일한 면적을 가진다.

"E"자형 변형 코어(400)의 제3레그(430)는 제1레그(410)와 제2레그(420)의 중앙에 위치하여 제1레그(410)와 제2레그(420)의 형상 변경으로 제1레그(410) 및 제2레그(420) 보다 약, 2배 정도로 높은 높이를 가진다.

도 15는 본 발명의 또 다른 실시예에 의한 인덕터 코어의 결합 구조를 나타낸 사시도이고, 도 16은 도 15의 자속 경로도이다.

도 15 및 도 16에서, 제1 내지 제3레그(410, 420, 430)를 가지는 "E"자형 변형 코어(400) 2개를 마주보게 결합하여 "EE" 결합 구조의 "E"자형 변형 코어(400)가 서로 자기적으로 연결되도록 구성한다. 제1인덕터(21)는 권선용 보빈(21a)을 통해 2개의 제1레그(410)에 권선되고, 제2인덕터(22)는 권선용 보빈(22a)을 통해 2개의 제2레그(420)에 권선된다. 제3레그(430)는 제1레그(410) 및 제2레그(420)와 각각 하나의 자속(Φ) 경로를 형성한다.

한편, 제1인덕터(21) 및 제2인덕터(22)가 각각 권선되는 2개의 제1레그(410)와 2개의 제2레그(420) 사이에는 인덕턴스를 조절하는 갭(440; Gap)이 형성된다. 이 갭(440)에 따라 한 쌍의 "EE" 변형 코어(400)에 권선되는 제1인덕터(21) 및 제2인덕터(22)에 의해 2개의 자속(Φ) 경로가 형성된다.

위에서 설명한 바와 같이, 도 1의 역률 개선 회로에서, 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)는 서로 교번으로 스위칭하므로, 제1전력 스위칭 소자(31)와 제2전력 스위칭 소자(32)의 스위칭 시에 여자되는 전류의 중첩을 방지하기 위해 "E"자형 변형 코어(400)의 2개의 제1레그(410)에 권선되는 제1인덕터(21)의 권선 방향과 "E"자형 변형 코어(400)의 2개의 제2레그(420)에 권선되는 제2인덕터(22)의 권선 방향은 서로 반대인 것이 바람직하다. 또한, 여자되는 전류의 평형을 위해 제1인덕터(21)의 권선 수와 제2인덕터(22)의 권선 수는 동일한 것이 바람직하다.

이와 같이, 2개의 "E"자형 변형 코어(400)를 서로 마주보게 결합하는 "EE" 결합 구조의 인덕터 코어 구조로 종래에 비하여 코어(400)의 수를 절반(4개→ 2개)로 줄일 수 있을 뿐만 아니라 코어(400) 사이즈의 다양화를 가능하게 하여 코어(400)의 활용 범위를 넓힐 수 있게 된다.

또한, 도 4, 도 7, 도 11 및 도 15에 도시한 결합 구조를 갖는 인덕터 코어의 경우 모두 스탠딩형(Standing Type)과 매설형(Laying Type)으로 인쇄 회로 기판(PCB)에 설치할 수 있다.

10 : 정류부 20 : 인덕터부
21, 22 : 제1 및 제2인덕터 30 : 스위칭부
31, 32 : 제1 및 제2전력 스위칭 소자
40 : 제어부 100, 200, 300, 400 : 코어
110, 120, 130 : 제1 내지 제3레그
310, 320, 330 : 제1 내지 제3레그
410, 420, 430 : 제1 내지 제3레그

Claims

인터리브 방식으로 교번 동작하는 제1 및 제2인덕터가 권선되는 제1 및 제2레그;
상기 제1 및 제2레그 사이에 형성되며, 상기 제1 및 제2레그와 자기적으로 서로 연결되어 자속 경로를 형성하는 제3레그를 포함하고,
상기 제3레그는 상기 제1 및 제2레그와 다른 형상을 가지는 역률 개선 회로용 인덕터 코어.
제1항에 있어서,
상기 제1레그에는 상기 제1인덕터가 권선되는 제1보빈이 삽입되고, 상기 제2레그에는 상기 제2인덕터가 권선되는 제2보빈이 삽입되는 역률 개선 회로용 인덕터 코어.
제2항에 있어서,
상기 제1레그에 권선되는 상기 제1인덕터의 권선 방향과, 상기 제2레그에 권선되는 상기 제2인덕터의 권선 방향은 서로 반대인 역률 개선 회로용 인덕터 코어.
제2항에 있어서,
상기 제1인덕터의 권선 수와 상기 제2인덕터의 권선 수는 동일한 역률 개선 회로용 인덕터 코어.
제1항에 있어서,
상기 제1레그와 상기 제2레그는 동일한 형상을 가지는 역률 개선 회로용 인덕터 코어.
제5항에 있어서,
상기 제3레그는 상기 제1레그 및 제2레그 보다 넓은 면적을 가지는 역률 개선 회로용 인덕터 코어.
제6항에 있어서,
상기 인덕터 코어는 상기 제1레그, 제2레그 및 제3레그를 가지는 "E"자형의 코어로 이루어지며,
상기 "E"자형의 코어 2개를 서로 마주보게 결합하여 "EE" 결합 구조를 가지는 역률 개선 회로용 인덕터 코어.
제7항에 있어서,
상기 "EE" 결합 구조를 통해 상기 2개의 제1레그와, 상기 2개의 제2레그 사이에는 각각 갭이 형성되는 역률 개선 회로용 인덕터 코어.
제7항에 있어서,
바 타입의 "I"자형 코어를 더 포함하고,
상기 "E"자형의 코어에 상기 "I"자형 코어를 결합하여 "EI" 결합 구조를 가지는 역률 개선 회로용 인덕터 코어.
제9항에 있어서,
상기 "EI" 결합 구조의 경우, 상기 제1 및 제2인덕터의 권선 수가 상기 "EE" 결합 구조 보다 적은 역률 개선 회로용 인덕터 코어.
제6항에 있어서,
상기 인덕터 코어는 상기 제1레그, 제2레그 및 제3레그를 가지는 "E"자형의 변형 코어로 이루어지며,
상기 "E"자형의 변형 코어 2개를 서로 마주보게 결합하여 변형된 "EE" 결합 구조를 가지는 역률 개선 회로용 인덕터 코어.
제11항에 있어서,
상기 변형된 "EE" 결합 구조를 통해 상기 2개의 제1레그와, 상기 2개의 제2레그 사이에는 각각 갭이 형성되는 역률 개선 회로용 인덕터 코어.