KR20120017444A - 고 임피던스 트레이스 - Google Patents

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패트릭 룬델
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루카스 추앙
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소니 에릭슨 모빌 커뮤니케이션즈 에이비
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Abstract

본 발명은 마이크로파 전도 구조물(46a, 48b) 및 이러한 구조물을 생성하기 위한 방법과 관련되며, 상기 구조물은 제1 전기 전도층(L32), 상기 제1 전기 전도층(L32) 위에 배열되는 제1 유전 상수를 갖는 제1 유전체 기판(D31) 및 상기 유전체 기판(D31) 상에 또는 내에 배열되는 제1 폭을 갖는 적어도 하나의 전기 전도성 트레이스(CT1, CT2)를 포함한다. 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 유전 상수보다 낮은 제2 유전 상수를 갖는 제2 유전체 기판(DM1, DM2)의 트랙은 상기 전도성 트레이스(CT1, CT2)를 따라 연장되도록 상기 제1 유전체 기판(D31)과 상기 전도성 트레이스(CT1, CT2) 사이에 국지적으로 배열되어, 상기 전도성 트레이스(CT1, CT2)가 전기적으로 상기 제2 유전체 기판(DM1, DM2) 상에 배열되는 것처럼 동작하게 한다.

Description

고 임피던스 트레이스{HIGH IMPEDANCE TRACE}
본 발명은 고주파 신호에 대해 임피던스 정합되는 전기 전도성 구조물을 갖는 기판 및 이러한 구조물을 생성하기 위한 방법과 관련된다.
전기 전도성 구조물은 예컨대 기판 상에 또는 내에 배열되는 반도체 또는 다른 부품과 같은 다양한 전기 부품 사이에 경로를 형성하기 위해 기판 상에 또는 내에 생성되는 전기 전도성 트레이스(trace)에 의해 형성될 수 있다는 점이 잘 알려져 있다. 이러한 트레이스는 흔히 구리 또는 소정의 다른 전기 전도성 재료로 만들어진다. 사용되는 재료는 반드시 이상적인 전도 특성을 가져야 하는 것이 아니므로 구리 또는 그와 유사한 것보다 전도성이 낮은 다른 재료가 배제되지 않는다는 점이 본 기술 분야의 당업자에게 잘 알려져 있다. 트레이스가 위에 생성되는 기판은 예컨대 인쇄 회로 기판(Printed Circuit Board; PCB)이거나 또는 전기 전도성 트레이스가 위에 생성될 수 있는 소정의 다른 적합한 재료일 수 있다.
얇은 전도성 트레이스를 기판 상에 생성하는 것은 항상 도전적이다. 이는 민감한 고 임피던스 트레이스의 경우에 특히 그러하다. 고 임피던스 트레이스는 예컨대 저잡음 증폭기(Low Noise Amplifier; LNA)나 이와 유사한 것과 같은 전기 회로의 입력 임피던스에 트레이스 임피던스를 정합시키는 데 흔히 사용된다. 통상적으로 LNA에 대한 입력 임피던스는 약 100 내지 150 Ω 이하이다. 이러한 경우, 대응하는 구리 트레이스 폭은 표준 FR4 구조물을 사용하는 PCB 상에 또는 내에 적용되는 경우 약 3 내지 4 밀(mil)(1 밀은 0.001 인치임) 만큼 얇을 것이다. 여기서 LNA는 예시로서 사용되며, 다른 전기 회로에 대한 입력 임피던스는 약 50 Ω 미만만큼 낮거나 약 200 Ω까지만큼 높을 수 있다. 트레이스 폭은 그에 따라 개변되며 이는 약 5 밀 미만이거나 적어도 약 10 밀 미만일 수 있다.
식각 공정은 1 밀 공차(tolerance)를 용이하게 가질 수 있다. 따라서, 오프셋(offset)은 4 밀 트레이스의 경우 25% 만큼 높을 수 있다. 이러한 큰 편차는 임피던스 정합 정확도의 제어를 방해하고 LNA의 민감도에 악영향을 미칠 수 있다.
따라서, 수율(yield rate)을 향상시키기 위해 식각 프로세스에서 오프셋 편차를 제거하거나 또는 적어도 경감시키는 방법을 갖는 것이 유리할 것이다.
<발명의 개요>
본 발명의 하나의 목적은 수율을 증가시키기 위해 전기 전도성 트레이스를 생성하는 식각 공정 또는 유사한 공정에서 오프셋 편차를 제거하거나 적어도 경감시키는 것이다.
식각 또는 유사 공정으로부터의 편차를 보상하기 위해, 트레이스 폭을 증가시키는 것이 좋은 아이디어일 것이다. 단지 전기 전도성 트레이스 아래의 재료를 저 유전율 재료로 대체하는 것에 의해, 트레이스 폭이 인공적으로 늘어날 수 있다. 본 발명이 예컨대 PCB 공정 중에 구현되는 경우, 부정확한 식각 제어를 보상하고 수율을 향상시키기 위해 트레이스 폭이 미리 확대될 수 있다.
위에서 확인된 장점들 중 적어도 하나는 본 발명의 제1 실시예에 따라 달성되는데, 이는 제1 전기 전도층, 상기 제1 전기 전도층 위에 배열되는 제1 유전 상수를 갖는 제1 유전체 기판 및 상기 유전체 기판 상에 또는 내에 배열되는 제1 폭을 갖는 적어도 하나의 전기 전도성 트레이스를 포함하는 마이크로파 전도 구조물을 제공한다. 상기 제1 폭보다 넓은 제2 폭 및 상기 제1 유전 상수보다 낮은 제2 유전 상수를 갖는 제2 유전체 기판의 트랙(track)은 상기 전도성 트레이스를 따라 연장되도록 상기 제1 유전체 기판과 상기 전도성 트레이스 사이에 국지적으로 배열되어, 상기 전도성 트레이스가 전기적으로 상기 제2 유전체 기판 상에 배열되는 것처럼 동작하게 한다.
이는 예컨대 마이크로파 전도 구조물이 마이크로스트립(microstrip) 스트립 구조물 또는 스트립라인(stripline) 구조물인 경우 그 특성 임피던스 Z0를 계산하기 위해 아래에서 주어지는 수학식 1, 2a 및 3의 변수 Er과 같은 제2 유전 상수 Er이 마이크로파 전도 구조물의 특성 임피던스 Z0를 계산하는 데 안전하게 사용될 수 있게 하는 방식으로 제2 유전체 기판의 트랙이 전도성 트레이스를 따라 연장되는 것으로 해석되어야 한다.
제1 실시예의 특징을 포함하는 본 발명의 제2 실시예는 마이크로파 전도 구조물과 관련되며, 상기 제2 유전체 기판은 실질적으로 상기 전기 전도성 트레이스를 중심으로 연장된다.
제1 실시예의 특징을 포함하는 본 발명의 제3 실시예는 마이크로파 전도 구조물과 관련되며, 상기 전기 전도성 트레이스는 상기 제2 유전체 기판에 인접하여 연장된다.
제1 실시예의 특징을 포함하는 본 발명의 제4 실시예는 마이크로파 전도 구조물과 관련되며, 상기 마이크로파 전도 구조물은 마이크로스트립 구조물이다.
제1 실시예의 특징을 포함하는 본 발명의 제5 실시예는 마이크로파 전도 구조물과 관련되며, 상기 마이크로파 전도 구조물은 스트립라인 구조물이다.
제1 실시예의 특징을 포함하는 본 발명의 제6 실시예는 마이크로파 전도 구조물과 관련되며, 상기 마이크로파 전도 구조물은 50 Ω보다 크거나 100 Ω보다 큰 높은 특성 임피던스 Z0를 갖는다.
제1 실시예의 특징을 포함하는 본 발명의 제7 실시예는 마이크로파 전도 구조물과 관련되며, 상기 제2 폭은 상기 제1 폭의 10배 미만이다.
제1 실시예 또는 제7 실시예의 특징을 포함하는 본 발명의 제8 실시예는 마이크로파 전도 구조물과 관련되며, 상기 전기 전도성 트레이스의 상기 제1 폭은 5 밀보다 좁거나 10 밀보다 좁다.
본 발명의 제9 실시예는 선행하는 실시예들 중 임의의 하나에 따른 동일한 종류의 제1 마이크로파 전도 구조물 및 제2 마이크로파 전도 구조물을 포함하는 기판 구조물과 관련된다. 여기서, 상기 제1 마이크로파 전도 구조물 및 상기 제2 마이크로파 전도 구조물은 평형(balanced) 마이크로파 전도 구조물을 형성하도록 배열된다.
"동일한 종류"라는 표현은 두 마이크로파 전도 구조물이 동일한 선행 실시예의 것이라고 해석되어야 한다. 그러나, 이것은 두 마이크로파 전도 구조물이 동일하다고 해석되지 않아야 하는데, 그 까닭은 예컨대 제조 공차로 인해 하나의 동일한 실시예 내에 실제로 작은 편차가 존재할 수 있기 때문이다. 평형 마이크로파 구조물은 예컨대 제1 마이크로파 전도 구조물 및 제2 마이크로파 전도 구조물을 실질적으로 서로에게 평행하게 배열함으로써 생성될 수 있다.
본 발명의 제10 실시예는 안테나 설비, 전기 회로 및 선행하는 제1 내지 제8 실시예들 중 임의의 하나에 따른 마이크로파 전도 구조물을 포함하는 통신 장치와 관련되며, 상기 마이크로파 전도 구조물은 상기 안테나 설비를 상기 전기 회로에 접속시킨다.
또한, 위에서 확인된 장점들 중 적어도 하나는 마이크로파 구조물을 생성하기 위한 방법을 제공하는 본 발명의 제11 실시예에 따라 달성된다. 상기 방법은 적어도 하나의 제1 전기 전도층 및 제1 고 유전 상수를 갖는 제1 재료를 포함하는 유전층을 기판 구조물에 제공하는 단계 - 상기 전도층은 상기 유전층 아래에서 그와 실질적으로 평행하게 연장됨 - ; 상기 유전층 내에 적어도 하나의 홈을 형성하여 상기 제1 전도층을 노출시키는 단계; 제2 저 유전 상수를 갖는 유전체 재료를 상기 홈 내에 배열하여 제1 폭을 갖는 유전체 트랙을 형성하는 단계; 및 상기 유전체 트랙을 따라 그 위에 적어도 하나의 전기 전도성 트레이스를 형성하는 단계를 포함한다.
제11 실시예의 특징을 포함하는 본 발명의 제12 실시예는 노출된 유전층의 적어도 하나의 트랙을 생성하도록 상기 유전층 위에 마스크 패턴을 배열하는 단계 및 상기 유전층 내에 적어도 하나의 홈을 형성하여 상기 제1 전도층을 노출시키도록 상기 유전층의 노출된 부분을 제거하는 단계에 의해 상기 적어도 하나의 홈이 형성되는 방법과 관련된다.
제11 실시예의 특징을 포함하는 본 발명의 제13 실시예는 제2 저 유전 상수를 갖는 유전체 재료를 상기 유전층 위 및 상기 홈 내에 배열하는 단계 및 평탄화 공정에 의해 상기 유전층으로부터 상기 유전체 재료를 제거하는 단계에 의해 상기 유전체 재료가 상기 홈 내에 배열되는 방법과 관련된다.
제11 실시예의 특징을 포함하는 본 발명의 제14 실시예는 제2 전기 전도층을 상기 유전층 위 및 상기 유전체 트랙 위에 배열하는 단계; 상기 제2 전기 전도층의 노출되지 않은 부분을 상기 유전체 트랙을 따라 그 위에 남기도록 마스크 트랙을 배열하는 단계 - 상기 마스크 트랙은 상기 유전체 트랙의 상기 제1 폭보다 좁은 제2 폭을 가짐 - ; 및 상기 제2 전도층의 노출된 부분을 제거하여 상기 유전체 트랙을 따라 그 위에 적어도 하나의 전기 전도성 트레이스를 형성하는 단계에 의해 상기 전도성 트레이스가 형성되는 방법과 관련된다.
제11 실시예의 특징을 포함하는 본 발명의 제15 실시예는 상기 전도성 트레이스, 상기 유전체 트랙 및 상기 유전층이 솔더(solder) 마스크에 의해 덮이는 방법과 관련된다.
"포함한다/포함하는"이라는 용어는 본 명세서에서 사용되는 경우 진술된 특징, 정수, 단계, 또는 부품의 존재를 지정하는 것으로 간주되지만 하나 이상의 다른 특징, 정수, 단계, 부품, 또는 이들의 그룹의 존재 또는 추가를 배제하지 않음이 강조되어야 한다.
유사하게, 본 명세서에서 기술되는 방법들의 단계들은 반드시 이들이 등장하는 순서로 실행되어야 하는 것은 아니며, 상기 방법들의 다른 실시예들은 본 발명의 범위 밖에 속하지 않고 더 많거나 더 적은 단계를 포함할 수 있다.
첨부된 도면들과 관련하여 이제 본 발명이 보다 상세히 기술될 것이다.
도 1a는 휴대 전화(10)의 형태인 통신 장치를 도시하는 도면.
도 1b는 도 1a의 통신 장치의 배면을 도시하는 도면.
도 2a는 표면 구리 트레이스(22a)를 따라 짧은 말단으로부터 본 전형적인 마이크로스트립 구조물(20a)의 개략도.
도 2b는 내장 구리 트레이스(22b)를 따라 짧은 말단으로부터 본 전형적인 마이크로스트립 구조물(20b)의 개략도.
도 2c는 내장 구리 트레이스(22c)를 따라 짧은 말단으로부터 본 전형적인 스트립라인 구조물(20c)의 개략도.
도 2d는 전기 전도성 트레이스(22d)를 따라 짧은 말단으로부터 본 마이크로스트립 구조물(20d)을 형성하는 본 발명의 실시예의 개략도.
도 2e는 위에서 본 도 2d의 실시예의 개략도.
도 2f는 전기 전도성 트레이스(22e)를 따라 짧은 말단으로부터 본 스트립라인 구조물(20e)을 형성하는 본 발명의 실시예의 개략도.
도 3은 예시 표준 6층 PCB 설비(30)의 개략도.
도 4a는 적어도 부분적으로 층(L31)이 없는 PCB 설비(30)의 개략도.
도 4b는 포토레지스트(photoresist) 패턴이 제공된 도 4a의 PCB 설비(30)의 개략도.
도 4c는 도 4b의 PCB 설비(30)의 개략 평면도.
도 4d는 전도층(L32)의 홈(LE1, LE2)이 노출된 PCB 설비(30)의 개략도.
도 4e는 도 4d의 PCB 설비(30)의 개략 평면도.
도 4f는 포토레지스트 패턴이 제거된 도 4d 및 4e의 PCB 설비(30)의 개략도.
도 4g는 도 4f의 PCB 설비(30)의 개략 평면도.
도 4h는 유전체 재료(DM)가 PCB 설비(30) 위에 퇴적(deposit)된 도 4f 및 4g의 PCB 설비(30)의 개략도.
도 4i는 퇴적된 재료(DM)가 PCB 설비(30) 위로부터 제거된 도 4h의 PCB 설비(30)의 개략도.
도 4j는 도 4i의 PCB 설비(30)의 개략 평면도.
도 4k는 전기 전도층(L31)이 PCB 설비(30) 위에 퇴적된 도 4i 및 4j의 PCB 설비(30)의 개략도.
도 4l은 포토레지스트 패턴(PRT1, PRT2)이 층(31) 위에 제공된 도 4k의 PCB 설비(30)의 개략도.
도 4m는 도 4l의 PCB 설비(30)의 개략 평면도.
도 4n은 전기 전도층(31)의 일부가 제거된 도 4l 및 4m의 PCB 설비(30)의 개략도.
도 4o는 도 4n의 PCB 설비(30)의 개략 평면도.
도 4p는 포토레지스트 패턴(PRT1, PRT2)이 제거된 도 4n 및 4o의 PCB 설비(30)의 개략도.
도 4q는 도 4p의 PCB 설비(30)의 개략 평면도.
도 4r은 솔더 마스크(S40)가 PCB 설비(30) 위에 퇴적된 도 4p 및 4q의 PCB 설비(30)의 개략도.
도 5는 본 발명의 실시예에 따른 방법을 도시하는 흐름도.
도 1a는 휴대 전화(10)의 형태인 통신 장치의 개략도이다. 그러나 본 발명은 휴대 전화로 한정되지 않는다. 그와 반대로, 본 발명은 임의의 적합한 통신 장치, 예컨대 임의의 적합한 수신기 또는 송수신기 설비 또는 그와 유사한 것으로 구현될 수 있다.
도 1b는 휴대 전화(10)를 배면에서 도시한다. 도 1b의 점선들은 예시 휴대 전화(10)가 안테나 설비(12), 트레이스 구조물(42), 전기 회로(14) 및 기판 설비(40)를 포함한다는 점을 개략적으로 도시하기 위한 것이다. 안테나 설비(12)는 무선 송신, 예컨대 라디오 송신 또는 유사한 전자기 송신을 동작적으로 수신하도록 배열된다. 트레이스 구조물(42)은 안테나 설비(12)를 전기 회로(14)에 동작적으로 접속시키도록 배열된다. 트레이스 구조물(42)은 기판 설비(40) 상에 또는 내에 배열되어 마이크로파 또는 그와 유사한 것을 동작적으로 전도하도록 배열되는 전기 전도성 구조물을 형성한다. 또한, 안테나 설비(12) 및/또는 전기 회로(14)는 기판 설비(40) 내에 또는 상에 배열될 수 있다. 휴대 전화(10)는 본 발명의 실시예에 따른 안테나 설비, 트레이스 구조물, 전기 회로 및 기판 설비가 존재할 수 있는 통신 장치의 예일 뿐임이 강조되어야 한다.
도 1b에서 트레이스 구조물(42)은 제1 전기 전도성 경로(46) 및 제2 전기 전도성 경로(48)를 갖는 차등 트레이스 구조물인 것으로 가정된다. 바람직하게는 제1 및 제2 경로(46, 48)는 실질적으로 동일하다.
또한, 전기 회로(14)는 예컨대 차등 트레이스 구조물(42)을 통해 안테나 설비(12)에 동작적으로 접속되는 차등 저잡음 증폭기(LNA)와 같은 차등 회로인 것으로 가정된다.
본 발명의 다른 실시예들은 단일 전기 전도성 경로(46 또는 48)를 갖는 트레이스 구조물(42)을 사용할 수 있음이 강조되어야 한다. 이는 예컨대 다른 비차등 전기 회로의 경우에 선호될 수 있다. 사실, 본 발명은 실질적으로 모든 단일 말단 트레이스, 차등 트레이스 또는 다중 트레이스 구성에 적용될 수 있다.
기판 설비(40)는 전기 전도성 경로(46, 48)가 그 위에 혹은 그 안에 생성되는 절연 유전체 또는 소정의 다른 적합한 재료를 포함하는 것이 바람직하다. 인쇄 회로 기판(PCB)의 경우, 문제가 되는 요건에 따라 상이한 절연값을 제공하는 데 사용될 수 있는 다양한 잘 알려진 유전체 재료가 존재한다. 잘 알려진 유전체 재료의 몇몇 예는 폴리테트라플루오르에틸렌, FR-1, FR-2, FR-4{FR은 Flame Retardant(내연재)의 약어임} 또는 CEM-1, CEM-2, CEM-3{CEM은 Composite Epoxy Material(합성 에폭시 재료)의 약어임} 또는 그와 유사한 것이다. 그러나, 본 발명은 PCB 또는 전술한 유전체 재료에 한정되지 않는다. 경로(46, 48)는 구리 또는 소정의 다른 전기 전도 재료로 만들어지는 것이 또한 바람직하다. 그러므로 구리 또는 그와 유사한 것보다 전도성이 낮은 재료가 경로(46, 48)에 대해 배제되지 않는다는 점이 본 기술 분야의 당업자에게 잘 알려져 있다.
전도성 경로(46 또는 48)는 예컨대 마이크로스트립 구조물 또는 스트립라인 구조물일 수 있는데, 이들은 그 자체로 본 기술 분야의 당업자에게 잘 알려져 있다.
도 2a는 표면 구리 트레이스(22a), 유전체 기판(24a) 및 바람직하게는 구리로 만들어진 기준 접지 평면(26a)을 포함하는 전형적인 마이크로스트립 구조물(20a)의 개략도이다.
마이크로스트립(20a)의 특성 임피던스는 예컨대 아래의 식으로 근사될 수 있다.
<수학식 1>
Figure pct00001
여기서 Er은 기판(24a)의 유전 상수이고, Ha는 기판(24a)의 높이이며, Ta는 트레이스(22a)의 두께이고, Wa는 트레이스(22a)의 폭이다.
도 2b는 내장 구리 트레이스(22b), 유전체 기판(24b) 및 바람직하게는 구리로 만들어진 기준 접지 평면(26b)을 포함하는 전형적인 마이크로스트립 구조물(20b)의 개략도이다.
마이크로스트립 구조물(20b)의 특성 임피던스는 예컨대 아래의 식으로 근사될 수 있다.
<수학식 2a>
Figure pct00002
<수학식 2b>
Figure pct00003
여기서 Er은 기판(24b)의 유전 상수이고, Hb는 기판(24b)의 높이이며, Tb는 트레이스(22b)의 두께이고, Wb는 트레이스(22b)의 폭이다.
도 2c는 바람직하게는 둘 다 구리로 만들어진 제1 접지 평면(26c)과 제2 접지 평면(26c') 사이에 삽입되고 기판(24c)에 내장되는 구리 트레이스(22c)를 포함하는 전형적인 스트립라인 구조물(20c)의 개략도이다.
스트립라인 구조물(20c)의 특성 임피던스는 예컨대 아래의 식으로,
<수학식 3>
Figure pct00004
또는 아래의 식으로 근사될 수 있다.
<수학식 3'>
Figure pct00005
여기서 Er은 기판(24c)의 유전 상수이고, Hc는 트레이스(22c)와 상부 접지 평면(26c) 및 하부 접지 평면(26c') 사이의 거리이며, Tc는 트레이스(22c)의 두께이고, Wc는 트레이스(22c)의 폭이다.
수학식 1, 2a, 3 및 3'는 트레이스 폭 Wa, Wb 또는 Wc의 증가가 수학식의 로그 인자의 감소를 야기함을 보여주는데, 로그 인자의 감소는 수학식 왼쪽의 비율 인자의 증가를 야기하는 유전 상수 Er의 감소에 의해 보상될 수 있다.
따라서, 트레이스의 폭 Wa, Wb, Wc가 증가하고 그에 따라 유전 상수 Er이 감소하는 경우, 특성 임피던스 Z0를 동일한 수준으로 유지하는 것이 가능하다.
트레이스의 폭 Wa, Wb 또는 Wc이 증가하기 때문에, 결과적으로 식각 공정에서의 가능한 오프셋 편차는 특성 임피던스 Z0에 영향을 덜 미칠 것이다. 이는 임피던스 정합 및 수율의 제어를 향상시키는데, 이는 위의 요약에서 언급된 본 발명의 목적 중 적어도 하나와 일치한다.
그러나, 트레이스 폭 Wa, Wb, Wc의 증가를 보상하기 위해 전체 기판 24a, 24b, 24c의 유전 상수 Er를 전반적으로 감소시키는 것은 기판 24a, 24b, 24c 상에서 또는 내에서 모든 다른 트레이스의 대응하는 폭 증가가 이루어질 것을 필요로 한다. 그렇지 않으면, 이들은 이들의 특성 임피던스를 유지하지 못할 것이다. 그러나, 기판 상의 또는 내의 모든 전도성 트레이스에 대해 트레이스 폭을 전반적으로 증가시키는 것은 바람직하지 않는데, 그 까닭은 오늘날의 현대적인 고집적 기판에서 물리적 공간은 부족한 자원이기 때문이다.
그 대신, 본 발명의 바람직한 실시예에 따르면, 식각 공정에서의 편차에 실제로 민감한 얇은 트레이스 아래에서, 예컨대 LNA 또는 다른 고 임피던스 전기 회로의 높은 입력 임피던스에 트레이스 임피던스를 정합시키는 데 사용되는 고 임피던스 트레이스 아래에서 유전 상수가 오직 국지적으로 감소된다.
도 2d는 마이크로스트립 구조물(20d)의 형태인 본 발명의 실시예의 개략도를 도시한다. 그러나, 본 발명의 다른 실시예들은 예컨대 마이크로파 또는 그와 유사한 것과 같은 전자기파를 전도하기 위한 다른 구조물을 사용할 수 있다. 도 2d의 마이크로스트립 구조물(20d)은 전기 전도성 트레이스(22d), 기준 접지 평면(26d), 제1 고 유전 상수를 갖는 제1 유전체 기판(24d) 및 제2 저 유전 상수를 갖는 제2 유전체 기판의 트랙(25d)을 포함한다. 제2 유전체 기판(25d)의 트랙은 제1 유전체 기판(24d)과 전도성 트레이스(22d) 사이에서 국지적으로, 그리고 전도성 트레이스(22d)를 따라 그에 인접하여 연장된다.
"국지적으로"라는 표현은 트랙(25d)의 두께와 특히 폭이 트레이스(22d)가 제2 저 유전 상수를 갖는 제2 유전체 기판(25d) 상에 배열되는 것처럼 동작적으로 작용하게 하는 치수를 가짐을 의미한다. 달리 말해, 트랙(25d)의 두께와 특히 폭은 전술한 수학식 1에서 Er이 제2 저 유전 상수가 되게 함으로써 트레이스(22d)의 특성 임피던스 Z0가 결정될 수 있도록 하는 치수를 갖는다. 국지적이라는 표현은 전역적이라는 표현과 대비되는데, 전역적이라는 표현은 실질적으로 제1 유전체 기판(24d) 전체가 제2 유전체 기판(25d)에 의해 덮인다는 것을 의미한다.
트랙(25d)의 폭은 예컨대 트레이스(22d)의 폭의 약 2배 미만, 또는 약 4배, 또는 약 6배, 또는 약 10배, 또는 약 15배, 또는 약 20배, 또는 약 50배, 또는 약 100배 미만일 수 있다. 물론, 실제 치수는 구조물과 트레이스 폭 등에 좌우된다.
제1 유전체 기판(24d)은 예컨대 FR4(Er≒4.3)로 만들어질 수 있고, 제2 유전체 기판(25d)은 예컨대 폴리이미드(Er≒3.5) 또는 에폭시 수지(Er≒3.4) 또는 루사이트(Lucite)(Er≒2.5) 또는 폴리카보네이트(Er≒2.9) 또는 폴리에틸렌(Er≒2.5) 또는 실리콘(Er≒3.9) 또는 테플론(Teflon)(Er≒2.1)으로 만들어질 수 있다.
도 2e는 위에서 본 도 2d의 실시예의 개략도를 도시한다.
도 2f는 스트립라인 구조물(20e)의 형태인 본 발명의 다른 실시예를 도시한다. 도 2f의 스트립라인 구조물(20e)은 전기 전도성 트레이스(22e), 하부 접지 평면(26d), 제1 유전 상수를 갖는 제1 유전체 기판(24e) 및 제2 저 유전 상수를 갖는 제2 유전체 기판(25e)의 트랙 및 제2 상부 접지 평면(27e)을 포함한다. 제2 유전체 기판(25e)의 트랙은 제1 유전체 기판(24e)과 전도성 트레이스(22e) 사이에서 국지적으로, 그리고 전도성 트레이스(22e)를 따라 그에 인접하여 연장된다.
"국지적으로"라는 표현은 트랙(25d)의 두께와 특히 폭이 전술한 수학식 3 또는 3'에서 Er이 제2 저 유전 상수가 되게 함으로써 트레이스(22e)의 특성 임피던스 Z0가 결정될 수 있도록 하는 치수를 가짐을 의미한다. 국지적이라는 표현은 전역적이라는 표현과 대비되는데, 전역적이라는 표현은 제2 유전체 기판(25e)이 실질적으로 제1 유전체 기판(24e) 전체 내에서 연장된다는 것을 의미한다.
트랙(25e)의 폭은 예컨대 트레이스(22e)의 폭의 약 2배 미만, 또는 약 4배, 또는 약 6배, 또는 약 10배, 또는 약 15배, 또는 약 20배, 또는 약 50배, 또는 약 100배 미만일 수 있다. 물론, 실제 치수는 구조물과 트레이스 폭 등에 좌우된다.
제1 유전체 기판(24e)은 예컨대 FR4(Er≒4.3)로 만들어질 수 있고, 제2 유전체 기판(25e)은 예컨대 폴리이미드(Er≒3.5) 또는 에폭시 수지(Er≒3.4) 또는 루사이트(Lucite)(Er≒2.5) 또는 폴리카보네이트(Er≒2.9) 또는 폴리에틸렌(Er≒2.5) 또는 실리콘(Er≒3.9) 또는 테플론(Teflon)(Er≒2.1)으로 만들어질 수 있다.
이제, 본 발명의 실시예에 따른 전자기파를 전도하는 구조물을 생성하기 위한 방법이 도 3 및 도 4a 내지 5를 참조하여 기술될 것이다. 도 4a 내지 4r의 구조물은 본질적으로 마이크로스트립 구조물이다. 그러나, 상기 방법은 본 발명의 다른 실시예들, 예컨대 스트립라인 구조물 또는 마이크로파나 그와 유사한 것을 동작적으로 전도하도록 배열되는 임의의 다른 기판 구조물에 필요한 변경을 가하여 적용될 수 있다.
도 3은 예시적인 잘 알려진 표준 6층 PCB 설비(30)의 개략도를 도시한다. 매우 다양한 층상 PCB는 그 자체로 본 기술 분야의 당업자에게 잘 알려져 있고, 따라서 상세한 설명이 필요하지 않다. 그러나, 도 3의 잘 알려진 6층 PCB 설비(30)가 상술한 방법을 기술하는 데 사용될 것이고, 따라서 일부 기본적인 특징이 언급될 것이다.
도 3에서 층 L31 내지 L36은 바람직하게는 층상 PCB와 관련하여 사용되기 위한 구리 또는 당업자에게 알려진 소정의 다른 전기 전도성 재료로 된 얇은 층들이다. 전도성 층 L31 내지 L36은 예컨대 1 밀 미만, 또는 1.5 밀 미만, 또는 2밀 미만, 또는 3밀 미만의 두께를 가질 수 있다. 층 D31 내지 D35는 바람직하게는 층상 PCB와 관련하여 사용되기 위한 FR4와 같은 유전체 재료 또는 당업자에게 알려진 소정의 다른 유전체 재료로 된 얇은 층들이다. 일반적으로, 유전체 층 D31 내지 D35는 예컨대 2 밀 미만, 또는 3 밀 미만, 또는 4밀 미만의 두께를 가질 수 있다. 그러나, 층 D31 내지 D35의 일부(예컨대 층 D33과 같은 내층들 중 일부)는 예컨대 15밀 미만 또는 20밀 미만, 또는 25밀 미만의 두께를 가질 수 있다.
전기 전도성 층들은 예컨대 아래와 같이 사용될 수 있다.
L31 신호
L32 접지(GND)
L33 신호
L34 신호 또는 접지(GND)
L35 전원(VCC)
L36 신호
도 4a는 층 L32 내지 L36 및 층 D31 내지 D35를 적층한 후의 도 3의 PCB 설비(30)의 개략도를 도시한다.
도 4b는 포토레지스트의 패턴이 PCB 설비(30) 내의 층 D31 위에 배열되었음을 나타낸다(도 4b의 빗금 음영 영역 참조). 포토레지스트 재료는 예컨대 PMMA(PolyMethylMethAcrylate), PMGI(PolyMetylGlutarimide) 또는 PCB와 관련하여 사용될 당업자에게 알려진 임의의 다른 적합한 포토레지스트일 수 있다. 포토레지스트 패턴은 임의의 적합한 방법에 의해, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다.
도 4c는 도 4b의 PCB 설비(30)의 평면도를 도시한다. 도 4c에 도시된 바처럼, 포토레지스트 패턴은 3개의 실질적으로 평행한 트랙 PR1, PR2 및 PR3를 형성한다. 트랙 PR1 및 PR3는 트랙 PR2의 각 면 상에 실질적으로 대칭적인 방식으로 배열되어 PCB 설비의 유전층 D31의 실질적으로 평행한 두 트랙 DE1, DE2을 노출시킨다.
도 4d는 노출된 유전층 D31의 트랙 DE1, DE2가 그 아래에 놓인 PCB 설비(30)의 전기 전도층 L32를 노출시키도록 제거된 PCB 설비(30)를 도시한다. 유전층 D31의 이러한 부분의 제거는 예컨대 본 기술 분야의 당업자에게 잘 알려진 식각 공정 또는 그와 유사한 것에 의해 이루어질 수 있다.
도 4e는 도 4d의 PCB 설비(30)의 평면도를 도시한다. 도 4e에 도시된 바처럼, 전도층 L32의 노출된 부분은 두 개의 실질적으로 평행한 홈 LE1 및 LE2를 형성한다. 관찰자는 홈 LE1, LE2가 길이 및 폭의 연장선에서 각각 트랙 DE1, DE2에 대응됨을 인식할 것이다. 위에서 이미 지적된 바처럼, 홈 LE1, LE2는 임의의 적합한 방법에 의해, 예컨대 본 기술 분야의 당업자에게 잘 알려진 식각에 의해 형성될 수 있다.
도 4f는 포토레지스트 패턴 PR1, PR2, PR3이 제거된 도 4d 및 4e의 PCB 설비(30)의 개략도이다. 포토레지스트는 임의의 적합한 제거 공정, 예컨대 본 기술 분야의 당업자에게 잘 알려진 화학 공정에 의해 제거될 수 있다.
도 4g는 도 4f의 PCB 설비(30)의 평면도를 도시한다.
도 4h는 도 4f 및 4g의 PCB 설비(30)의 개략도이며, 제2 유전체 재료 DM이 적어도 PCB 설비(30)의 홈 LE1, LE2 내에 배열되었다(도 4h의 그물 음영 부분 참조). 전형적으로, 유전체 재료 DM은 또한 PCB 설비(30)의 유전층 D31 위에 배열된다. 여기서, 층 D31의 유전체 재료의 유전 상수는 유전체 재료 DM의 유전 상수보다 큰 것으로 가정된다. 유전체 재료 DM은 임의의 적합한 방법에 의해, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다.
도 4i는 도 4f 및 4g의 PCB 설비(30)의 개략도이며, 퇴적된 유전체 재료 DM이 PCB 설비(30)의 층 D31의 표면으로부터 제거되었다. 본 기술 분야의 당업자에게 잘 알려진 바처럼, 유전체 재료 DM은 예컨대 CMP(Chemical Mechanical Planarization) 공정 또는 임의의 다른 평탄화 공정 또는 그와 유사한 것에 의해 제거될 수 있다. 바람직하게는, 평판화 공정은 PCB 설비(30)의 표면을 실질적으로 평평한 상태로 둔다. 제거 공정은 퇴적된 재료를 홈 LE1, LE2 내에 남겨두어 유전체 재료 DM의 새로운 두 트랙 DM1, DM2를 형성한다. 관찰자는 트랙 DM1, DM2가 길이 및 폭의 연장선에서 각각 홈 LE1, LE2에 대응됨을 인식할 것이다.
도 4j는 도 4i의 PCB 설비(30)의 평면도를 도시한다.
도 4k는 도 4i 및 4j의 PCB 설비(30)를 도시하는데, 여기에는 층 D31 위와 PCB 설비(30)의 트랙 DM1, DM2 위에 배열된 예컨대 구리 또는 그와 유사한 것으로 만들어진 추가 전기 전도층 L31이 제공된다. 추가 전기 전도층 L31은 임의의 적합한 방법에 의해, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다.
도 4l은 도 4k의 PCB 설비(30)를 도시하는데, 여기에는 PCB 설비(30)의 층 L31 위에 배열된 포토레지스트 패턴이 제공된다(도 4l의 빗금 음영 영역 참조). 포토레지스트 패턴은 제1 포토레지스트 트랙 PRT1 및 제2 포토레지스트 트랙 PRT2를 포함하는데, 이들 각각은 트랙 DM1 및 DM2을 따라, 바람직하게는 그 중심에 또는 근처에 각각 배열된다. 포토레지스트 패턴의 트랙 PRT1, PRT2는 임의의 적합한 방법에 의해, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다.
상술한 바에 따르면, 트랙 PRT1, PRT2는 길이의 연장선에서 각각 트랙 DM1, DM2에 대응된다. 그러나, 트랙 PRT1, PRT2의 폭은 각각 트랙 DM1, DM2의 폭보다 상당히 작다. 포토레지스트 트랙 PRT1, PRT2의 폭은 적합한 전기 전도성 트랙 CT1, CT2이 (예컨대 식각에 의해) 트랙 DM1, DM2 위에 생성될 수 있도록 선택되는데, 이는 아래에서 더 상세히 설명될 것이다. 이러한 전기 전도성 트랙 CT1, CT2의 트레이스 폭은 약 5밀 미만 또는 적어도 약 10밀 미만, 예컨대 약 3 내지 4밀일 수 있다. 트랙 DM1, DM2의 폭은 각각 트랙 PRT1, PRT2의 폭의 예컨대 적어도 3배, 또는 적어도 5배, 또는 적어도 10배, 또는 적어도 20배, 또는 적어도 50배, 또는 적어도 100배일 수 있다.
도 4m는 도 4l의 PCB 설비(30)의 평면도를 도시한다.
도 4n은 전기 전도층 L31이 포토레지스트 트랙 PRT1, PRT2에 의해 덮이지 않는 정도까지 제거된 PCB 설비(30)를 도시한다. 전기 전도층 L31의 제거는 예컨대 본 기술 분야의 당업자에게 잘 알려진 식각 공정 또는 그와 유사한 것에 의해 이루어질 수 있다.
도 4o는 도 4l의 PCB 설비(30)의 평면도를 도시한다.
도 4n 및 4o에서 볼 수 있는 것처럼, 층 L31의 제거는 전기 전도층 L31의 나머지 부분에 의해 형성되는 제1 전기 전도성 트랙 CT1 및 제2 전기 전도성 트랙 CT2을 남긴다. CT1 및 CT2와 같은 얇은 트랙들을 식각하는 경우 소정의 양의 불충분 식각(under-etch)이 대개 발생함을 나타내도록 트랙 CT1, CT2는 경사면을 갖는 것으로 도시되었음에 주목한다.
도 4p는 포토레지스트 패턴 PRT1, PRT2가 제거된 도 4n 및 4o의 PCB 설비(30)의 개략도이다. 포토레지스트는 임의의 적합한 제거 공정, 예컨대 본 기술 분야의 당업자에게 잘 알려진 화학 공정에 의해 제거될 수 있다.
도 4q는 도 4p의 PCB 설비(30)의 평면도를 도시한다.
도 2d 및 2e와 도 4p 및 4q를 살펴본 본 기술 분야의 당업자는 전도성 트레이스 CT1, 유전층 DM1 및 전도층 L32(바람직하게는 도 3과 관련하여 위에서 논의된 접지 기준임)는 제1 마이크로스트립 구조물(46a)을 형성함을 인식할 것이다. 유사하게, 전도성 트레이스 CT1, 유전층 DM2 및 전도층 L32는 제2 마이크로스트립 구조물(48a)을 형성한다. 사실, 마이크로스트립 구조물(46a, 48a)은 도 1b를 참조하여 위에서 논의되었던 차등 트레이스 구조물(42)의 실시예를 형성하는 차등 전기 회로를 위한 차등 트레이스 구조물(42a)로서 사용될 수 있다. 그러나, 도 4p 및 4q의 차등 실시예가 마이크로스트립 구조물 또는 그와 유사한 것에 기초한다는 사실은 본 발명을 마이크로스트립 구조물로 한정하지 않는다. 그와 반대로, 본 발명의 다른 차등 실시예들은 예컨대 스트립라인 구조물 또는 그와 유사한 것을 사용할 수 있다.
낮은 유전 상수를 갖는 트랙 DM1, DM2를 식각 공정에서의 편차에 민감한 얇은 트레이스 CT1, CT2 아래에 국지적으로 배열함으로써 트레이스 CT1, CT2의 폭을 증가시키는 것이 가능할 것이며, 그럼으로써 식각 공정에서의 오프셋 편차를 제거 또는 적어도 경감하여 수율을 향상시킬 수 있다.
도 4r은 도 4p 및 4q의 PCB 설비(30)의 개략도이며, 솔더 마스크 S40가 유전층 D31, 국지적 유전체 트랙 DM1, DM2 및 두 전기 전도성 트랙 CT1, CT2 위에 퇴적되었다. 솔더 마스크 S40는 본 기술 분야의 당업자에게 PCB 설비와 관련하여 적합한 것으로 알려진 임의의 솔더 마스크일 수 있다.
도 5는 본 발명의 실시예에 따른 마이크로파 구조물을 생성하기 위한 방법을 도시하는 흐름도이다.
제1 단계 S1에서, 적어도 하나의 제1 전기 전도층 L32 및 제1 고 유전 상수를 갖는 제1 재료를 포함하는 유전층 D31이 기판 구조물(30)에 제공된다. 전도층 L32은 유전층 D31 아래에서 전역적으로, 그리고 그와 실질적으로 평행하게 연장된다.
제2 단계 S2에서, 마스크 패턴(예컨대 포토레지스트 패턴 PR1, PR2, PR3 또는 그와 유사한 것)이 유전층 D31 위에 배열되어 유전층 D31의 적어도 하나의 노출된 트랙 DE1, DE2를 생성한다. 상기 패턴은 임의의 적합한 방법, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다.
제3 단계 S3에서, 유전층 D31의 노출된 부분이 제거되어 유전층 D31 내에 적어도 하나의 홈 LE1, LE2를 형성하고 전도층 L32의 일부가 노출되게 한다. 홈 LE1, LE2는 임의의 적합한 방법, 예컨대 본 기술 분야의 당업자에게 잘 알려진 식각에 의해 형성될 수 있다.
제5 단계 S5에서, 마스크 패턴 PR1, PR2, PR3이 유전층 D31의 나머지 부분으로부터 제거된다. 마스크 패턴은 임의의 적합한 제거 공정, 예컨대 본 기술 분야의 당업자에게 잘 알려진 화학 공정에 의해 제거될 수 있다.
제6 단계 S6에서, 제2 저 유전 상수를 갖는 유전체 재료 DM이 상기 홈 LE1, LE2 내에 배열되어 유전체 트랙 DM1, DM2를 형성한다. 상기 배열은 예컨대 먼저 유전체 재료 DM을 층 D31 위와 홈 LE1, LE2 내에 퇴적한 후 제2 유전체 재료 DM을 층 D31의 표면으로부터 제거함으로써 이루어질 수 있다. 유전체 재료 DM은 임의의 적합한 방법, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다. 유전체 재료 DM은 예컨대 본 기술 분야의 당업자에게 잘 알려진 CMP 공정 또는 임의의 다른 평탄화 공정 또는 그와 유사한 것에 의해 제거될 수 있다.
제7 단계 S7에서, 제2 전기 전도층 L31이 유전층 D31 및 유전체 트랙 DM1, DM2 위에 배열된다. 전도층 L31은 임의의 적합한 방법, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다.
제8 단계 S8에서, 적어도 하나의 마스크 트랙 PRT1, PRT2가 전술한 제2 전도층 L31 위에 유전체 트랙 DM1, DM2를 따라 배열되는데, 마스크 트랙 PRT1, PRT2는 유전체 트랙 DM1, DM2의 폭보다 작은 폭을 갖는다. 마스크 트랙 PRT1, PRT2는 임의의 적합한 방법, 예컨대 본 기술 분야의 당업자에게 잘 알려진 퇴적에 의해 배열될 수 있다.
제9 단계 S9에서, 제2 전도층 L31의 덮이지 않은 부분이 제거되어 유전체 트랙 DM1, DM2 상에 적어도 하나의 전기 전도성 트레이스 CT1, CT2를 형성한다. 제2 전기 전도층 L31의 덮이지 않는 부분의 제거는 예컨대 본 기술 분야의 당업자에게 잘 알려진 식각 공정 또는 그와 유사한 것에 의해 이루어질 수 있다.
제10 단계 S10에서, 마스크 트랙 PRT1, PRT2이 제거된다. 마스크 트랙 PRT1, PRT2는 임의의 적합한 제거 공정, 예컨대 본 기술 분야의 당업자에게 잘 알려진 화학 공정에 의해 제거될 수 있다.
본 발명은 본 명세서에 기술 및 예시된 실시예들로 한정되지 않음을 이해해야 한다. 오히려, 당업자는 첨부된 청구항들의 범위 내에서 많은 변경 및 수정이 이루어질 수 있음을 인식할 것이다.
예컨대, PCB 설비(30)는 본 발명에 따른 구조물이 그 위에 또는 그 안에 배열 또는 형성될 수 있는 임의의 다른 적합한 기판 설비 또는 그와 유사한 것일 수 있다.
유사하게, 하나 또는 몇몇의 전기 전도성 트레이스 CT1, CT2는 제2 저 유전 상수를 갖는 유전체 재료 DM으로 만들어진 단일 유전체 트랙 DM1, DM2 상에 배열될 수 있다. 물론, 이에 유전체 트랙 DM1, DM2의 폭은 예컨대 전도성 트레이스가 2개인 경우 2배까지, 전도성 트레이스가 3개인 경우 3배까지, 즉 하나의 트레이스에 대한 트랙 폭은 문제가 되는 트레이스 개수의 배수만큼 증가되어야 할 수 있다.

Claims (15)

  1. 마이크로파 전도 구조물(20d, 20e, 46a, 48b)로서,
    제1 전기 전도층(26d, 26e, L32);
    상기 제1 전기 전도층(26d, 26e, L32) 위에 배열되는 제1 유전 상수를 갖는 제1 유전체 기판(24d, 24e, D31); 및
    상기 유전체 기판(24d, 24e, D31) 상에 또는 내에 배열되는 제1 폭을 갖는 적어도 하나의 전기 전도성 트레이스(22d, 22e, CT1, CT2)
    를 포함하고,
    상기 제1 폭보다 넓은 제2 폭 및 상기 제1 유전 상수보다 낮은 제2 유전 상수를 갖는 제2 유전체 기판(25d, 25e, DM1, DM2)의 트랙은 상기 전도성 트레이스(22d, 22e, CT1, CT2)를 따라 연장되도록 상기 제1 유전체 기판(24d, 24e, D31)과 상기 전도성 트레이스(22d, 22e, CT1, CT2) 사이에 국지적으로 배열되어, 상기 전도성 트레이스(22d, 22e, CT1, CT2)가 전기적으로 상기 제2 유전체 기판(25d, 25e, DM1, DM2) 상에 배열되는 것처럼 동작하게 하는 마이크로파 전도 구조물.
  2. 제1항에 있어서,
    상기 제2 유전체 기판(25d, 25e, DM1, DM2)은 실질적으로 상기 전기 전도성 트레이스(22d, 22e, CT1, CT2)를 중심으로 연장되는 마이크로파 전도 구조물.
  3. 제1항에 있어서,
    상기 전기 전도성 트레이스(22d, 22e, CT1, CT2)는 상기 제2 유전체 기판(25d, 25e, DM1, DM2)에 인접하여 연장되는 마이크로파 전도 구조물.
  4. 제1항에 있어서,
    상기 마이크로파 전도 구조물은 마이크로스트립(microstrip) 구조물(20d, 46a, 48b)인 마이크로파 전도 구조물.
  5. 제1항에 있어서,
    상기 마이크로파 전도 구조물은 스트립라인(stripline) 구조물(20e)인 마이크로파 전도 구조물.
  6. 제1항에 있어서,
    상기 마이크로파 전도 구조물은 50 Ω보다 크거나 100 Ω보다 큰 높은 특성 임피던스(Z0)를 갖는 마이크로파 전도 구조물.
  7. 제1항에 있어서,
    상기 제2 폭은 상기 제1 폭의 10배 미만인 마이크로파 전도 구조물.
  8. 제1항 또는 제7항에 있어서,
    상기 전기 전도성 트레이스(22d, 22e, CT1, CT2)의 상기 제1 폭은 5 밀보다 좁거나 10 밀보다 좁은 마이크로파 전도 구조물.
  9. 기판 구조물(30)로서,
    제1항 내지 제8항 중 어느 한 항에 따른 동일한 종류의 제1 마이크로파 전도 구조물(46a) 및 제2 마이크로파 전도 구조물(48b)을 포함하고,
    상기 제1 마이크로파 전도 구조물(46a) 및 상기 제2 마이크로파 전도 구조물(48b)은 평형(balanced) 마이크로파 전도 구조물을 형성하도록 배열되는 기판 구조물.
  10. 통신 장치(10)로서,
    안테나 설비(12), 전기 회로(14) 및 제1 내지 제9항 중 어느 한 항에 따른 마이크로파 전도 구조물을 포함하고,
    상기 마이크로파 전도 구조물은 상기 안테나 설비(12)를 상기 전기 회로(14)에 접속시키는 통신 장치.
  11. 마이크로파 구조물(20d, 20e, 46a, 48b)을 생성하기 위한 방법으로서,
    적어도 하나의 제1 전기 전도층(L32) 및 제1 고 유전 상수를 갖는 제1 재료를 포함하는 유전층(D31)을 기판 구조물(30)에 제공하는 단계 - 상기 전도층(L32)은 상기 유전층(D31) 아래에서 그와 실질적으로 평행하게 연장됨 - ;
    상기 유전층(D31) 내에 적어도 하나의 홈(LE1, LE2)을 형성하여 상기 제1 전도층(L32)을 노출시키는 단계;
    제2 저 유전 상수를 갖는 유전체 재료(DM)를 상기 홈(LE1, LE2) 내에 배열하여 제1 폭을 갖는 유전체 트랙(DM1, DM2)을 형성하는 단계; 및
    상기 유전체 트랙(DM1, DM2)을 따라 그 위에 적어도 하나의 전기 전도성 트레이스(CT1, CT2)를 형성하는 단계
    를 포함하는 마이크로파 구조물 생성 방법.
  12. 제11항에 있어서,
    상기 적어도 하나의 홈(LE1, LE2)은,
    노출된 유전층(D31)의 적어도 하나의 트랙(DE1, DE2)을 생성하도록 상기 유전층(D31) 위에 마스크 패턴(PR1, PR2, PR3)을 배열하는 단계; 및
    상기 유전층(D31) 내에 적어도 하나의 홈(LE1, LE2)을 형성하여 상기 제1 전도층(L32)을 노출시키도록 상기 유전층(D31)의 노출된 부분을 제거하는 단계
    에 의해 형성되는 마이크로파 구조물 생성 방법.
  13. 제11항에 있어서,
    제2 저 유전 상수를 갖는 유전체 재료(DM)는,
    상기 유전체 재료(DM)를 상기 유전층(D31) 위 및 상기 홈(LE1, LE2) 내에 배열하는 단계; 및
    평탄화 공정에 의해 상기 유전층(D31)으로부터 상기 유전체 재료(DM)를 제거하는 단계
    에 의해 상기 홈(LE1, LE2) 내에 배열되는 마이크로파 구조물 생성 방법.
  14. 제11항에 있어서,
    상기 전도성 트레이스(CT1, CT2)는,
    제2 전기 전도층(L31)을 상기 유전층(D31) 위 및 상기 유전체 트랙(DM1, DM2) 위에 배열하는 단계;
    상기 제2 전기 전도층(L31)의 노출되지 않은 부분을 상기 유전체 트랙(DM1, DM2)을 따라 그 위에 남기도록 마스크 트랙(PRT1, PRT2)을 배열하는 단계 - 상기 마스크 트랙(PRT1, PRT2)은 상기 유전체 트랙(DM1, DM2)의 상기 제1 폭보다 좁은 제2 폭을 가짐 - ; 및
    상기 제2 전도층(L31)의 노출된 부분을 제거하여 상기 유전체 트랙(DM1, DM2)을 따라 그 위에 적어도 하나의 전기 전도성 트레이스(CT1, CT2)를 형성하는 단계
    에 의해 형성되는 마이크로파 구조물 생성 방법.
  15. 제11항에 있어서,
    상기 전도성 트레이스(CT1, CT2), 상기 유전체 트랙(DM1, DM2) 및 상기 유전층(D31)은 솔더(solder) 마스크(S40)에 의해 덮이는 마이크로파 구조물 생성 방법.
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