KR20120015442A - 디지털 변환을 사용한 피크 검출 - Google Patents

디지털 변환을 사용한 피크 검출 Download PDF

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Abstract

피크 검출/디지털화 회로(100)는 복수의 레벨 검출 유닛들(121, 122, 123)을 포함하며, 각각은 비교기(124) 및 비교기의 출력에 응답하여 클럭 입력을 갖는 플립-플롭(126)을 구비한다. 검출 기간 동안, 각각의 레벨 검출 유닛은 검출 기간의 시작에 응답하여 플립-플롭(126)의 데이터 출력 신호를 제 1 데이터 상태로 구성한다. 또한, 각각의 레벨 검출 유닛은 각각 제 1 데이터 상태 또는 제 2 데이터 상태를 갖는 데이터 출력 신호에 응답하여 비교기를 인에이블하도록 구성된다. 비교기(124)가 검출 기간 동안 인에이블되는 동안, 레벨 검출 유닛은 비교기(124)에 의해 입력 신호를 대응하는 기준 전압 레벨과 비교한 것에 응답하여 플립-플롭(126)의 데이터 출력 신호를 구성한다. 검출 기간의 끝에서 레벨 검출 유닛들(121, 122, 123)의 플립-플롭들의 데이터 출력 신호들은 입력 신호의 피크 전압 레벨을 나타내는 디지털 값을 결정하기 위해 사용된다.

Description

디지털 변환을 사용한 피크 검출{PEAK DETECTION WITH DIGITAL CONVERSION}
본 발명은 피크 전압 레벨 검출 및 아날로그-디지털 변환에 관한 것이다.
피크 검출기들은 어떤 특정된 기간 동안의 아날로그 신호의 피크 레벨(네거티브 또는 포지티브)를 결정하기 위해 많은 응용들에서 사용된다. 아날로그-디지털 변환기(ADC)를 통해 얻어지는 검출된 피크 레벨의 디지털 표현은 다른 신호 처리 또는 제어 목적들을 위해 유용하다. 종래의 피크 검출기들은 전형적으로 샘플 기간 동안 샘플-앤드-홀드 프로세스(sample-and-hod process)를 통해 피크 전압 레벨을 검출하고, 검출된 피크 전압 레벨을 대응하는 디지털 코드로 변환하는 ADC의 사용이 이어진다. 이 변환 프로세스에서 ADC로서는 플래시-형 ADC들이 자주 사용된다. 종래의 플래시 ADC는 비교기들의 병렬 뱅크를 이용하여 대응하는 서모미터(thermometer) 코드를 생성하며, 이것은 디코딩되어 대응하는 디지털 출력 값을 생성한다.
그러나, 종래의 플래시 ADC에서 이들 병렬 비교기들의 이용은 과도한 파워 소비를 초래할 수 있다. 마찬가지로 피크 검출기의 샘플-앤드-홀드 회로는 상당한 파워를 소비하고, 또한 상당한 회로 레이아웃 공간을 요구한다. 따라서, 피크 전압 검출 및 검출된 피크 전압의 디지털화를 위한 개선된 방법은 잇점이 있을 것이다.
피크 검출/디지털화 회로(100)는 복수의 레벨 검출 유닛들(121, 122, 123)을 포함하며, 각각은 비교기(124) 및 비교기의 출력에 응답하여 클럭 입력을 갖는 플립-플롭(126)을 구비한다. 검출 기간 동안, 각각의 레벨 검출 유닛은 검출 기간의 시작에 응답하여 플립-플롭(126)의 데이터 출력 신호를 제 1 데이터 상태로 구성한다. 또한, 각각의 레벨 검출 유닛은 각각 제 1 데이터 상태 또는 제 2 데이터 상태를 갖는 데이터 출력 신호에 응답하여 비교기를 인에이블(enable)하도록 구성된다. 비교기(124)가 검출 기간 동안 인에이블되는 동안, 레벨 검출 유닛은 비교기(124)에 의해 입력 신호를 대응하는 기준 전압 레벨과 비교한 것에 응답하여 플립-플롭(126)의 데이터 출력 신호를 구성한다. 검출 기간의 끝에서 레벨 검출 유닛들(121, 122, 123)의 플립-플롭들의 데이터 출력 신호들은 입력 신호의 피크 전압 레벨을 나타내는 디지털 값을 결정하기 위해 사용된다.
본 발명은 동반된 도면들을 참조함으로써 당업자들에게 이해될 수 있고, 이들에게 본 발명의 다수의 특징들 및 이점들이 명백하게 될 수 있다. 도면에서 동일 구성요소에 유사하거나 동일한 참조부호를 사용한다.
본 발명은 개선된 피크 전압 레벨 검출 및 아날로그-디지털 변환에 대한 방법 및 장치를 제공한다.
도 1은 본 발명의 적어도 하나의 실시예에 따른 피크 검출/디지털화 회로를 도시한 도면.
도 2는 본 발명의 적어도 하나의 실시예에 따라 네거티브 피크 검출을 위해 도 1의 피크 검출/디지털화 회로의 레벨 검출 유닛들의 구현예를 도시한 도면.
도 3은 본 발명의 적어도 하나의 실시예에 따라 도 2의 구현의 동작예를 도시한 차트를 도시하는 도면.
도 4는 본 발명의 적어도 하나의 실시예에 따라 도 2의 구현의 또 다른 동작예를 도시한 차트를 도시하는 도면.
도 5는 본 발명의 적어도 하나의 실시예에 따라 포지티브 피크 검출을 위해 도 1의 피크 검출/디지털화 회로의 레벨 검출 유닛들의 구현예를 도시한 도면.
도 6은 본 발명의 적어도 하나의 실시예에 따라 도 5의 구현의 동작예를 도시한 차트를 도시하는 도면.
도 7은 본 발명의 적어도 하나의 실시예에 따라 네거티브 피크 검출을 위해 도 1의 피크 검출/디지털화 회로의 레벨 검출 유닛들의 다른 구현예를 도시하는 도면.
도 8은 본 발명의 적어도 하나의 실시예에 따라 도 7의 구현의 동작예를 도시한 차트를 도시하는 도면.
도 9는 본 발명의 적어도 하나의 실시예에 따라 포지티브 피크 검출을 위해 도 1의 피크 검출/디지털화 회로의 레벨 검출 유닛들의 또 다른 구현예를 도시한 도면.
도 10은 본 발명의 적어도 하나의 실시예에 따라 도 9의 구현의 동작예를 도시한 차트를 도시하는 도면.
도 11은 본 발명의 적어도 하나의 실시예에 따라 동적 헤드룸 제어를 위한 도 1의 피크 검출/디지털화 회로를 구현하는 발광 다이오드(LED) 시스템의 예를 도시한 도면.
도 12는 본 발명의 적어도 하나의 실시예에 따라 동적 헤드룸 제어를 위한 도 1의 피크 검출/디지털화 회로를 구현하는 발광 다이오드(LED) 시스템의 또 다른 예를 도시한 도면.
도 1은 본 발명의 적어도 하나의 실시예에 따른 피크 검출/디지털화 회로(100)를 도시한 것이다. 전반적인 개요로서, 피크 검출/디지털화 회로(100)는 아날로그 입력 신호(101)(잠재적으로 가변하는 전압 레벨(VIN)을 갖는)을 수신하고, 기준 제어 신호(102)(REF_CNTRL)에 기초하여 결정된 특정된 검출 기간 동안 아날로그 입력 신호(101)의 피크 전압 레벨(VP)을 검출하고, 검출된 피크 전압 레벨(VP)을 나타내는 복수-비트 디지털 코드 값(103)(COUT)을 발생한다. 피크 전압 레벨(VP)은 피크 검출/디지털화 회로(100)의 특정 구현에 따라 네거티브 피크 전압 레벨(즉, 특정된 검출 기간 동안 최소 전압 레벨) 또는 포지티브 피크 전압 레벨(즉, 특정된 검출 기간 동안 최대 전압 레벨)을 포함할 수 있다. 도 2 내지 도 4, 도 7 및 도 8은 네거티브 피크 검출 및 디지털화에 대한 구현예를 도시한 것이며, 도 5, 도 6, 도 9, 및 도 10은 포지티브 피크 검출 및 디지털화에 대한 구현예를 도시한 것이다.
도시된 예에서, 피크 검출/디지털화 회로(100)는 제어기(104), 기준 전압원(106), 디지타이저(108), 및 디코더(110)를 포함한다. 제어기(104)는 기준 제어 신호(102)를 수신하고 이 신호를 사용하여 리셋 신호(112) 및 인에이블 신호(114)를 포함하는 각종의 제어 신호들을 생성한다. 이하 더 상세히 기술되는 바와 같이, 리셋 신호(112)는 디지타이저(108)의 레벨 검출 유닛들(121, 122, 123)이 대응하는 검출 기간 동안 아날로그 입력 신호(101)의 피크 레벨을 검출하도록 구성되는 검출 모드; 및 다음 검출 기간의 피크 검출 프로세스에 대비하여 레벨 검출 유닛들이 초기 구성으로 리셋되는 리셋 모드인 두 모드들의 타이밍을 시그널링(siganl) 한다. 일 실시예에서, 인에이블 신호(114)는 검출 기간의 시작에서 성분들의 적합한 파워 업(power-up)을 보증하기 위해서 검출 기간에 앞서 어떤 성분들을 인에이블하기 위해 사용된다. 기준 제어 신호(102)는 중앙 처리 유닛(CPU) 클럭과 같은 다양한 주기적 또는 의사-주기적 신호들 중 어느 하나를 포함할 수 있다. 도 11 및 도 12에 도시된 바와 같이, 기준 제어 신호(102)는 디스플레이 프레임 타이밍 기준과 같은, 디스플레이 데이터에 연관된 타이밍 기준을 포함할 수 있다.
기준 전압원(106)은 최소 전압 레벨(예를 들면, 접지 또는 0 볼트) 및 최대 전압 레벨 사이에 분배된 복수의 기준 전압들(Vref1, Vref2,..., VrefN)을 생성하고, 이에 의해서 최소 전압 레벨과 최대 전압 레벨 사이의 범위는 아날로그 입력 신호(101)의 예상 전압 범위를 나타낸다. 기준 전압원(106)은 예를 들면, 저항기 래더 또는 다이오드 래더 등과 같은, 복수의 개별적 전압원들로서 구현될 수 있다.
디지타이저(108)는 아날로그 입력 신호(101), 리셋 신호(112), 인에이블 신호(114), 및 복수의 기준 전압들(Vref1, Vref2,..., VrefN)을 수신하는 입력들, 복수의 디지털 출력 값들(Q1, Q2,...,QN)을 제공하는 출력, 및 복수의 레벨 검출 유닛들(예를 들면, 레벨 검출 유닛들(121, 122, 123)을 포함한다. 각각의 레벨 검출 유닛은 아날로그 입력 신호(101), 리셋 신호(112), 인에이블 신호(114), 및 기준 전압들 중 대응하는 기준 전압에 기초하여 디지털 출력 값들 중 대응하는 값을 생성하기 위한 것이다. 레벨 검출 유닛들 각각은 비교기(124) 및 플립-플롭(126)을 포함하며, 이에 의해서, 비교기(124)의 출력은 아날로그 입력 신호(101)의 전압 레벨(VIN)을 대응하는 기준 전압과 비교한 것에 기초하여 구성된다. 플립-플롭(126)의 동작은 비교기(124) 및 리셋 신호(112)의 출력의 상태에 기초하여 제어된다. 플립-플롭(126)의 출력의 상태는 대응하는 디지털 출력 값 Qx(X = 1, 2, ..., N)으로서 디코더(110)에 제공된다. 이하 더 상세히 기술되는 바와 같이, 플립-플롭(126)은 상보적인 두 출력들을 가질 수 있는데, 이들 중 어느 하나는 대응하는 디지털 출력 값(디코더(110)의 대응하는 구성에 따라)으로서 사용될 수 있다. 또한, 적어도 하나의 실시예에서, 비교기(124)는 비교기(124)의 동작이 불필요한 동안 파워 소비를 감소시키기 위해서 플립-플롭(126)의 출력에(인에이블 신호(114) 뿐만 아니라) 기초하여 선택적으로 디스에이블(disable)될 수 있다.
디지타이저(108)는 리셋 모드 및 검출 모드인 두 모드들에서 동작한다. 제어기(104)는 리셋 신호(112)를 통해 두 모드들 간에 천이들을 결정하기 위해 기준 제어 신호(102)를 이용한다. 리셋 모드는 리셋 상태 "R"을 갖는 리셋 신호(112)에 의해 표현되고, 검출 모드는 리셋 상태 "
Figure pct00001
"을 갖는 리셋 신호(112)에 의해 표현된다. 따라서, 검출 기간의 시작은 리셋 상태 "R"로부터 리셋 상태 "
Figure pct00002
"로 리셋 신호(112)의 천이에 의해 시그널링되며, 검출 기간의 끝은 리셋 상태 "
Figure pct00003
"로부터 리셋 상태 "R"로 리셋 신호(112)의 천이에 의해 시그널링된다. 용이한 언급을 위해서, 기호 "
Figure pct00004
"는 대응하는 신호의 반전된 상태 또는 상보 상태를 지칭한다. 따라서, "
Figure pct00005
"는 "Z"의 컴플리멘터(complementor), 또는 "
Figure pct00006
"을 지칭한다.
비교기(124)는 아날로그 입력 신호(101)의 전압 레벨(VIN)을 대응하는 기준 전압(VrefX)와 비교하고 이에 따라 출력의 비교기 상태를 구성하도록 구성된다. 전압 레벨(VIN)이 기준 전압(VrefX)을 초과하지 않을 때, 비교기(124)는 출력 상태 "
Figure pct00007
C"를 갖는다. 반대로, 전압 레벨(VIN)이 기준 전압(VrefX) (X = 1, 2,...,N)을 초과할 때, 비교기(124)는 출력 상태 "C"를 갖는다. 비교기(124)가 디스에이블되었을 때, 비교기(124)의 출력은 비교기(124)의 특정한 내부 구성에 따라, "C" 또는"
Figure pct00008
C" 비교기 상태를 가질 수 있다. 포지티브 피크 검출 맥락에서, 전압 레벨(VIN)은 전압 레벨(VIN)이 기준 전압(VrefX)보다 높을 때 기준 전압(VrefX)을 "초과"한다. 반대로, 네거티브 피크 검출 맥락에서, 전압 레벨(VIN)은 전압 레벨(VIN)이 기준 전압(VrefX)보다 낮을 때 기준 전압(VrefX)을 "초과"한다. 표 1은 비교기(124)의 동작을 요약한 것이다.
Figure pct00009
여기에서 사용되는 바와 같이, 상태 "X"는 특정 값이 "0"인지 "1"인지는 대응하는 동작에 무관하게 하는 "돈 캐어(don't care)" 상태를 나타낸다.
플립-플롭(126)은 특정 데이터 상태에 고정된 데이터 입력 및 복수의 디지털 출력 값들(Q1, Q2,..., QN)에 대응하는 것을 제공하는 데이터 출력을 갖는다. 또한, 플립-플롭(126)은 비교기(124)의 출력에 접속된 클럭 입력(127)을 갖는다. 이하 기술되는 바와 같이, 플립-플롭(126)은 두 상보 데이터 출력들(여기에서는 "주 데이터 출력" 및 "상보 데이터 출력"이라 함)을 가질 수 있고, 대응하는 디지털 출력 값을 제공하기 위해 이용되는 이들 두 데이터 출력들 중 특정한 출력은 특정한 구현에 따른다. 설명을 쉽게 하기 위해서, 플립-플롭(126)의 동작은 대응하는 디지털 출력 값을 제공하고 비교기(124)의 선택적 인에이블링(enabling)/디스에이블링(disabling)을 제어하기 위해 주 데이터 출력이 사용되게 한 맥락에서 기술된다. 그러나, 상보 데이터 출력은 여기에 기술된 바와 같이, 레벨 검출 유닛의 성분들의 논리 및 접속들을 대응하여 맞게 적응하여 이들 사용들 중 하나 또는 둘 다를 위해 사용될 수 있다.
리셋 모드에 있는 동안(즉, 리셋 신호(112)가 리셋 상태 "R"를 갖는 동안), 플립-플롭(126)은 이의 주 데이터 출력을 비교기(124)의 출력의 상태에 관계없이 미리 결정된 데이터 상태 "
Figure pct00010
D" (데이터 입력이 고정되는 데이터 상태 "D"의 상보 상태이다)로 구성한다. 검출 모드에 있는 동안(즉, 리셋 신호(112)가 리셋 상태 "
Figure pct00011
R"를 갖는 동안), 플립-플롭(126)은 이의 데이터 출력을 플립-플롭(126)의 클럭 입력(127)에서 수신되는 비교기(124)의 출력의 상태에 기초하여 구성한다. 비교기(124)의 출력이 상태 "
Figure pct00012
C"를 갖는다면(즉, 아날로그 입력 신호(101)의 전압 레벨(VIN)은 대응하는 기준 전압(VrefX)을 초과하지 않는다), 플립-플롭(126)은 주 데이터 출력을 현 데이터 상태(예를 들면, 주 데이터 출력이 리셋 이후 변하지 않았다면 동일 데이터 상태 "
Figure pct00013
D")로 유지한다. 비교기(124)의 출력이 상태 "C" (즉, 아날로그 입력 신호(101)의 전압 레벨(VIN)은 대응하는 기준 전압(VrefX)을 초과한다)를 갖는다면, 플립-플롭(126)은 주 데이터 출력을 플립-플롭(126)의 데이터 입력에 수신된 것과 동일한 데이터 상태로 구성하는데, 즉, 입력 데이터 상태 "D"를 주 데이터 출력에 전파시킨다. 비교기(124)의 출력이 상태 "C"에서 "
Figure pct00014
C"로 전환하는 것에 응답하여, 플립-플롭(126)은 비교기의 출력 상태가 상태 "C"였을 때 주 데이터 출력에 데이터 상태로 주 데이터 출력를 래치(latch)하며, 이 데이터 상태로, 주 데이터 출력을 비교기(124)의 출력이 다시 상태 "C"에 있게 될 때까지, 유지한다. 플립-플롭(126)의 주 데이터 출력은 리셋시에만(즉, 리셋 신호(112)가 리셋 상태 "R"를 갖는 동안) 다시 "
Figure pct00015
D"로 설정된다. 표 2는 플립-플롭(126)의 동작을 요약한 것이다:
Figure pct00016
이하 더 상세히 예시되는 바와 같이, 레벨 검출 유닛의 비교기(124)는 플립-플롭(126)의 주 데이터 출력이 상태 "
Figure pct00017
D"(따라서 플립-플롭(126)의 상보 데이터 출력은 상태 "D"를 갖는다)에 있는 동안 비교기(124)가 인에이블되게 레벨 검출 유닛의 플립-플롭(126)의 데이터 출력의 상태에 기초하여 선택적으로 인에이블된다. 반대로, 비교기(124)는 플립-플롭(126)의 주 데이터 출력이 "D"(따라서 플립-플롭(126)의 상보 데이터 출력은 상태 "
Figure pct00018
D"를 갖는다)에 있을 때 디스에이블된다. 결국, 비교기(124)는 전압(VIN)이 대응하는 기준 VrefX을 초과하지 않는 한 검출 기간 동안 인에이블된다. 레벨 검출 유닛의 비교기(124) 및 플립-플롭(126)의 결합된 동작은 아날로그 입력 신호(101)의 전압 레벨(VIN)이 기준 전압(VrefX)을 초과하지 않는다면, 레벨 검출 유닛의 대응하는 디지털 출력 값 Qx을 검출 기간 동안 초기 상태로 유지하는 효과를 갖고, 초과시 레벨 검출 유닛은 디지털 출력 값 Qx의 상태를 반전하고 이 반전된 상태에 디지털 출력 값 Qx을 검출 기간의 끝(이 때 레벨 검출 유닛은 리셋된다)까지 유지한다. 따라서, 검출 기간 동안 아날로그 입력 신호(101)의 전압 레벨(VIN)의 "피크"(네거티브 또는 포지티브)는 검출 기간의 끝에서 레벨 검출 유닛들의 출력들의 상태들의 특별한 조합에 의해 표현된다.
디코더(110)는 복수의 데이터 입력들을 포함하며, 각각의 데이터 입력은 대응하는 레벨 검출 유닛의 플립-플롭(126)의 데이터 출력에 접속된다. 검출 기간의 끝에서, 제어기(104)는 래치 신호를 어서트(assert)하는데, 이것은 레벨 검출 유닛들의 디지털 출력 값들(Q1, Q2,...,QN)을 래치하고 래치된 디지털 출력 값들로부터 검출 기간 동안 아날로그 입력 신호(101)의 피크 전압 레벨을 나타내는 디지털 코드 값(103)(COUT)을 생성할 것을 디코더(110)에 지시한다. 일 실시예에서, 디지털 출력 값들은 서로 함께하여 직접적으로 피크 전압 레벨을 표현하며(즉, COUT = [QN...Q2 Q1]), 따라서 디코더(110)는 단지 복수의 래치들로서 동작할 수 있다. 다른 실시예들에서, 디코더(110)는 이를테면 서모미터 코드를 바이너리 코드로 변환하는, 등등에 의해서, 래치된 디지털 출력 값들(Q1, Q2,...,QN)로부터 디지털 코드 값(103)을 생성하기 위해 다양한 디코드 프로세스들 중 어느 하나를 구현할 수 있다.
도 1 및 여기에 더욱 기술된 바와 같은 피크 검출/디지털화 회로 구성은 종래의 피크 검출기들 및 디지타이저들에 비해 다수의 잇점들을 제공한다. 한 잇점으로서, 감소된 파워 소비는 일단 아날로그 입력 신호(101)의 전압 레벨(VIN)이 레벨 검출 유닛에 연관된 기준 전압(VrefX)을 초과하였으면 검출 기간의 나머지 동안 레벨 검출 유닛의 비교기(124)를 디스에이블함으로써 달성된다. 반대로, 플래시 ADC들 및 다른 병렬 비교기-기반 디지타이저들은 통상적으로 불필요한 비교기들을 디스에이블하는 메커니즘을 제공하지 않으며, 그럼으로써 이들 불필요한 비교기들이 계속하여 파워를 소비하게 한다. 또 다른 잇점으로서, 이 피크 검출/디지털화 회로 구성은 종래의 피크 검출 회로들에서 흔히 발견되는 트랙-홀드 회로에 대한 필요성을 제거하며, 그럼으로써 종래의 피크 검출 회로들에 비해 파워 소비 및 레이아웃 영역 요건들을 감소시킨다.
도 2는 본 발명의 적어도 하나의 실시예에 따라 네거티브 피크 검출을 위한 도 1의 피크 검출/디지털화 회로(100)의 디지타이저(108)의 구현예를 도시한 것이다. 디지타이저(108)는 복수의 레벨 검출 유닛들(예를 들면, 레벨 검출 유닛들(121 ~ 123)을 포함한다. 레벨 검출 유닛들 각각은 복수의 기준 전압들의 상이한 기준 전압에 연관된다. 예를 들면, 레벨 검출 유닛(121)은 기준 전압(Vref1)에 연관되며, 레벨 검출 유닛(122)은 기준 전압(Vref2)에 연관되며, 레벨 검출 유닛(123)은 기준 전압(VrefN)에 연관된다.
도시된 예에서, 레벨 검출 유닛들(121 ~ 123) 각각은 비교기(224)(도 1에 비교기(124)에 대응하는), 플립-플롭(226)(도 1에 플립-플롭(126)에 대응하는), 및 인에이블/디스에이블 메커니즘(228)을 포함한다. 레벨 검출 유닛의 비교기(224)는 아날로그 입력 신호(101)를 수신하기 위한 네거티브 입력, 대응하는 기준 전압(VrefX)을 수신하기 위한 포지티브 입력(여기에서 VrefX = 레벨 검출 유닛(121)을 위한 Vref1, VrefX= 레벨 검출 유닛(122)을 위한 Vref2, 및 VrefX = 레벨 검출(123)을 위한 VrefN), 인에이블링 신호(230)를 수신하기 위한 입력, 및 비교 신호(232)를 제공하기 위한 출력을 포함한다. 비교기(224)는 인에이블링 신호(230)가 상태 "EN"에 설정되었을 때 인에이블되고, 인에이블링 신호(230)가 상태 "
Figure pct00019
EN"에 설정되었을 때 디스에이블된다. 인에이블되었을 때, 비교기(224)는 전압 레벨(VIN)이 대응하는 기준 전압(VrefX)보다 낮지 않을 때 그의 출력 상태를 "
Figure pct00020
C"(또는 이 예에선 논리 "0")로 설정하고, 비교기(224)는 전압 레벨(VIN)이 대응하는 기준 전압(VrefX)보다 낮을 때 그의 출력 상태를 "C"(또는 이 예에선 "논리 "1")로 설정한다.
레벨 검출 유닛의 플립-플롭(226)은 미리 결정된 데이터 상태 "D"를 나타내는 고정된 전압을 수신하기 위한 데이터 입력, 주 데이터 출력(234)(Qx), 상보 데이터 출력(236)(
Figure pct00021
Qx), 리셋 신호(112)를 수신하기 위한 리셋 입력(238), 및 비교 신호(232)를 수신하기 위해 비교기(224)의 출력에 결합된 클럭 입력(240)("clk")를 포함한다. 도 2의 구현에서, 플립-플롭(226)의 데이터 입력(242)은 전압 VDD에 고정되고, 그럼으로써 미리 결정된 데이터 입력 상태 "D"를 논리 "1"에 설정한다. 따라서, 리셋 신호(112)가 리셋 "R" 상태(예를 들면, 이 예에서 논리 "1")로 구성될 때, 플립-플롭(226)은 주 데이터 출력(234)을 데이터 상태 "D"의 상보, 즉, 데이터 상태 "
Figure pct00022
D" 또는 논리 "0"으로 리셋하고, 상보 데이터 출력(236)을 주 데이터 출력(234)의 상보, 즉, 데이터 상태 "D" 또는 논리 "1"으로 리셋하도록 동작한다.
레벨 검출 유닛의 인에이블/디스에이블 메커니즘(228)은 인에이블 신호(114)의 상태들 및 레벨 검출 유닛의 플립-플롭(226)의 데이터 출력들 중 하나에 기초하여 레벨 검출 유닛의 비교기(224)를 선택적으로 인에이블 및 디스에이블한다. 예시된 예에서, 인에이블 신호(114)가 어서트된 동안, 또는 주 데이터 출력(234)이 데이터 상태 "0"(또는 상보 데이터 출력(236)은 데이터 상태 "1"를 갖는다)를 갖고 있는 동안, 인에이블/디스에이블 메커니즘(228)은 비교기(224)를 인에이블하기 위해 인에이블링 신호(230)를 상태 "EN"에 설정한다. 인에이블 신호(114)가 디어서트(deassert)되고 아울러 주 데이터 출력(234)이 데이터 상태 "1"(또는 상보 데이터 출력(236)은 데이터 상태 "0"를 갖는다)를 갖고 있을 때, 인에이블/디스에이블 메커니즘(228)은 비교기(224)를 디스에이블하기 위해 인에이블링 신호(230)를 상태 "
Figure pct00023
EN"에 설정한다. 따라서, 동작에서, 인에이블/디스에이블 메커니즘(228)은 아날로그 입력 신호(101)의 전압 레벨(VIN)이 대응하는 기준 전압(VrefX) 미만으로 떨어질 때까지(및 떨어진다면) 검출 기간 동안 비교기(224)를 인에이블된 상태로 유지한다.
인에이블/디스에이블 메커니즘(228)은 위에 기술된 동작을 달성하기 위한 다양한 논리 구성들 중 어느 하나를 사용하여 구현될 수 있다. 도 2에 예시된 바와 같이, 인에이블/디스에이블 메커니즘(228)은 인에이블 신호(114)를 수신하기 위한 입력, 상보 데이터 출력(236)에 결합된 입력, 및 인에이블 신호(230)를 제공하기 위한 출력을 포함하는 논리-OR 게이트로서 구현될 수 있다. 대안적으로, 인에이블/디스에이블 메커니즘(228)은, 예를 들면, 인에이블 신호(114)를 수신하기 위한 입력 및 출력을 구비한 인버터, 및 주 데이터 출력(234)에 결합된 입력, 인버터의 출력에 결합된 입력, 및 인에이블 신호(230)를 제공하기 위한 출력을 구비하는 논리-NAND 게이트로서 구현될 수 있다. 검출 기간의 시작 전에 비교기들(224)를 파워 업하기 위해 인에이블 신호(114)가 사용되지 않게 하는 구현들에서, 인에이블/디스에이블 메커니즘(228)은 예를 들면, 상보 데이터 출력(236)의 출력을 비교기(224)의 인에이블 입력에 직접 결합함으로써, 또는 주 데이터 출력(234)을 인버터를 통해 비교기(224)의 인에이블 입력에 결합함으로써 구현될 수 있다.
표 3, 표 4, 및 표 5는 도 2의 구현예의 레벨 검출 유닛의 비교기(224), 플립-플롭(226), 및 인에이블/디스에이블 메커니즘(228)의 동작들을 요약한 것이다.
Figure pct00024
Figure pct00025
Figure pct00026
도 3 및 도 4는 네거티브 피크 검출을 위한 도 2의 디지타이저(108)의 구현의 동작들의 예를 예시한 차트들이다. 도 3은 아날로그 입력 신호(101)의 전압 레벨(VIN)이 검출 기간의 시작에서 가장 높은 기준 전압(VrefN)보다도 높은 상황에서 동작을 예시한 차트(300)를 도시한 것이다. 차트(300)에서, 레벨들(301, 302, 303)은 각각 기준 전압들(Vrefl, Vref2, VrefN)의 레벨들을 나타내며, 라인 304은 아날로그 입력 신호(101)의 전압 레벨(VIN)을 나타낸다. 도 3에서(및 후속되는 차트들에서) 간단하게 하기 위해서 전압 레벨(VIN)이 순시적으로 변하는 것으로 도시되었지만, 실제로, 전압 레벨(VIN)에 변화들은 더 점진적인(즉, 얼마간의 기울기를 가진)함을 알 것이다. 이 차이는 여기에 기술된 기술들의 동작에 영향을 미치지 않는다. 데이터 값 시퀀스들(310, 312)은 레벨 검출 유닛(121)의 플립-플롭(226)의 주 데이터 출력(234) 및 상보 데이터 출력(236)에 의한 데이터 신호 출력의 상태들("0" 또는 "1")을 나타내며, 라인 313은 레벨 검출 유닛(121)에 대한 인에이블링 신호(230)의 상태를 나타낸다. 데이터 값 시퀀스들(314, 316)은 레벨 검출 유닛(122)의 플립-플롭(226)의 주 데이터 출력 및 상보 데이터 출력의 데이터 출력 상태들을 나타낸다. 라인 317은 레벨 검출 유닛(122)에 대한 인에이블링 신호(230)의 상태를 나타낸다. 데이터 값 시퀀스들(318, 320)은 레벨 검출 유닛(123)의 플립-플롭(226)의 주 데이터 출력 및 상보 데이터 출력의 데이터 출력 상태들 각각을 나타낸다. 라인 321은 레벨 검출 유닛(123)에 대한 인에이블링 신호(230)의 상태를 나타낸다. 타원들("...")은 대응하는 데이터 출력의 상태에 아무런 변화가 없음을 나타내기 위해 데이터 값 시퀀스들에서 사용된다.
검출 기간의 시작 및 끝은 각각 시간(t1) 및 시간(t7)에 의해 표현된다. 검출 기간의 시작(예를 들면, 시간 t0에서)에 앞서, 리셋 신호(112)는 상태 "R"(이 예에선 논리 "1")로 설정되어, 레벨 검출 유닛들(121 ~ 123)의 플립-플롭들(226)을 리셋시킴으로써 이들의 주 데이터 출력들은 논리 "0"("
Figure pct00027
D")에 설정되고 이들의 상보 데이터 출력들은 논리 "1"("D")에 설정된다. 또한, 검출 기간의 시작에 앞서, 비교기들(224)이 시간(t1)에서 검출 기간의 시작에서 완전하게 동작하도록 레벨 검출 유닛들(121 ~ 123)의 비교기들(224)의 파워 업을 개시하기 위해서 인에이블 신호(114)가 어서트된다.
시간 t1에서, 검출 기간의 시작은 리셋 신호(112)를 상태 "
Figure pct00028
R"(예를 들면, 논리 "0")로 재구성함으로써 시그널링된다. 동시에, 검출 기간 동안 대응하는 플립-플롭들(226)의 데이터 출력들의 상태에 기초해서만 비교기들(224)이 선택적으로 인에이블 또는 디스에이블되게 하기 위해서 인에이블링 신호(114)는 디어서트(deassert)된다. 검출 기간의 시작에서, 전압 레벨(VIN)은 모든 기준 전압들보다 높으며, 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 주 데이터 출력들은 리셋 모드 동안 설정된 논리 "0"에 그대로 있으며, 반대로, 레벨 검출 유닛들(121 ~ 123)의 상보 데이터 출력들은 리셋 모드 동안 설정된 논리 "1"에 그대로 있는다. 상보 데이터 출력들이 논리 "1"에 있을 때, 레벨 검출 유닛들(121 ~ 123)의 인에이블링 신호들(230)은 어서트된 상태에 있고, 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 비교기들(224)은 인에이블된 상태에 있는다.
시간 t2에서, 전압 레벨(VIN)은 레벨 검출 유닛(123)에 연관된 기준 전압(VrefN) 미만으로 떨어진다. 결국, 위에 기술된 비교기(224) 및 플립-플롭(226)의 동작에 따라서, 레벨 검출 유닛(123)의 플립-플롭(226)의 주 데이터 출력은 논리 상태 "1"로 반전되고, 상보 데이터 출력은 논리 상태 "0"으로 반전된다. 결국, 레벨 검출 유닛(123)의 인에이블링 신호(230)는 디어서트 되고(라인 321으로 나타낸 바와 같이), 그럼으로써 시간 t6에서 검출 기간의 끝에서 인에이블 신호(114)가 다시 어서트 될 때까지 레벨 검출 유닛(123)의 비교기(224)를 디스에이블한다. 위에 기술된 플립-플롭(226)의 동작에 기인하여, 레벨 검출 유닛(123)의 주 데이터 출력 및 상보 데이터 출력은 검출 기간의 끝까지 이들의 전류 상태들로 래치된 상태에 있는다. 따라서, 이를테면 전압 레벨(VIN)이 일단 다시 시간 t4에서 기준 전압(VrefN)보다 높아지게 되거나 다시 한번 시간 t5에서 기준 전압(VrefN) 미만으로 떨어지게 될 때와 같이, 검출 기간의 남은 부분동안 기준 전압 VrefN 및 전압 레벨(VIN) 간에 관계에 어떠한 후속되는 변화든 이에 관계없이, 레벨 검출 유닛(123)은 이 트리거된 상태로 유지한다.
시간 t3에서, 전압 레벨(VIN)은 기준 전압(Vref2) 미만으로 떨어진다. 이에 응하여, 레벨 검출 유닛(122)은 (시간 t3에서 데이터 값 시퀀스들(314, 316)에 변화들로 예시된 바와 같이) 그의 주 및 상보 데이터 출력들을 전환하며 (시간 t3에서 라인 317로 예시된 바와 같이) 레벨 검출 유닛(122)의 비교기(224)를 레벨 검출 유닛(123)에 관하여 위에 기술된 방식으로 디스에이블한다.
시간 t4에서, 전압 레벨(VIN)은 두 기준 전압들(Vref2, VrefN) 이상으로 다시 높아지고, 시간 t5에서 전압 레벨(VIN)은 다시 기준 전압(VrefN) 미만으로 떨어진다. 그러나, 레벨 검출 유닛들 각각의 비교기(224) 및 플립-플롭(226)의 구성은 플립-플롭(226)의 주/보조 데이터 출력들이 리셋들 사이에 한번만 변할 수 있기 때문에, 레벨 검출 유닛들(122, 123)은 전압 레벨(VIN) 및 기준 전압들(Vref2, VrefN) 간에 관계들에 변화에 응답하지 않으며, 이들의 전류 상태들에 이들의 데이터 출력들을 레벨 검출 유닛들(122, 123)이 시간 t7에서 리셋될 때까지 유지한다. 도 3의 예에서, 전압 레벨(VIN)은 기준 전압(Vref1) 미만으로 떨어지지 않으며, 따라서 레벨 검출 유닛(121)의 주 및 상보 데이터 출력들은 전체 검출 기간 동안 이들의 초기 리셋 상태들로부터 변하지 않은 채로 있게 되고, 레벨 검출 유닛(121)의 비교기(224)는 라인 313으로 나타낸 바와 같이 전체 검출 기간 동안 인에이블된 상태에 있는다.
시간 t7에서, 검출 기간은 상태 "
Figure pct00029
R"로부터 상태 "R" (예를 들면, 논리 "0"에서 논리 "1"로)로 리셋 신호(112)의 천이에 의해 시그널링되었을 때, 종료한다. 검출 기간의 끝에서 시간 t7 바로 전의 시간에서, 레벨 검출 유닛들(121 ~ 123) 각각의 데이터 출력의 상태는 검출 기간에 대한 한 세트의 디지털 출력 값들을 결정하기 위해 래치되거나, 아니면 확인되고 이로부터 아날로그 입력 신호(101)의 최소 전압 레벨을 나타내는 디지털 코드 값(COUT)이 결정된다. 도 3의 예에서, 레벨 검출 유닛들(121 ~ 123) 각각의 상보 데이터 출력들은 값 [001]을 저장하기 위해 래치되는데, 이것은 검출 기간 동안 아날로그 입력 신호(101)의 최소 전압 레벨을 나타낸다. 대안적으로, 레벨 검출 유닛들(121 ~ 123) 각각의 주 데이터 출력들은 값 [110]을 저장하기 위해 래치될 수도 있을 것인데, 이것은 이어서 검출 기간 동안 아날로그 입력 신호(101)의 최소 레벨을 나타내는 디지털 코드 값(103)을 결정하기 위해 디코더(110)(도 1)에 의해 반전될 수도 있을 것이다.
다음 검출 기간을 위해 검출 유닛들(121 ~ 123)을 준비시키기 위해서, 전류 검출 기간동안 디스에이블되었던 비교기들(224)은 다음 검출 기간 동안 파워 업될 필요가 있다. 일 실시예에서, 비교기들(224)은 다음 검출 기간의 시작과 동시에 파워 업될 수 있다. 그러나, 연속 동작을 위해서, 리셋 신호(112)는 전형적으로 비교적 짧은 시간 동안만 어서트되는데, 이것은 다음 검출 기간 동안의 시간에 비교기들(224)의 적합한 파워 업을 보증하기에는 너무 짧을 수 있다. 따라서, 대안적 실시예에서, 디스에이블된 비교기들(224)의 파워 업은 다음 검출 기간의 시작에 의해 비교기들(224)이 동작되는 것을 보증할 수 있게 하기 위해서, 시간 t7에서 검출 기간의 끝 전에 시간 t6에서 인에이블 신호(114)을 어서트함으로써 다음 검출 기간 전에 개시된다. 차트(300)에 의해 예시된 동일 프로세스는 시간 t7에서 리셋 모드 후에 일어나는 다음 검출 기간동안 반복될 수 있다.
차트(300)의 라인 321이 예시하는 바와 같이, 레벨 검출 유닛(123)의 비교기(224)는 시간 t6에 검출 기간의 끝(이때 디스에이블된 비교기들(224)의 파워 업이 개시된다)까지 시간(t2)(VIN이 VrefN 미만이 되었을 때)부터 디스에이블되었다. 마찬가지로, 라인 317로 예시된 바와 같이, 레벨 검출 유닛(122)의 비교기(224)는 검출 기간의 끝 근처까지 시간(t3)(VIN이 Vref2 미만이 되었을 때)로부터 디스에이블되었다. 따라서, 레벨 검출 유닛(123)의 비교기(224)는 시간(t2)부터 시간(t6)까지 거의 내지 전혀 파워를 소비하지 않았으며, 레벨 검출 유닛(122)의 비교기(224)는 시간(t3) 내지 시간(t6)까지 거의 내지 전혀 파워를 소비하지 않았으며, 그럼으로써, 비교기들이 일단 주어진 기간 동안 피크 전압을 검출하는데 있어 더 이상 필요하지 않게 되면 이들 비교기들이 디스에이블되지 않게 하는 종래의 피크 검출기들에 비해 전체 파워 소비가 감소되게 한다.
도 4는 아날로그 입력 신호(101)의 전압 레벨(VIN)이 검출 기간의 시작에서 Vref2보다도 낮아지게 하는 상황에서 도 2의 디지타이저(108)의 동작을 도시한 차트(400)를 도시한 것이다. 차트(400)에서, 레벨들(401, 402, 403)은 각각 기준 전압들(Vrefl, Vref2, VrefN)의 레벨들을 나타내며, 라인 404은 아날로그 입력 신호(101)의 전압 레벨(VIN)을 나타낸다. 데이터 값 시퀀스들(410, 412)은 레벨 검출 유닛(121)의 플립-플롭(226)의 주 데이터 출력(234) 및 상보 데이터 출력(236)에 의한 데이터 신호들 출력의 데이터 출력 상태들("0" 또는 "1")을 나타내며, 라인 413은 레벨 검출 유닛(121)에 대한 인에이블링 신호(230)의 상태를 나타낸다. 데이터 값 시퀀스들(414, 416)은 레벨 검출 유닛(122)의 플립-플롭(226)의 주 데이터 출력(234) 및 상보 데이터 출력(236)에 의한 데이터 신호들 출력의 데이터 출력 상태들을 나타내며, 라인 417은 레벨 검출 유닛(122)에 대한 인에이블링 신호(230)의 상태를 나타낸다. 데이터 값 시퀀스들(418, 420)은 레벨 검출 유닛(123)의 플립-플롭(226)의 주 데이터 출력(234) 및 상보 데이터 출력(236)에 의한 데이터 신호 출력의 데이터 출력 상태들을 나타내며, 라인 421은 레벨 검출 유닛(123)에 대한 인에이블링 신호(230)의 상태를 나타낸다.
차트(400)의 검출 기간의 시작 및 끝은 각각 시간(t1) 및 시간(t4)에 의해 표현된다. 검출 기간의 시작(예를 들면, 시간(t0)에서)에 앞서, 리셋 신호(112)는 상태 "R" (이 예에선 논리 "1")로 설정되고, 그럼으로써 레벨 검출 유닛들(121 ~ 123)의 플립-플롭들(226)을 리셋하여 이들의 주 데이터 출력들이 논리 "0"("
Figure pct00030
D")에 설정되고 이들의 상보 데이터 출력들은 논리 "1"("D")에 설정된다. 또한, 검출 기간의 시작에 앞서, 비교기들(224)이 시간(t1)에서 검출 기간의 시작에서 완전하게 동작하도록 레벨 검출 유닛들(121 ~ 123)의 비교기들(224)의 파워 업을 개시하기 위해 인에이블 신호(114)가 어서트된다.
시간(t1)에서, 검출 기간의 시작은 리셋 신호(112)를 상태 "
Figure pct00031
R"(예를 들면, 논리 "0")로 재구성함으로써 시그널링된다. 동시에, 검출 기간 동안 대응하는 플립-플롭들(226)의 데이터 출력들의 상태에 기초해서만 비교기들(224)이 선택적으로 인에이블 또는 디스에이블되게 하기 위해서 인에이블 신호(114)가 디어서트된다. 검출 기간의 시작에서, 전압 레벨(VIN)은 기준 전압들(VrefN, Vref2)보다는 낮으며 기준 전압(Vref1)보다는 높고, 이에 따라, 레벨 검출 유닛들(121)의 주 데이터 출력 및 상보 데이터 출력은 리셋 모드 동안 설정된 논리 "0" 및 논리 "1"에 그대로 있으며, 반면, 레벨 검출 유닛들(122, 123)의 주 데이터 출력들 및 상보 데이터 출력들은 각각 논리 "1" 및 논리 "0"으로 전환한다. 이에 따라, 레벨 검출 유닛들(121)의 비교기(224)는 시간 t1에 인에이블된 상태에 있고, 반면 레벨 검출 유닛들(122, 123)의 비교기들(224)은 시간 t1에 디스에이블되고 시간 t4에 검출 기간의 끝까지 디스에이블된 채로 있는다. 레벨 검출 유닛들(122, 123)은 이들의 변경된 데이터 상태들에서 이들의 데이터 출력들을 시간(t4)에 검출 기간의 끝까지 유지한다.
시간 t2에, 전압 레벨(VIN)은 두 기준 전압들(Vref2, VrefN) 이상으로 높아진다. 그러나, 레벨 검출 유닛들 각각의 비교기(224) 및 플립-플롭(226)의 구성은 플립-플롭(226)의 주/보조 데이터 출력들이 리셋들 사이에 한번만 변할 수 있게 하는 구성이기 때문에, 레벨 검출 유닛들(122, 123)은 전압 레벨(VIN)과 기준 전압들(Vref2, VrefN) 간에 관계들에 변경에 응답하지 않는다. 도 4의 예에서, 전압 레벨(VIN)은 기준 전압(Vref1) 미만으로 떨어지지 않으며, 이에 따라 레벨 검출 유닛(121)의 주 및 상보 데이터 출력들은 전체 검출 기간 동안 변경되지 않은 채로 있으며, 레벨 검출 유닛(121)의 비교기(224)는 라인 413으로 보인 바와 같이, 전체 검출 기간동안 인에이블된 상태에 있는다.
시간 t4에서, 검출 기간은 상태 "
Figure pct00032
R"에서 상태 "R"(예를 들면, 논리 "0"에서 논리 "1"으로)로 리셋 신호(112)의 천이에 의해 시그널링되었을 때, 종료한다. 검출 기간의 끝에서 t4 바로 전의 시간에서, 레벨 검출 유닛들(121 ~ 123) 각각의 데이터 출력 상태는 검출 기간에 대한 한 세트의 디지털 출력 값들을 결정하기 위해 래치되거나, 아니면 확인되고, 이로부터 아날로그 입력 신호(101)의 최소 전압 레벨을 식별하는 디지털 코드 값(COUT)이 결정된다. 도 4의 예에서, 레벨 검출 유닛들(121 ~ 123) 각각의 상보 데이터 출력은 값 [001]을 저장하기 위해 래치되는데, 이것은 검출 기간 동안 아날로그 입력 신호(101)의 최소 전압 레벨을 나타낸다. 유사하게 도 3에 관하여 위에 언급된 바와 같이, 인에이블 신호(114)는 다음 검출 기간의 시작에 앞서 레벨 검출 유닛들(121 ~ 124)의 비교기들(224)의 파워 업을 개시하기 위해서 시간(t4)에 검출 기간의 끝 전에 시간(t3)에서 인에이블될 수 있다. 대안적으로, 비교기들(224)의 파워 업은 다음 검출 기간의 시작과 동시에 개시될 수 있다. 차트(400)로 예시된 프로세스는 시간(t4)에 리셋 모드 다음의 다음 검출 기간동안 반복될 수 있다.
도 5는 본 발명의 적어도 하나의 실시예에 따라 포지티브 피크 검출을 위한 도 1의 피크 검출/디지털화 회로(100)의 디지타이저(108)의 구현예를 도시한 것이다. 레벨 검출 유닛들(121 ~ 123) 각각은, 레벨 검출 유닛들(124) 각각의 비교기(524)의 네거티브 입력이 대응하는 기준 전압을 수신하며, 비교기(524)의 포지티브 입력이 아날로그 입력 신호(101)을 수신하여 아날로그 입력 신호(101)의 전압 레벨(VIN)이 대응하는 기준 전압보다 높을 때 비교기(524)가 이의 출력을 상태 "C"로 구성하게 한 것을 제외하고, 도 2의 비교기(224), 플립-플롭(226), 및 인에이블/디스에이블 메커니즘(228)과 동일한 방식으로 구성된, 비교기(524), 플립-플롭(526), 및 인에이블/디스에이블 메커니즘(528)을 포함한다. 따라서, 비교기(524)는 대응하는 기준 전압 이상으로 증가하는 전압 레벨(VIN)에 응답하여 플립-플롭(526)이 데이터 상태를 래치하게 하며, 반면, 도 2의 구현에서, 비교기(224)는 대응하는 기준 전압 미만으로 떨어지는 전압 레벨(VIN)에 응답하여 플립-플롭(226)이 데이터 상태를 래치하게 한다.
표 6, 표 7, 및 표 8은 도 5의 구현의 레벨 검출 유닛의 비교기(524), 플립-플롭(526), 및 인에이블/디스에이블 메커니즘(528)의 동작들을 요약한 것이다.
Figure pct00033
Figure pct00034
Figure pct00035
도 6은 포지티브 피크 검출을 위한 도 5의 디지타이저(108)의 구현의 동작예를 예시한 차트(600)이다. 차트(600)는 검출 기간의 시작에서 아날로그 입력 신호(101)의 전압 레벨(VIN)이 최저 기준 전압(Vref1)보다도 낮은 상황에서 동작을 예시한다. 차트(600)에서, 레벨들(601, 602, 603)은 각각 기준 전압들(Vref1, Vref2, VrefN)의 레벨들을 나타내며, 라인 604은 아날로그 입력 신호(101)의 전압 레벨(VIN)을 나타낸다. 데이터 값 시퀀스들(610, 612)은 레벨 검출 유닛(121)의 플립-플롭(526)의 주 데이터 출력 및 상보 데이터 출력 각각에 의해 데이터 신호들의 데이터 출력 상태들("0" 또는 "1")을 각각 나타내며, 라인 613은 레벨 검출 유닛(121)에 대한 인에이블링 신호(예를 들면, 인에이블링 신호(230), 도 2)의 상태를 나타낸다. 데이터 값 시퀀스들(614, 616)은 레벨 검출 유닛(122)의 플립-플롭(526)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호 출력의 데이터 출력 상태들을 나타내며, 라인 617은 레벨 검출 유닛(122)에 대한 인에이블링 신호의 상태를 나타낸다. 데이터 값 시퀀스들(618, 620)은 레벨 검출 유닛(123)의 플립-플롭(526)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호들 출력의 데이터 출력 상태들을 나타내며, 라인 621은 레벨 검출 유닛(123)에 대한 인에이블링 신호의 상태를 나타낸다. 타원들("...")은 대응하는 데이터 출력의 상태에 아무런 변화가 없음을 나타내기 위해 데이터 값 시퀀스들에서 사용된다.
검출 기간의 시작 및 끝은 각각 시간(t1) 및 시간(t7)에 의해 표현된다. 검출 기간의 시작(예를 들면, 시간(t0))에 앞서, 레벨 검출 유닛들(121 ~ 123)의 플립-플롭들(526)은 상태 리셋 신호(112)를 통해 리셋되어 이들의 주 데이터 출력들은 논리 "0"("
Figure pct00036
D")로 설정되고 이들의 상보 데이터 출력들은 논리 "1" ("D")로 설정된다. 또한, 검출 기간의 시작에 앞서, 비교기들(524)이 시간(t1)에서 검출 기간의 시작에서 완전하게 동작하도록 레벨 검출 유닛들(121 ~ 123)의 비교기들(524)의 파워 업을 개시하기 위해서 인에이블 신호(114)가 어서트된다.
시간(t1)에서, 검출 기간의 시작은 리셋 신호(112)를 상태 "
Figure pct00037
R"(예를 들면, 논리 "0")로 재구성함으로써 시그널링된다. 동시에, 검출 기간 동안 대응하는 플립-플롭들(526)의 데이터 출력들의 상태에 기초해서만 비교기들(524)이 선택적으로 인에이블 또는 디스에이블되게 하기 위해서 인에이블 신호(114)가 디어서트된다. 검출 기간의 시작에서, 전압 레벨(VIN)은 모든 기준 전압들보다 낮으며, 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 주 데이터 출력들은 리셋 모드 동안 설정된 논리 "0"에 그대로 있으며, 반대로, 레벨 검출 유닛들(121 ~ 123)의 상보 데이터 출력들은 리셋 모드 동안 설정된 논리 "1"에 그대로 있는다. 상보 데이터 출력들이 논리 "1"에 있을 때, 레벨 검출 유닛들(121 ~ 123)의 인에이블 신호들은 어서트된 상태에 있고 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 비교기들(526)은 인에이블된 상태에 있는다.
시간(t2)에서, 전압 레벨(VIN)은 레벨 검출 유닛들(121, 122)에 연관된 기준 전압들(Vref1, Vref2) 이상으로 증가한다. 결국, 위에 기술된 비교기(524) 및 플립-플롭(526)의 동작에 따라서, 레벨 검출 유닛들(121, 122)의 플립-플롭들(526)의 주 데이터 출력들은 논리 상태 "1"로 반전되고, 레벨 검출 유닛들(121, 122)의 상보 데이터 출력들은 논리 상태 "0"으로 반전되고 플립-플롭(526)이 시간(t7)에서 리셋될 때까지 이들 상태들에 머무른다. 결국, 레벨 검출 유닛들(121, 122)의 인에이블 신호들은 디어서트되고, 그럼으로써 시간(t7)에 검출 기간의 끝 근처의 시간(t6)에서 인에이블 신호(114)가 어서트될 때까지 레벨 검출 유닛들(121, 122)의 비교기들(224)을 디스에이블한다. 레벨 검출 유닛들 각각의 비교기(524) 및 플립-플롭(526)의 구성은 플립-플롭(526)의 주/보조 데이터 출력들이 리셋들 사이에 한번만 변경할 수 있기 때문에, 레벨 검출 유닛들(122, 123)의 주 데이터 출력들 및 상보 데이터 출력들은 검출 기간의 끝에서 레벨 검출 유닛들(121, 122)의 플립-플롭들(526)이 리셋될 때까지 이들의 전류 상태들에 유지된다. 이에 따라, 전압 레벨(VIN)이 시간(t3)에서 다시 한번 기준 전압(Vref2) 미만으로 떨어질 때와 같이, 검출 기간의 남은 부분에서 전압 레벨(VIN)에 어떠한 후속되는 변경에도 관계없이 이들의 트리거링된 상태들을 유지한다.
시간(t4)에서, 전압 레벨(VIN)은 기준 전압(VrefN) 이상으로 증가한다. 이에 응답하여, 레벨 검출 유닛(123)은 이의 주 및 상보 데이터 출력들을 반전시키고 레벨 검출 유닛(123)의 비교기(524)를 위에 기술된 방식으로 디스에이블시킨다. 이 구성에서, 레벨 검출 유닛(123)은 전압 레벨(VIN)이 시간(t5)에서 기준 전압(Vref2) 미만으로 떨어질 때와 같이, 전압 레벨(VIN)과 기준 전압(VrefN) 간에 관계에 변경에 관계없이 주 및 상보 데이터 출력들의 상태들을 변경하지 않는다.
시간(t7)에서, 검출 기간은 상태 "
Figure pct00038
R"에서 상태 "R"(예를 들면, 논리 "0"에서 논리 "1"으로)로 리셋 신호(112)의 천이에 의해 시그널링되었을 때, 종료한다. 검출 기간의 끝에서 t7 바로 전의 시간에서, 레벨 검출 유닛들(121 ~ 123) 각각의 데이터 출력의 상태는 검출 기간에 대한 한 세트의 디지털 출력 값들을 결정하기 위해 래치되거나, 아니면 확인되고, 이로부터 아날로그 입력 신호(101)의 최대 전압 레벨을 식별하는 디지털 코드 값(COUT)이 결정된다. 도 6의 예에서, 레벨 검출 유닛들(121 ~ 123) 각각의 주 데이터 출력은 디지털 코드 값(103)(COUT)에 대한 값 [111]을 저장하기 위해 래치되는데, 이것은 검출 기간 동안 아날로그 입력 신호(101)의 최대 전압 레벨을 나타낸다. 또한, 인에이블 신호(114)는 다음 검출 기간의 시작 전에 디스에이블된 비교기들(524)의 파워 업을 개시하기 위해서 시간(t6)에서(시간(t7)에 앞서) 어서트될 수 있다. 대안적으로, 인에이블 신호(114)는 다음 검출 기간의 시작과 동시에 어서트될 수 있다. 차트(600)에 의해 예시된 프로세스는 시간(t7)에 리셋 모드 후에 발생하는 다음 검출 기간동안 반복될 수 있다.
도 7은 본 발명의 적어도 하나의 실시예에 따라 네거티브 피크 검출을 위한 도 1의 피크 검출/디지털화 회로(100)의 디지타이저(108)의 또 다른 구현예를 도시한 것이다. 레벨 검출 유닛들(121 ~ 123) 각각은, 플립-플롭(726)의 데이터 입력이 접지(즉, 데이터 입력 상태 "D" = 논리 "0")(도 2의 구현에서 VDD 또는 논리 "1"과는 반대)에 결합되고, 인에이블/디스에이블 메커니즘(728)의 논리-OR 게이트의 입력들 중 하나가 플립-플롭(726)(도 2의 구현에서처럼 상보 데이터 출력과는 반대)의 주 데이터 출력에 연결된 것을 제외하고, 도 2의 비교기(224), 플립-플롭(226), 및 인에이블/디스에이블 메커니즘(228)과 동일한 방식으로 구성된 비교기(724), 플립-플롭(726), 및 인에이블/디스에이블 메커니즘(728)을 포함한다. 표 9, 표 10, 및 표 11는 도 7의 구현의 레벨 검출 유닛의 비교기(724), 플립-플롭(726), 및 인에이블/디스에이블 메커니즘(728)의 동작들을 요약한 것이다.
Figure pct00039
Figure pct00040
Figure pct00041
도 8은 아날로그 입력 신호(101)의 전압 레벨(VIN)이 검출 기간의 시작에서 가장 높은 기준 전압(VrefN)보다도 높은 상황에서 네거티브 피크 검출을 위한 도 7의 디지타이저(108)의 구현의 동작예를 나타낸 차트(800)를 도시한 것이다. 차트(800)에서, 레벨들(801, 802, 803)은 각각 기준 전압들(Vref1, Vref2, VrefN)의 레벨들을 나타내며, 라인 804은 아날로그 입력 신호(101)의 전압 레벨(VIN)을 나타낸다. 데이터 값 시퀀스들(810, 812)은 레벨 검출 유닛(121)의 플립-플롭(726)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호들 출력의 데이터 출력 상태들을 나타내며, 라인 813은 레벨 검출 유닛(121)에 대한 인에이블링 신호(예를 들면, 인에이블 신호(230), 도 2)의 상태를 나타낸다. 데이터 값 시퀀스들(814, 816)은 레벨 검출 유닛(122)의 플립-플롭(726)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호 출력의 데이터 출력 상태들을 나타내며, 라인 817은 레벨 검출 유닛(122)에 대한 인에이블링 신호의 상태를 나타낸다. 데이터 값 시퀀스들(818, 820)은 레벨 검출 유닛(123)의 플립-플롭(726)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호 출력의 데이터 출력 상태들을 나타내며, 라인 821은 레벨 검출 유닛(123)에 대한 인에이블링 신호의 상태를 나타낸다. 타원들("...")은 대응하는 데이터 출력의 상태에 아무런 변화가 없음을 나타내기 위해 데이터 값 시퀀스들에서 사용된다.
검출 기간의 시작 및 끝은 각각 시간(t1) 및 시간(t7)에 의해 표현된다. 검출 기간의 시작(예를 들면, 시간(t0)에서)에 앞서, 리셋 신호(112)가 상태 "R"(이 예에선 논리 "1")로 설정되고, 그럼으로써, 레벨 검출 유닛들(121 ~ 123)의 플립-플롭들(726)을 리셋함으로써 이들의 주 데이터 출력들이 논리 "1"("
Figure pct00042
D")로 설정되고, 이들의 상보 데이터 출력들은 논리 "0"("D")로 설정된다. 또한, 검출 기간의 시작에 앞서, 비교기들(724)이 시간(t1)에서 검출 기간의 시작에서 완전하게 동작 하도록 레벨 검출 유닛들(121 ~ 123)의 비교기들(724)의 파워 업을 개시하기 위해서 인에이블 신호(114)가 어서트된다.
시간(t1)에서, 검출 기간의 시작은 리셋 신호(112)를 상태 "
Figure pct00043
R"(예를 들면, 논리 "0")로 재구성함으로써 시그널링된다. 동시에, 검출 기간 동안 대응하는 플립-플롭들(726)의 데이터 출력들의 상태에 기초해서만 비교기들(724)이 선택적으로 인에이블 또는 디스에이블되게 하기 위해서 인에이블 신호(114)가 디어서트된다. 검출 기간의 시작에서, 전압 레벨(VIN)은 모든 기준 전압들보다 높으며, 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 주 데이터 출력들은 리셋 모드 동안 설정된 논리 "1"에 그대로 있으며, 반대로, 레벨 검출 유닛들(121 ~ 123)의 상보 데이터 출력들은 리셋 모드 동안 설정된 논리 "0"에 그대로 있는다. 주 데이터 출력들이 논리 "1"에 있을 때, 레벨 검출 유닛들(121 ~ 123)의 인에이블 신호들은 어서트된 상태에 있고 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 비교기들(724)은 인에이블된 상태에 있는다.
시간(t2)에서, 전압 레벨(VIN)은 레벨 검출 유닛(123)에 연관된 기준 전압(VrefN) 미만으로 떨어진다. 결국, 위에 기술된 비교기(724) 및 플립-플롭(726)의 동작에 따라서, 레벨 검출 유닛(123)의 플립-플롭(726)의 주 데이터 출력은 논리 상태 "0"으로 반전되고, 상보 데이터 출력은 논리 상태 "1"로 반전되고, 주 데이터 출력 및 상보 데이터 출력은 검출 기간 끝까지 이들의 현 상태들에 유지된다. 따라서, 레벨 검출 유닛(123)은, 전압 레벨(VIN)이 시간(t4)에서 다시 한번 기준 전압(VrefN)보다 높아지게 되거나 시간(t5)에서 다시 기준 전압(VrefN) 미만으로 떨어질 때와 같이, 검출 기간의 남은 부분에서 기준 전압 레벨(VrefN)과 전압 레벨(VIN) 간의 관계에 관계없이 이들의 트리거된 상태들을 유지한다. 또한, 주 데이터 출력이 논리 상태 "0"로 반전한 결과로서, 레벨 검출 유닛(123)의 인에이블링 신호는 디어서트 되고, 그럼으로써 인에이블 신호(114)가 검출 기간의 끝에서 또는 근방에서 다시 어서트 될 때까지 레벨 검출 유닛(123)의 비교기(724)를 디스에이블한다.
시간(t3)에서, 전압 레벨(VIN)은 기준 전압(Vref2) 미만으로 떨어진다. 이에 응답하여, 레벨 검출 유닛(122)은 이의 주 및 상보 데이터 출력들을 반전시키고 레벨 검출 유닛(122)의 비교기(724)를 도 7의 레벨 검출 유닛(123)의 구현예에 관려하여 위에 기술된 방식으로 디스에이블시킨다.
시간(t4)에서, 전압 레벨(VIN)은 두 기준 전압들(Vref2, VrefN)이상으로 다시 상승하고, 시간(t5)에서 전압 레벨(VIN)은 다시 기준 전압(VrefN) 미만으로 떨어진다. 그러나, 레벨 검출 유닛들(122, 123)의 플립-플롭들(726)이 리셋들 사이에서 단지 한번만 이들의 데이터 출력 상태들을 전환할 수 있기 때문에, 레벨 검출 유닛들(122, 123)은 전압 레벨(VIN)과 기준 전압들(Vref2, VrefN) 간에 관계에 변화에 응답하지 않는다. 도 8의 예에서, 전압 레벨(VIN)은 기준 전압(Vref1) 미만으로 떨어지지 않으며, 따라서, 레벨 검출 유닛(121)의 주 및 상보 데이터 출력들은 전체 검출 기간 동안 변경되지 않은 채로 유지하고, 레벨 검출 유닛(121)의 비교기(724)는 전체 검출 기간동안 인에이블된 상태로 유지한다.
시간 t7에서, 검출 기간은 상태 "
Figure pct00044
R"로부터 상태 "R"(예를 들면, 논리 "0"에서 논리 "1"으로)로 리셋 신호(112)의 천이에 의해 시그널링되었을 때, 종료한다. 검출 기간의 끝 근방의 시간에서, 레벨 검출 유닛들(121 ~ 123) 각각의 데이터 출력의 상태는 검출 기간에 대한 한 세트의 디지털 출력 값들을 결정하기 위해 래치되거나, 아니면 확인되고, 이로부터 아날로그 입력 신호(101)의 최소 전압 레벨을 식별하는 디지털 코드 값(COUT)이 결정된다. 또한, 시간(t7)에 앞서 시간(t6)에, 다음 검출 기간의 시작 전에 디스에이블된 비교기들(724)의 파워 업을 개시하기 위해 인에이블 신호(114)가 어서트된다. 차트(800)에 의해 예시된 프로세스는 시간 t7에서 리셋 모드 후에 발생하는 다음 검출 기간동안 반복될 수 있다.
도 9는 본 발명의 적어도 하나의 실시예에 따라 포지티브 피크 검출을 위한 도 1의 피크 검출/디지털화 회로(100)의 디지타이저(108)의 또 다른 구현예를 도시한 것이다. 레벨 검출 유닛들(121 ~ 123) 각각은, 플립-플롭(926)의 데이터 입력이 접지(즉, 데이터 입력 상태 "D" = 논리 "0")(도 7의 구현에서 VDD 또는 논리 "1" 과는 반대)에 결합되고, 인에이블/디스에이블 메커니즘(928)의 논리-OR 게이트의 입력들 중 하나가 플립-플롭(926)(도 9의 구현에서와 같이 상보 데이터 출력과는 반대)의 주 데이터 출력에 연결된 것을 제외하고, 도 5의 비교기(524), 플립-플롭(526), 및 인에이블/디스에이블 메커니즘(528)과 동일한 방식으로 구성된 비교기(524), 플립-플롭(526), 및 인에이블/디스에이블 메커니즘(528)을 포함한다. 표 12, 표 13, 및 표 14는 도 9의 구현의 레벨 검출 유닛의 비교기(924), 플립-플롭(926), 및 인에이블/디스에이블 메커니즘(928)의 동작들을 요약한 것이다.
Figure pct00045
Figure pct00046
Figure pct00047
도 10은 포지티브 피크 검출을 위한 도 9의 디지타이저(108)의 구현의 동작예를 도시한 차트(1000)이다. 차트(1000)는 아날로그 입력 신호(101)의 전압 레벨(VIN)이 검출 기간의 시작에서 최저 기준 전압(Vref1)보다 낮은 상황에서 동작을 도시한 것이다. 차트(1000)에서, 레벨들(1001, 1002, 1003)은 각각 기준 전압들(Vref1, Vref2, VrefN)의 레벨들을 나타내며, 라인 1004은 아날로그 입력 신호(101)의 전압 레벨(VIN)을 나타낸다. 데이터 값 시퀀스들(1010, 1012)은 레벨 검출 유닛(121)의 플립-플롭(926)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호들 출력의 데이터 출력 상태들을 나타내며, 라인 1013은 레벨 검출 유닛(121)에 대한 인에이블링 신호(예를 들면, 인에이블링 신호(230), 도 2)의 상태를 나타낸다. 데이터 값 시퀀스들(1014, 1016)은 레벨 검출 유닛(122)의 플립-플롭(926)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호들 출력의 데이터 출력 상태들을 나타내며, 라인 1017은 레벨 검출 유닛(122)에 대한 인에이블링 신호의 상태를 나타낸다. 데이터 값 시퀀스들(1018, 1020)은 레벨 검출 유닛(123)의 플립-플롭(926)의 주 데이터 출력 및 상보 데이터 출력에 의한 데이터 신호들 출력의 데이터 출력 상태들을 나타내고, 라인 1021은 레벨 검출 유닛(123)에 대한 인에이블링 신호의 상태를 나타낸다.
검출 기간의 시작 및 끝은 각각 시간(t1) 및 시간(t7)에 의해 표현된다. 검출 기간의 시작(예를 들면, 시간(t0)에서)에 앞서, 레벨 검출 유닛들(121 ~ 123)의 플립-플롭들(926)은 상태 리셋 신호(112)를 통해 리셋되어 이들의 주 데이터 출력들은 논리 "1"("
Figure pct00048
D")에 설정되고 이들의 상보 데이터 출력들은 논리 "0" ("D")에 설정된다. 또한, 검출 기간의 시작에 앞서, 비교기들(924)이 시간(t1)에서 검출 기간의 시작에서 완전하게 동작하도록 레벨 검출 유닛들(121 ~ 123)의 비교기들(924)의 파워 업을 개시하기 위해서 인에이블 신호(114)가 어서트된다.
시간 t1에서, 검출 기간의 시작은 리셋 신호(112)를 상태 "
Figure pct00049
R"(예를 들면, 논리 "0")로 재구성함으로써 시그널링된다. 동시에, 검출 기간 동안 대응하는 플립-플롭들(926)의 데이터 출력들의 상태에 기초해서만 비교기들(924)이 선택적으로 인에이블 또는 디스에이블되게 하기 위해서 인에이블 신호(114)가 디어서트된다. 검출 기간의 시작에서, 전압 레벨(VIN)은 모든 기준 전압들보다 낮으며, 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 주 데이터 출력들은 리셋 모드 동안 설정된 논리 "1"에 그대로 있으며, 반대로, 레벨 검출 유닛들(121 ~ 123)의 상보 데이터 출력들은 리셋 모드 동안 설정된 논리 "0"에 그대로 있는다. 주 데이터 출력들이 논리 "1"에 있을 때, 레벨 검출 유닛들(121 ~ 123)의 인에이블 신호들은 어서트된 상태에 있고 이에 따라, 레벨 검출 유닛들(121 ~ 123)의 비교기들(926)은 인에이블된 상태에 있는다.
시간 t2에서, 전압 레벨(VIN)은 각각 레벨 검출 유닛들(121, 122)에 연관된 기준 전압들(Vref1, Vref2) 이상으로 증가한다. 결국, 레벨 검출 유닛들(121, 122)의 플립-플롭들(926)의 주 데이터 출력들은 논리 상태 "0"으로 반전되고, 레벨 검출 유닛들(121, 122)의 상보 데이터 출력들은 논리 상태 "1"로 반전된다. 플립-플롭들(926)은 리셋들 사이에서 단지 한번만 이들의 데이터 출력들을 반전시킬 수 있기 때문에, 플립-플롭들(926)의 데이터 출력들은 시간(t7)에 검출 기간 끝에서 리셋될 때까지 이들 상태들에 유지된다. 따라서, 레벨 검출 유닛들(121, 122)은 전압 레벨(VIN)이 시간(t3)에서 다시 한번 기준 전압(Vref2) 미만으로 떨어질 때와 같이, 검출 기간의 남은 부분에서 전압 레벨(VIN)에 어떠한 후속되는 변화에도 관계없이 이들의 트리거링된 상태들을 유지한다. 레벨 검출 유닛들(121, 122)의 플립-플롭들(926)의 주 데이터 출력들의 반전의 결과로서, 레벨 검출 유닛들(121, 122)의 인에이블링 신호들은 디어서트되고, 그럼으로써 검출 기간의 끝 근방에 시간(t6)에서 인에이블 신호(114)가 다시 어서트될 때까지 레벨 검출 유닛들(121, 122)의 비교기들(924)을 디스에이블한다.
시간(t4)에서, 전압 레벨(VIN)은 기준 전압(VrefN) 이상으로 증가한다. 이에 응답하여, 레벨 검출 유닛(123)은 이의 주 및 상보 데이터 출력들을 반전시키고 레벨 검출 유닛(123)의 비교기(924)를 위에 기술된 방식으로 디스에이블시킨다. 이 구성에서, 레벨 검출 유닛(123)은 전압 레벨(VIN)이 시간(t5)에서 기준 전압(VrefN) 미만으로 떨어질 때와 같이, 전압 레벨(VIN)과 기준 전압(VrefN) 간에 관계에 변화에 관계없이 주 및 상보 데이터 출력들의 상태들을 변경하지 않는다.
시간(t7)에서, 검출 기간은 상태 "
Figure pct00050
R"로부터 상태 "R" (예를 들면, 논리 "0"에서 논리 "1"으로)로 리셋 신호(112)의 천이에 의해 시그널링되었을 때, 종료한다. 검출 기간의 끝에 가까운 시간에서, 레벨 검출 유닛들(121 ~ 123) 각각의 데이터 출력의 상태는 검출 기간에 대한 한 세트의 디지털 출력 값들을 결정하기 위해 래치되거나, 아니면 확인되고 이로부터 아날로그 입력 신호(101)의 최대 전압 레벨을 식별하는 디지털 코드 값(COUT)이 결정된다. 도 10의 예에서, 레벨 검출 유닛들(121 ~ 123) 각각의 상보 데이터 출력들은 디지털 코드 값(103)(COUT)에 대한 값 [111]을 저장하기 위해 래치되는데, 이것은 검출 기간 동안 아날로그 입력 신호(101)의 최대 전압 레벨을 나타낸다. 차트(1000)에 의해 예시된 프로세스는 시간 t7에 리셋 모드 후에 발생하는 다음 검출 기간동안 반복될 수 있다. 또한, 시간 t7 전에 시간 t6에서, 인에이블 신호(114)는 다음 검출 기간의 시작에서 비교기들(924)이 완전하게 동작하는 것을 보증할 수 있게 하기 위해서 다음 검출 기간의 시작 전에 디스에이블된 비교기들(924)의 파워 업을 개시하기 위해 어서트될 수 있다.
도 11 및 도 12는 복수의 LED 스트링들을 구비한 발광 다이오드(LED) 시스템에서 동적 파워 관리를 위한 피크 검출/디지털화 회로(100)의 구현예를 도시한 것이다. "LED 스트링"이라는 용어는, 여기에서 사용되는 바와 같이, 직렬로 연결된 하나 이상의 LED들의 그룹화를 지칭한다. LED 스트링의 "헤드 엔드"는 구동 전압/전류를 수신하는 LED 스트링의 단부 또는 부분이며, LED 스트링의 "테일 엔드(tail end)"는 LED 스트링의 대향 단부 또는 부분이다. "테일 전압(tail voltage)"이라는 용어는, 여기에서 사용되는 바와 같이, LED 스트링의 테일 엔드에 전압 또는 이의 표현(예를 들면, 전압-분할 표현, 증폭된 표현, 등)을 지칭한다. "LED 스트링들의 서브세트"라는 용어는 하나 이상의 LED 스트링들을 지칭한다.
도 11은 본 발명의 적어도 하나의 실시예에 따른 동적 파워 관리를 구비한 LED 시스템(1100)을 도시한 것이다. 도시된 예에서, LED 시스템(1100)은 LED 패널(1102) 및 LED 드라이버(1104)를 포함한다. LED 패널(1102)은 복수의 LED 스트링들(예를 들면, LED 스트링들(1105, 1106, 1107, 1108))을 포함한다. 각각의 LED 스트링은 직렬로 접속된 하나 이상의 LED들(1109)을 포함한다. LED들(1109)은, 예를 들면, 백색 LED들, 적색, 녹색, 청색(RGB) LED들, 유기 LED들(OLED들), 등을 포함할 수 있다. 각각의 LED 스트링은 전압 버스(1110)(예를 들면, 도전성 트레이스, 와이어, 등)을 통해 LED 드라이버(1104)의 전압원(1112)으로부터 LED 스트링의 헤드 엔드에서 수신된 조절가능 전압(VOUT)에 의해 구동된다. 도 11의 실시예에서, 전압원(1112)은 공급된 입력 전압을 사용하여 출력 전압(VOUT)을 구동하도록 구성된 부스트 변환기(boost converter)로서 구현된다.
LED 드라이버(1104)은 LED 스트링들(1105 ~ 1108)의 테일 엔드들에 테일 전압들에 기초하여 전압원(1112)을 제어하도록 구성된 피드백 제어기(1114)를 포함한다. 일 실시예에서, LED 드라이버(1104)는 LED 스트링들(1105 ~ 1108) 중 어느 것이 대응하는 PWM 사이클 동안 어떤 시간들에서 인에이블되어야 할지를 나타내는 디스플레이 데이터를 수신하고, LED 드라이버(1104)는 디스플레이 데이터에 기초하여 이들의 각각의 PWM 사이클들에서 적합한 시간들에서 LED 스트링들(1105 ~ 1108)을 전체적으로 또는 개별적으로 인에이블하도록 구성된다.
일 실시예에서, 피드백 제어기(1114)는 복수의 전류 레귤레이터들(예를 들면, 전류 레귤레이터들(1115, 1116, 1117, 1118), 코드 생성 모듈(1120)(아날로그 스트링 선택 모듈(1121) 및 네거티브 피크 검출/디지털화 회로(1122)를 포함한다), 코드 처리 모듈(1124), 제어 디지털-아날로그 변환기(DAC)(1126), 오차 증폭기(1128), 및 데이터/타이밍 제어기(1130)를 포함한다. 도 11의 예에서, 전류 레귤레이터(1115)는 인에이블되었을 때 고정된 전류(예를 들면, 30 mA) 또는 이에 가까운 전류로 LED 스트링(1105)을 통해 흐르는 전류(I1)를 유지하도록 구성된다. 마찬가지로, 전류 레귤레이터들(1116, 1117, 1118)은 인에이블되었을 때 고정된 전류 또는 이에 가까운 전류로, 각각, LED 스트링들(1106, 1107, 1108)을 통해 흐르는 전류들(I2, 13, I4)을 유지하도록 구성된다.
전류 레귤레이터는 전형적으로, 흔히 전류 레귤레이터의 전류 레귤레이션 프로세스에서 비롯되는 입력 전압에 변동을 수용하기 위해서 전류 레귤레이터의 입력이 비-제로 전압일 때 더 효과적으로 동작한다. 이 버퍼링 전압을 흔히 전류 레귤레이터의 "헤드룸"이라고 한다. 전류 레귤레이터들(1115 ~ 1118)이 각각 LED 스트링들(1105 ~ 1108)의 테일 엔드들에 연결되기 때문에, LED 스트링들(1105 ~ 1108)의 테일 전압들은 대응하는 전류 레귤레이터들(1115 ~ 1118)에서 가용한 헤드룸의 량들을 나타낸다. 그러나, 전류 레귤레이션 목적들을 위해 필요한 것을 초과한 헤드룸은 전류 레귤레이터에 의한 불필요한 파워 소비를 초래한다. 따라서, 여기에서 상세히 기술되는 바와 같이, LED 시스템(1100)은 활성 LED 스트링들의 최소 테일 전압을 미리 결정된 임계 전압, 또는 이 근방의 전압으로 유지하기 위해서 동적 헤드룸 제어를 제공하는 기술들을 채용하며, 이에 따라 전류 레귤레이터들(1115 ~ 1118)의 최저 헤드룸을 미리 결정된 임계 전압 또는 이 근방의 전압으로 유지한다. 임계 전압은 전류 레귤레이터들(1115 ~ 1118)에 의한 적합한 전류 레귤레이션을 허용하는데 충분한 헤드룸에 대한 필요성과 전류 레귤레이터들(1115 ~ 1118)에서 과잉의 헤드룸을 감소시킴으로써 감소된 파워 소비의 잇점 간에 결정된 균형을 나타낼 수 있다.
데이터/타이밍 제어기(1130)는 디스플레이 데이터를 수신하고, 디스플레이 데이터에 의해 표현된 타이밍 및 인에이블 정보에 기초하여 LED 드라이버(1104)의 다른 성분들에 제어 신호들을 제공하도록 구성된다. 예를 들면, 데이터/타이밍 제어기(1130)는 LED 스트링들(1105 ~ 1108)의 각각의 PWM 사이클들의 대응하는 부분들 동안 이들 중 어느 것을 인에이블할 것인지 제어하기 위해 전류 제어 레귤레이터들(1115 ~ 1118)에게 제어 신호들(도시되지 않음)을 제공할 수 있다. 또한, 데이터/타이밍 제어기(1130)는 네거티브 피크 검출/디지털화 회로(1122), 코드 처리 모듈(1124), 및 제어 DAC(1126)에 이들 성분들의 동작 및 타이밍을 제어하기 위해 이들에게, 이를테면 검출 기간들의 시작 및 끝을 시그널링하는 것과 같이, 제어 신호들을 제공한다. 데이터/타이밍 제어기(1130)는 하드웨어, 하나 이상의 프로세서들에 의해 실행되는 소프트웨어, 또는 이들의 조합에 의해 구현될 수 있다. 예를 들면, 데이터/타이밍 제어기(1130)는 논리-기반 하드웨어 상태 머신으로서 구현될 수 있다.
아날로그 스트링 선택 모듈(1121)은 각각 LED 스트링들(1105 ~ 1108)의 테일 전압들(VT1, VT2, VT3, VT4)을 수신하기 위해 LED 스트링들(1105 ~ 1108)의 테일 엔드들에 결합된 복수의 테일 입력들, 및 검출 기간 동안 임의의 주어진 지점에서 LED 스트링들(1105 ~ 1108)의 최소 테일 전압(VTmin)을 나타내는 아날로그 신호(1132)를 제공하기 위한 출력을 포함한다. 일 실시예에서, 아날로그 스트링 선택 모듈(1121)은 LED 스트링들(1105 ~ 1108)의 테일 엔드들에 접속된 복수의 입력들 및 아날로그 신호(1132)을 제공하는 출력을 구비한 다이오드-OR 회로로서 구현된다.
네거티브 피크 검출/디지털화 회로(1122)는 데이터/타이밍 제어기(1132)에 의해 시그널링된 검출 기간 동안 아날로그 신호(1132)의 최소 전압 레벨을 검출하고(및 따라서 검출 기간 동안 검출 최소 테일 전압을 검출하고), 검출 기간 동안 아날로그 신호(1132)의 검출된 최소 전압(또는 네거티브 피크 전압)을 나타내는 디지털 코드 값(COUT)을 제공하도록 구성된다. 일 실시예에서, 네거티브 피크 검출/디지털화 회로(1122)는 도 1 ~ 도 4, 도 7 및 도 8에 관련하여 위에 기술된 피크 검출/디지털화 회로(100)의 네거티브 피크 검출 구현에 따라 구현된다.
코드 처리 모듈(1124)은 검출 기간 동안 코드 값(COUT)을 수신하는 입력, 및 코드 값(COUT)에, 그리고 이전 검출 기간으로부터(Creg)에 대한 이전의 값 및 초기화 값 중 어느 하나에 기초하여 코드 값(Creg)을 제공하는 출력을 포함한다. 코드 값(COUT)은 모든 LED 스트링들(1105 ~ 1108)에 대해 검출 기간(예를 들면, PWM 사이클, 디스플레이 프레임 기간, 등) 동안 발생한 최소 테일 전압을 나타내기 때문에, 일 실시예에서, 코드 처리 모듈(1124)은 코드 값(COUT)을 임계 코드 값(Cthresh)과 비교하고, 비교에 기초하여 코드 값(Creg)을 발생한다. 코드 처리 모듈(1124)은 하드웨어, 하나 이상의 프로세서들에 의해 실행되는 소프트웨어, 또는 이들의 조합으로서 구현될 수 있다. 예를 들면, 코드 처리 모듈(1124)은 논리-기반 하드웨어 상태 머신, 프로세서에 의해 실행되는 소프트웨어, 등으로서 구현될 수 있다.
제어 DAC(1126)은 코드 값(Creg)을 수신하는 입력, 및 코드 값(Creg)을 나타내는 레귤레이션 전압(Vreg)을 제공하는 출력을 포함한다. 레귤레이션 전압(Vreg)은 오차 증폭기(1128)에 제공된다. 또한, 오차 증폭기(1128)는 출력 전압(VOUT)을 나타내는 피드백 전압(Vfb)을 수신한다. 예시된 실시예에서, 출력 전압(VOUT)으로부터 전압(Vfb)을 생성하기 위해 전압 분할기(1140)가 사용된다. 오차 증폭기(1128)는 전압(Vfb) 및 전압(Vreg)을 비교하고 이 비교에 기초하여 신호(ADJ)를 구성한다. 전압원(1112)은 신호(ADJ)를 수신하고 신호(ADJ)의 크기에 기초하여 출력 전압(VOUT)을 조절한다.
각각의 LED 스트링의 LED들(1109)의 순방향-전압 바이어스들에 정적인 변동들 및 LED들(1109)의 온/오프 사이클링에 기인한 동적 변동들에 기인하여 LED 스트링들(1105 ~ 1108) 각각에 걸리는 전압 강하들 간에 상당한 변동이 있을 수 있다. 따라서, LED 스트링들(1105 ~ 1108)을 적합하게 동작시키는데 필요한 바이어스 전압들에 상당한 변동이 있을 수 있다. 그러나, 최소 전압 강하는 종래의 LED 드라이버들에서 취급될 때 최소 전압 강하에 대해 필요한 것보다 상당히 높은 고정된 출력 전압(VOUT)을 구동하기 보다는, 도 11에 도시된 LED 드라이버(1104)는 LED 스트링들(1105 ~ 1108)에 걸리는 전압 강하에 변동이 있을 때 LED 드라이버(1104)의 파워 소비를 감소 또는 최소화하기 위해 출력 전압(VOUT)이 조절될 수 있게 하는 피드백 메커니즘을 이용한다. 용이한 설명을 위해서, 이 메커니즘의 피드백 기간은 출력 전압(VOUT)을 조절하기 위해 PWM 사이클마다의 맥락에서 기술된다. 그러나, 본 발명의 범위 내에서 이 피드백 메커니즘을 위해 다양한 기간들 중 어느 하나가 사용될 수도 있다. 예를 들면, 피드백 기간은 PWM 사이클의 한 부분, 복수의 PWM 사이클들, 어떤 수의 클럭 사이클들, 인터럽트들 사이의 기간, 비디오 프레임과 같은 비디오 디스플레이에 관계된 기간, 등을 포함할 수도 있을 것이다.
도 12는 도 11의 LED 시스템(1100)에서 LED 드라이버(1104)의 코드 생성 모듈(1120)의 대안적 구현예를 도시한 것이다. 도 11에 기술된 바와 같은 복수의 LED 스트링들을 위한 단일 네거티브 피크 검출/디지털화 회로를 이용하기보다는, 도 12의 도시된 구현예는 각각의 LED 스트링에 대한 네거티브 피크 검출/디지털화 회로를 이용한다. 따라서, 코드 생성 모듈(1120)은 복수의 네거티브 피크 검출/디지털화 회로들(예를 들면, 네거티브 피크 검출/디지털화 회로들(1205 ~ 1208)) 및 디지털 최소 검출 모듈(1210)을 포함한다. 네거티브 피크 검출/디지털화 회로(1205)는 도 1 내지 도 4, 도 7 및 도 8에 관련하여 위에 기술된 피크 검출/디지털화 회로(100)의 네거티브 피크 검출/디지털화 구현에 관련하여 위에 기술된 방식으로, LED 스트링(1105)의 테일 엔드에 결합된 입력, 및 검출 기간(예를 들면, PWM 사이클 또는 디스플레이 프레임)동안 LED 스트링(1105)의 테일 엔드의 최소 전압을 나타내는 코드 값(C1)을 제공하는 출력을 포함한다. 네거티브 피크 검출/디지털화 회로들(1206 ~ 1208)은 유사하게 검출 기간 동안 각각 코드 값들(C2, C3, C4)의 발생을 위해 LED 스트링들(1106 ~ 1108)에 관하여 구성된다. 검출 기간의 끝에서, 디지털 최소 선택 모듈(1210)은 코드 값들(C1, C2, C3, C4) 중 가장 작은 값을 식별하고, 이 최저 코드 값을 위에 기술된 바와 같이 코드 처리 모듈(1124)에 의한 처리를 위한 코드 값(COUT)으로서 포워딩한다.
여기에서 사용되는 바와 같이, "또 다른"이라는 용어는 적어도 제 2 또는 그 이상으로서 정의된다. 여기에서 사용되는 바와 같이, "포함하다", "구비하다"라는 용어는, 포함하다로서 정의된다. 전기-광학 기술에 관련하여 여기에서 사용되는 바와 같이, "결합된"이라는 용어는, 접속되는 것으로서 정의되나, 반드시 직접적인 것은 아니며 반드시 기계적인 것도 아니다.
본 발명의 다른 실시예들, 용도들, 및 잇점들은 여기에 개시된 발명의 명세서 및 실시의 고찰로부터 당업자들에게 명백하게 될 것이다. 명세서 및 도면들은 단지 예시적인 것으로서 고찰되어야 하고 따라서 본 발명의 범위는 다음 청구항들 및 이들의 등가물에 의해서만 한정된다.

Claims (20)

  1. 입력 신호를 수신하기 위한 신호 입력;
    복수-비트 디지털 값을 제공하기 위한 디지털 출력;
    복수의 레벨 검출 유닛들을 포함하는 회로로서, 각각의 레벨 검출 유닛은:
    상기 입력 신호를 수신하는 제 1 입력, 복수의 기준 전압들 중 대응하는 기준 전압을 수신하는 제 2 입력, 상기 입력 신호와 상기 대응하는 기준 전압의 비교에 기초하여 비교기 신호를 구성하는 출력, 및 로컬 인에이블 신호를 수신하는 인에이블 입력을 포함하는 비교기;
    미리 결정된 제 1 데이터 상태에 고정된 데이터 입력, 상기 비교기의 상기 출력에 결합된 클럭 입력, 리셋 신호를 수신하는 리셋 입력, 및 제 1 데이터 신호를 제공하는 제 1 데이터 출력를 포함하는 플립-플롭으로서, 상기 플립-플롭은:
    제 1 리셋 상태를 갖는 상기 리셋 신호에 응답하여, 상기 제 1 데이터 신호를 상기 제 1 데이터 상태의 상보(complement)인 제 2 데이터 상태로 구성하고,
    상기 리셋 신호가 제 2 리셋 상태를 갖는 동안 제 1 비교기 상태를 갖는 상기 비교기 신호에 응답하여, 상기 제 1 데이터 신호를 상기 제 1 데이터 상태로 구성하고, 상기 리셋 신호가 상기 제 1 리셋 상태로 재구성될 때까지 상기 제 1 데이터 신호를 상기 제 1 데이터 상태에 유지하도록 구성하고,
    상기 리셋 신호가 상기 제 2 리셋 상태를 갖는 동안 제 2 비교기 상태를 갖는 상기 비교기 신호에 응답하여, 상기 리셋 신호가 상기 제 1 리셋 상태로 재구성될 때까지 상기 제 1 데이터 신호의 현 데이터 상태를 유지하는, 상기 플립-플롭; 및
    상기 로컬 인에이블 신호가 적어도 부분적으로 상기 제 1 데이터 신호에 기초하여 상기 비교기를 선택적으로 디스에이블하도록 구성하는 인에이블 회로를 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 인에이블 회로는 전역적 인에이블 신호(global enable signal)에 또한 기초하여 상기 로컬 인에이블 신호를 구성하는, 회로.
  3. 제 2 항에 있어서,
    상기 인에이블 회로는 상기 제 1 데이터 신호에 기초하여 신호를 수신하는 제 1 입력, 전역적 인에이블 신호를 수신하는 제 2 입력, 및 상기 로컬 인에이블 신호를 제공하는 출력을 포함하는 OR 논리 게이트를 포함하는, 회로.
  4. 제 2 항에 있어서,
    기준 제어 신호에 기초하여 상기 리셋 신호 및 상기 전역적 인에이블 신호를 구성하는 제어기를 추가로 포함하는, 회로.
  5. 제 4 항에 있어서,
    상기 제어기는 상기 리셋 신호를 상기 제 1 리셋 상태로 구성하기에 앞서 상기 전역적 인에이블 신호를 제 1 인에이블 상태로 구성하며, 상기 리셋 신호를 상기 제 2 리셋 상태로 구성함과 동시에 또는 그 후에 상기 전역적 인에이블 신호를 제 2 인에이블 상태로 구성하는, 회로.
  6. 제 1 항에 있어서,
    상기 플립-플롭은 제 2 데이터 신호를 제공하는 제 2 데이터 출력을 추가로 포함하고, 상기 제 1 데이터 신호 및 상기 제 2 데이터 신호는 상보 데이터 신호들을 포함하는, 회로.
  7. 제 1 항에 있어서,
    상기 비교기는 상기 대응하는 기준 전압보다 낮은 전압을 갖는 상기 입력 신호에 응답하여 상기 비교기 신호를 상기 제 1 비교기 상태로 구성하고, 상기 대응하는 기준 전압보다 낮지 않은 전압을 갖는 상기 입력 신호에 응답하여 상기 비교기 신호를 상기 제 2 비교기 상태로 구성하는, 회로.
  8. 제 1 항에 있어서,
    상기 비교기는 상기 대응하는 기준 전압보다 높은 전압을 갖는 상기 입력 신호에 응답하여 상기 비교기 신호를 상기 제 1 비교기 상태로 구성하고, 상기 대응하는 기준 전압보다 높지 않은 전압을 갖는 상기 입력 신호에 응답하여 상기 비교기 신호를 상기 제 2 비교기 상태로 구성하는, 회로.
  9. 제 1 항에 있어서,
    복수의 LED 스트링들의 각각의 발광 다이오드(LED) 스트링의 헤드 엔드에 출력 전압을 제공하도록 구성된 출력;
    각각의 테일 입력이 상기 복수의 LED 스트링들 중 대응하는 LED 스트링의 테일 엔드에 결합하도록 구성된, 복수의 테일 입력들; 및
    상기 복수의 테일 입력들에 결합된 피드백 제어기를 추가로 포함하고,
    상기 입력 신호는 상기 복수의 LED 스트링들의 최소 테일 전압을 포함하고,
    상기 복수-비트 디지털 값은 제 1 기간 동안 상기 입력 신호의 최소 전압을 나타내는 디지털 코드 값을 포함하고,
    상기 피드백 제어기는 상기 출력 전압 및 상기 디지털 코드 값에 기초하여 제 1 기간에 이은 제 2 기간 동안 상기 출력 전압을 조절하도록 구성된, 회로.
  10. 각각의 레벨 검출 유닛이 비교기 및 플립-플롭을 포함하는 복수의 레벨 검출 유닛들을 포함하는 피크 검출/디지털화 회로를 제공하는 단계;
    입력 신호를 수신하는 단계;
    검출 기간 동안, 각각의 레벨 검출 유닛에 대하여:
    상기 검출 기간의 시작에 응답하여 상기 레벨 검출 유닛의 상기 플립-플롭의 데이터 출력 신호를 제 1 데이터 상태로 구성하고,
    상기 제 1 데이터 상태를 갖는 상기 데이터 출력 신호에 응답하여 상기 비교기를 인에이블하고,
    제 2 데이터 상태를 갖는 상기 데이터 출력 신호에 응답하여 상기 비교기를 디스에이블하고,
    상기 검출 기간 동안 상기 레벨 검출 유닛의 상기 비교기가 인에이블되는 동안, 상기 비교기에서 상기 입력 신호를 복수의 기준 전압들 중 대응하는 기준 전압에 비교한 것에 응답하여 상기 플립-플롭의 상기 데이터 출력 신호를 구성하는 단계; 및
    상기 검출 기간 동안 상기 입력 신호의 피크 전압 레벨를 나타내는 복수-비트 디지털 값을 결정하기 위해 상기 검출 기간의 끝에서 상기 레벨 검출 유닛들의 상기 플립-플롭들의 상기 데이터 출력 신호들을 래치하는 단계를 포함하는, 방법.
  11. 제 10 항에 있어서,
    상기 입력 신호를 상기 대응하는 기준 전압에 비교한 것에 응답하여 상기 플립-플롭의 상기 데이터 출력 신호를 구성하는 단계는:
    상기 입력 신호의 전압이 상기 대응하는 기준 전압보다 높은 것을 나타내는 상기 비교에 응답하여 상기 플립-플롭의 상기 데이터 출력 신호를 상기 제 1 데이터 상태로 구성하는 단계; 및
    상기 입력 신호의 전압이 상기 대응하는 기준 전압보다 높지 않은 것을 나타내는 상기 비교에 응답하여 상기 플립-플롭의 상기 데이터 출력 신호를 상기 제 2 데이터 상태로 구성하는 단계를 포함하는, 방법.
  12. 제 10 항에 있어서,
    상기 입력 신호를 상기 대응하는 기준 전압에 비교한 것에 응답하여 상기 플립-플롭의 상기 데이터 출력 신호를 구성하는 단계는:
    상기 입력 신호의 전압이 상기 대응하는 기준 전압보다 낮은 것을 나타내는 상기 비교에 응답하여 상기 플립-플롭의 상기 데이터 출력 신호를 상기 제 1 데이터 상태로 구성하는 단계; 및
    상기 입력 신호의 전압이 상기 대응하는 기준 전압보다 낮지 않은 것을 나타내는 상기 비교에 응답하여 상기 플립-플롭의 상기 데이터 출력 신호를 상기 제 2 데이터 상태로 구성하는 단계를 포함하는, 방법.
  13. 제 10 항에 있어서,
    각각의 레벨 검출 유닛에 대해서:
    제 1 인에이블 상태를 갖는 전역적 인에이블 신호에 응답하여 상기 레벨 검출 유닛의 상기 비교기를 인에이블하는 단계를 추가로 포함하고,
    상기 비교기를 디스에이블하는 것은 상기 제 2 데이터 출력 상태를 갖는 상기 데이터 출력 신호 및 제 2 인에이블 상태를 갖는 상기 전역적 인이에블 신호 둘 모두에 응답하여 상기 비교기를 디스에이블하는 것을 포함하는, 방법.
  14. 제 13 항에 있어서,
    상기 검출 기간의 시작과 동시에 상기 전역적 인에이블 신호를 상기 제 2 인에이블 상태로 구성하는 단계; 및
    상기 검출 기간의 시작에 앞서 상기 전역적 인에이블 신호를 상기 제 1 인에이블 상태로 구성하는 단계를 추가로 포함하는, 방법.
  15. 제 10 항에 있어서,
    복수의 LED 스트링들의 각각의 발광 다이오드(LED) 스트링의 헤드 엔드에 출력 전압을 제공하는 단계로서, 상기 입력 신호는 상기 복수의 LED 스트링들의 최소 테일 전압을 포함하며, 상기 복수-비트 디지털 값은 상기 검출 기간 동안 상기 복수의 LED 스트링들의 최소 테일 전압을 나타내는, 상기 출력 전압 제공 단계; 및
    상기 복수-비트 디지털 값에 기초하여 상기 검출 기간에 이은 또 다른 기간동안 상기 출력 전압을 조정하는 단계를 추가로 포함하는, 방법.
  16. 복수의 LED 스트링들의 각각의 발광 다이오드(LED) 스트링의 헤드 엔드에 출력 전압을 제공하도록 구성된 출력;
    각각의 테일 입력은 상기 복수의 LED 스트링들 중 대응하는 LED 스트링의 테일 엔드에 결합하도록 구성되는, 복수의 테일 입력들; 및
    상기 복수의 테일 입력들에 결합되고, 제 1 기간 동안 상기 복수의 LED 스트링들 중 적어도 하나의 스트링의 최소 테일 전압을 나타내는 디지털 코드 값을 결정하도록 구성된 피크 검출/디지털화 회로; 및 상기 출력 전압 및 상기 디지털 코드 값에 기초하여 상기 제 1 기간에 후속하는 제 2 기간 동안 상기 출력 전압을 조정하도록 구성된 피드백 제어기를 포함하는, 상기 피드백 제어기를 포함하며,
    상기 피크 검출/디지털화 회로는:
    상기 최소 테일 전압을 수신하기 위한 신호 입력;
    상기 디지털 코드 값을 제공하기 위한 디지털 출력;
    복수의 레벨 검출 유닛들로서, 각각의 레벨 검출 유닛은:
    상기 아날로그 신호를 수신하는 제 1 입력, 복수의 기준 전압들 중 대응하는 기준 전압을 수신하는 제 2 입력, 상기 아날로그 신호와 상기 대응하는 기준 전압의 비교에 기초하여 비교기 신호를 구성하는 출력, 및 로컬 인에이블 신호를 수신하는 인에이블 입력을 포함하는, 비교기를 포함하는, 상기 복수의 레벨 검출 유닛들;
    미리 결정된 제 1 데이터 상태에 고정된 데이터 입력, 상기 비교기의 상기 출력에 결합된 클럭 입력, 상기 제 1 기간 및 상기 제 2 기간의 타이밍을 나타내는 리셋 신호를 수신하는 리셋 입력, 및 제 1 데이터 신호를 제공하는 제 1 데이터 출력을 포함하는 플립-플롭으로서, 제 1 리셋 상태를 갖는 상기 리셋 신호에 응답하여, 상기 제 1 데이터 상태의 상보인 제 2 데이터 상태로 상기 제 1 데이터 신호를 구성하고, 상기 리셋 신호가 제 2 리셋 상태를 갖는 동안 제 1 비교기 상태를 갖는 상기 비교기 신호에 응답하여, 상기 제 1 데이터 신호를 상기 제 1 데이터 상태로 구성하고, 상기 리셋 신호가 상기 제 1 리셋 상태로 재구성될 때까지 상기 제 1 데이터 신호를 상기 제 1 데이터 상태에 유지하고, 상기 리셋 신호가 상기 제 2 리셋 상태를 갖는 동안 제 2 비교기 상태를 갖는 상기 비교기 신호에 응답하여, 상기 리셋 신호가 상기 제 1 리셋 상태로 재구성될 때까지 상기 제 1 데이터 신호의 현 데이터 상태를 유지하는, 상기 플립-플롭; 및
    적어도 부분적으로 상기 제 1 데이터 신호에 기초하여 상기 비교기를 선택적으로 디스에이블하도록 상기 로컬 인에이블 신호를 구성하는 인에이블 회로를 포함하는, 회로.
  17. 제 16 항에 있어서,
    상기 비교기는 상기 대응하는 기준 전압보다 낮은 전압을 갖는 상기 입력 신호에 응답하여 상기 비교기 신호를 상기 제 1 비교기 상태로 구성하고, 상기 대응하는 기준 전압보다 낮지 않은 전압을 갖는 상기 입력 신호에 응답하여 상기 비교기 신호를 상기 제 2 비교기 상태로 구성하는, LED 드라이버.
  18. 제 16 항에 있어서,
    상기 인에이블 회로는 전역적 인에이블 신호에 또한 기초하여 상기 로컬 인에이블 신호를 구성하는 것인, LED 드라이버.
  19. 제 18 항에 있어서,
    상기 LED 드라이버는 상기 리셋 신호를 상기 제 1 리셋 상태로 구성하기에 앞서 상기 전역적 인에이블 신호를 제 1 인에이블 상태로 구성하고, 상기 리셋 신호를 상기 제 2 리셋 상태로 구성함과 동시에 또는 그 후에 상기 전역적 인에이블 신호를 제 2 인에이블 상태로 구성하는 것인, LED 드라이버.
  20. 제 16 항에 있어서,
    상기 제 1 기간 동안 상기 복수의 LED 스트링들의 상기 테일 전압들의 상기 최소 테일 전압을 상기 신호 입력에 제공하도록 구성된 최소 선택 모듈을 추가로 포함하는, LED 드라이버.
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