KR20120009385A - 태그 캐시 메모리의 패리티 선-검사 기법 - Google Patents

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Abstract

본 발명의 따른 메모리 장치는 태그 캐시 메모리 어레이; 주소를 받고, 주소의 모든 비트로부터 계산되는 선-패리티 비트를 계산하고 출력하는 선-패리티부를 포함한다. 비교기는 주소로 태그 캐시 메모리 어레이로부터 읽어들인 태그를 비교하고, 읽기_성공 비트를 출력하는 것으로 구성된다. 읽기-성공 비트는 태그와 주소가 동일할 때 참이고, 태그와 주소가 동일하지 않을 때 거짓이다. 메모리 장치는 선-패리티 비트, 읽기-성공 비트 및 태그 캐시 메모리 어레이로부터의 패리티 비트를 수신하여 연산들을 수행하고, 읽기-패리티 비트를 출력하는 단순 패리티 검사부를 더 포함한다.

Description

태그 캐시 메모리의 패리티 선-검사 기법{Parity Look-Ahead Scheme for Tag Cache Memory}
본 발명은 집적 회로에 관련된 것으로서, 보다 상세하게는 태그 캐시 메모리의 패리티를 검사를 위한 패리티 선-검사 기법에 관한 것이다.
캐시 메모리는 데이터를 저장하는 것으로 성능을 향상시키는데 이용되는 소자로서, 상기 데이터에 대한 미래의 요청들은 더 빠르게 제공될 수 있다. 캐시 메모리에 저장된 데이터는 먼저 계산된 값들 또는 다른 곳에 저장된 원본 값들의 중복값들일 수 있다. 요청된 데이터가 캐시에 저장된 경우(캐시 성공(cache hit)라 함), 상기 요청은 캐시 메모리로부터 단순히 읽어내는 것으로 제공될 수 있으며, 상대적으로 더 빠르다. 반대로, 요청된 데이터가 캐시에 저장되지 않은 경우(캐시 실패(cache miss)라 함), 데이터는 재계산되거나 또는 메인 메모리 같은 원본 저장소로부터 읽어와야만 하고, 상대적으로 느려진다. 따라서, 많은 요청들이 캐시로부터 제공받을수록, 전체적 시스템 성능이 향상된다.
캐시 접근의 정확성을 보장하고자, 캐시 주소는 오염되지 않았음을 보장하기 위하여 캐시 주소는 검증되어야만 한다. 캐시 메모리는 데이터 캐시 메모리와 태그 캐시 메모리를 포함하며, 여기서 데이터 캐시 메모리에 저장되어 캐시된 데이터의 주소들은 태그 캐시 메모리에 저장되고, 태그 캐시 메모리는 주소들을 저장한다. 따라서, 캐시 데이터로 접근하는 요청이 생성되면, 요청 속에 있는 주소는 당해 주소와 태그 캐시 메모리에 저장된 데이터(태그라 함)를 비교함으로써 검증되어야 할 것이다. 도 1은 태그의 검증을 위한 종래 회로의 블록도를 도시한다. 태그 캐시 메모리 어레이(100)는 태그들을 저장하고, 태그들은 캐시된 데이터의 주소들이다. 각각의 태그들에 있어서, 예를 들어, 태그 태그[23:0]일 경우, 태그 태그[23:0]의 패리티 비트 또한 저장된다. 태그 검증에 있어서, 파이_주소[23:0]으로 표기된 주소가 제공되며, 이 주소는 중앙 처리 장치(CPU)의 명령에서 이용될 수 있다. 비교기(102)는 읽기-성공(읽기_성공) 비트를 생성하는데 주소 파이_주소[23:0]과 태그 태그[23:0]를 비트 단위로 비교한다. 주소 파이_주소[23:0]이 태그 태그[23:0]과 일치하면, 읽기-성공 비트는 참이다. 반대로, 일치하지 않으면 거짓이 된다.
읽기-성공 비트는 패리티 검사부(104)로 제공되어 읽기-패리티(읽기_패리티) 비트를 생성하며, 읽기-패리티 비트는 태그 태그[23:0]과 주소 파이_주소[23:0]의 패리티들이 저장될 당시의 태그 태그[23:0]의 패리티와 같은지를 나타낸다. 읽기_패리티 비트는 태그[23]＾태그[22]＾.....＾태그[1]＾태그[0]＾패리티의 연산으로 계산될 수 있으며, 여기서 태그[0]부터 태그[23]까지의 값들은 태그 태그[23:0]의 비트들이며, 그리고 비트 "패리티"는 태그 태그[23]의 패리티 비트이며, 이 패리티 비트는 태그 캐시 메모리 어레이(100)로부터 읽혀진다. 기호 "＾"는 배타적-OR 연산자를 나타낸다. 패리티-검사부(104) 또한 태그 캐시 메모리 어레이(100)로부터 유효 비트를 수신하는데, 여기서 유효 비트는 태그들이 유효 여부를 표시하고, 유효 비트가 참이면 생성된 읽기_성공 비트와 읽기_패리티 비트가 출력된다. 반대로, 거짓이면 읽기_패리티 비트가 거짓으로 설정된다.
태그 검증을 위한 시간은 캐시 메모리의 성능에 중요하다. 상기 시간은 태그 태그[23:0], 패리티 비트 및 유효 비트를 태그 캐시 메모리 어레이(100)로부터 읽어들이는데 300 피코-초(ps : pico seconds)까지 걸리는 것으로 측정되었다. 패리티 검사부(104)는 태그 태그[23:0], 유효 비트, 읽기_성공 비트 및 패리티 비트를 처리하는데 200 ps까지 걸린다. 비교기(102)는 읽기_성공 비트를 생성하는데 125 ps까지 걸리고, 읽기_성공 비트 및 패리티 비트의 "AND" 연산에 20ps 걸린다. 따라서, 태그 검증의 총 시간은 300 + 200 + 20 = 520 ps 걸린다. 비교기(102)에 의해 걸린 125 ps는 패리티 검사부(104)(200 ps)에 의해 사용된 동시간대이므로 고려치 않았다.
본 발명은 상기와 같은 종래 기술의 인식 하에 창출된 것으로서, 주소와 캐시 메모리의 태그의 유효성 검사를 통하여 캐시 접근 속도를 향상시키는 캐시 메모리 장치 및 메모리 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, 메모리 장치는 태그 캐시 메모리 어레이; 주소를 받고, 주소의 모든 비트로부터 계산되는 선-패리티 비트를 계산하고 출력하는 선-패리티부를 포함한다. 비교기는 태그 캐시 메모리 어레이로부터 읽어들인 태그를 주소와 비교하고, 읽기-성공 비트를 출력하는 것으로 구성된다. 읽기_성공 비트는 태그와 주소가 동일할 때 참이고, 태그와 주소가 동일하지 않을 때 거짓이다. 메모리 장치는 선-패리티 비트, 읽기-성공 비트 및 태그 캐시 메모리 어레이로부터의 패리티 비트를 수신하여 연산들을 수행하고, 읽기-패리티 비트를 출력하는 단순 패리티 검사부를 더 포함한다.
기타 실시예들 또한 포함된다.
본 발명의 일 측면에 따르면, 주소를 이용하여 선-패리티 비트를 계산한 후 캐시 메모리로부터 읽혀진 태그의 유효성 여부를 검사함으로써 캐시 메모리의 접근 속도를 단축시킴으로써 시스템 성능을 향상시킨다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 후술한 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되지 않아야 한다.
도 1은 태그 검증을 위한 종래 회로의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 태그 검증 회로의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 단순 패리티 검사부의 입력 및 출력의 값을 나타내는 테이블을 도시한다.
도 4은 본 발명의 다른 기법에서 태그 검증을 위해 사용된 시간의 비교 그래프를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상에 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
태그 캐시 메모리에서 태그들을 검증하는 새로운 태그 검증 회로가 제시된다. 본 발명의 일 실시예에 따른 변형예와 연산이 소개된다. 다양한 관점들과 도시되는 실시예들에 걸쳐서, 대응하는 구성 요소를 나타내고자 적절한 참조 부호가 사용된다.
도 2는 본 발명의 일 실시예에 따른 태그 검증 회로의 블록 다이어그램을 도시한다. 태그 캐시 메모리 어레이(20)는 태그들을 저장하고, 상기 태그는 캐시된 데이터의 주소들이다. 본 발명에서, 태그는 태그[23:0]으로 표기하며, 0 비트부터 비트 23 비트까지의 범위를 갖는 24 비트로 구성되는 것을 말한다. 대안적 실시예들에 있어서, 태그들은 32 비트처럼 다른 비트 수를 가질 수 있다. 바람직한 태그 검증 프로세스에 있어서, 주소 파이_주소[23:0]이 제공된다. 주소 파이_주소[23:0]은 중앙 처리 장치(CPU)의 명령에서 사용되는 주소일 수 있다. 선-패리티 검사가 선-패리티 검사부(22)에 의하여 주소 파이_주소[23:0]에 대하여 수행되며, 이 검사는 주소 파이_주소[23:0]을 수신하는 입력(24)과 선-패리티 비트를 출력하는 출력(26)을 포함한다. 선-패리티 검사부(22)는 주소 파이_주소[23:0]의 모든 비트에 대하여 배타적-OR 연산을 수행할 수 있다. 선-패리티 비트의 연산은 파이_주소[23]＾파이_주소[22]＾.....＾파이_주소[1]＾태그[0]으로 표기될 수 있으며, 여기서 기호 "＾"는 배타적-OR 연산자이다.
태그 검증에 있어서, 태그 태그[23:0], 패리티 비트 및 유효 비트가 태그 캐시 메모리(20)로부터 읽혀지며, 이 읽기 연산은 클럭 clk의 엣지(edge)에 의해 개시된다. 선-패리티 검사는 클럭 엣지를 기다릴 필요없이 수행되고, 읽기 연산이 종료되기 전에 수행된다. 선-패리티 검사는 읽기 연산이 종료되기 전에 물론 종료되고, 충분한 셋업 시간이 비교기(30)와 단순 패리티 검사부(40)에 주어진다.
비교기(30)는 파이_주소[23:0]을 수신하는 입력(32)과, 태그 캐시 메모리 어레이(20)로부터 읽어들인 태그 태그[23:0]을 수신하는 입력(34)을 포함한다. 그러면 비교기(30)는 파이_주소[23:0]과 태그 태그[23:0]을 비트 단위로 비교하고, 읽기-성공(read_hit) 비트를 출력하며, 읽기 성공 비트는 주소 파이_주소[23:0]과 태그 태그[23:0]이 일치하면 1(참)이고, 일치하지 않을 경우 0(거짓)이다.
단순 패리티-검사부(40)는 읽기_성공 비트를 수신하는 입력(42), 선-패리티 검사부(22)에 의해 출력되는 선-패리티 비트를 수신하는 입력(44) 및 태그 캐시 메모리 어레이(20)로부터 읽어들인 패리티 비트와 유효 비트를 각각 수신하는 입력(46)과 입력(48)을 포함한다. 단순 패리티-검사부(40)는 또한 읽기 패리티(읽기_패리티) 비트를 출력하는 출력(50)을 포함한다. 단순 패리티-검사부(40)의 입력과 출력의 값들은 도 3에 도시되어 있다. 유효 비트가 0일 경우, 출력되는 읽기_성공 비트와 읽기_패리티 비트는 모두 태그 태그[23:0]의 값이 비유효함을 나타내는 0으로 설정됨을 알 수 있다. 유효 비트가 1이고, 읽기_성공 비트가 0일 경우, 파이_주소[23:0]과 태그 태그[23:0]이 일치하지 않음을 나타내며, 출력되는 읽기_패리티 비트는 항상 0으로 설정될 것이다. 유효 비트가 1이고, 읽기_성공 비트가 1일 경우, 파이_주소[23:0]과 태그 태그[23:0]이 일치함을 나타내며, 출력되는 읽기_패리티 비트는 선-패리티 비트와 패리티 비트의 배타적-OR 연산(선-패리티＾패리티)으로 설정된다.
"선-패리티＾패리티"의 결과가 0 또는 1이 되는 것은 각각의 패리티 검사가 짝수 패리티 검사 또는 홀수 패리티 검사인지에 달려있다. 예를 들면, 패리티 검사가 짝수 패리티-검사일 경우, "선-패리티＾패리티"의 0은 패리티 검사 결과가 맞았음을 나타내고, "선-패리티＾패리티"의 값 1은 패리티 검사 결과가 틀렸음을 나타낸다. 패리티 검사가 홀수 패리티-검사일 경우, "선-패리티＾패리티"의 1은 패리티 검사 결과가 맞았음을 나타내고, "선-패리티＾패리티"의 값 0은 패리티 검사 결과가 틀렸음을 나타낸다. 환언하면, 어떤 패리티 검사를 쓸것인지에 대한 설계가 이루어질 수 있다. 한편, "선-패리티＾패리티"를 검사하는 목적은 태그 태그[23:0]과 주소 파이_주소[23:0]의 패리티들이, 태그 태그[23:0]의 패리티와 같은지를 결정하는 것으로서, 상기 태그의 패리티는 태그 태그[23:0]가 저장될 때 태그 캐시 메모리(20)에 기록된 것이다.
바람직한 실시예에 있어서, 태그 검증에 요구되는 시간은 다음과 같이 측정될 수 있다. 선-패리티 검사는 200 pa까지 걸릴 수 있다. 반면에, 선-패리티 검사는 태그 태그[23:0], 패리티 비트 및 유효 비트를 읽기 위해 태그 캐시 메모리 어레이(2)로 액세스되는 시간과 동일 시간에 수행되고, 나아가 읽기 연산은 300 ps까지 걸릴 수 있기 때문에, 선-패리티 검사부(22)에 요구되는 시간은 고려치 않는다. 비교기(30)는 읽기_성공 비트를 생성하는데 125 ps까지 걸릴 수 있다. 단순 패리티-검사부(40)는 약 25 ps 가량 걸릴 수 있다. 따라서, 태그 검증을 위한 총 시간은 300 + 125 + 25 = 450 ps이다. 이것은 약 520 ps 가량 걸리는 종래 태그 검증 기법에서 소요되는 시간보다 짧다.
도 4는 본 발명의 일 실시예와 종래 기법에 의하여 요구되는 태그 검증 시간 사이의 비교를 도시하는 실험 결과를 도시한다. X축은 태그들의 총 비트 수를 가리키고, Y축은 태그 검증에 요구되는 시간을 가리키며, 여기서 시간은 읽기 연산(각각의 태그 캐시 메모리들로부터 읽음)이 종료된 시간으로부터 계수한다. 태그들이 24 비트일 경우, 태그 검증 시간은 약 (100-68.2) 퍼센트까지, 즉 31.8 퍼센트 단축됨을 알 수 있다. 태그들의 비트 수가 증가하면, 태그 검증의 시간은 훨씬 더 감소된다. 예를 들어, 태그들이 32 비트를 가질 경우, 태그 검증 시간은 약 (100-62.5) 퍼센트, 즉 37.5 퍼센트 단축될 수 있다.
본 발명의 실시예에 있어서, 태그 캐시 메모리로부터 읽기와 병행하여 선-패리티 검사를 수행함으로서, 태그 검증 시간이 단축된다. 나아가, 선-패리티 검사가 태그 캐시 메모리를 읽는 시간보다 짧게 걸리기 때문에, 비교기(30) 및 단순 패리티-검사부(40) 각각에 충분한 셋업 시간이 존재하며, 결국 비교기(30)와 단순 패리티-검사부(40)에 셋업 시간을 증가시킬 필요가 없다.
본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 첨부된 청구항들에 의해 정의된 사상과 실시예의 균등 범위를 벗어나지 않는 한도 내에서 다양한 변경물, 대체물 및 선택물이 생성될 수 있음을 알아야 한다. 더욱이, 본 발명의 기술 범위는 본 발명에 기재된 프로세스, 기계, 장치, 구성물, 수단, 방법 및 단계들로 제한하려는 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명에 포함된 실시예에 대응하는 동일 기능 또는 동일 결과를 수행하는 간행물, 프로세스, 기계, 장치, 구성물, 수단, 방법 또는 단계, 현존물 또는 개량물을 본 발명에 따라서 응용할 수 있다. 따라서, 본 발명의 청구항들은 프로세스, 기계, 장치, 구성물, 수단, 방법 또는 단계와 같은 기술 범주를 포함하는 것이다. 또한, 개별 청구항은 각각의 실시예를 구성하고, 다양한 청구항들의 조합과 실시예들은 본 발명의 기술 범위에 포함된다.

Claims (10)

  1. 태그 캐시 메모리 어레이;
    주소를 수신하고, 상기 주소의 모든 비트들로부터 계산된 선-패리티 비트를 계산하여 출력하는 선-패리티 검사부;
    주소로 태그 캐시 메모리 어레이로부터 읽은 태그를 비교하고, 태그와 주소가 일치할 경우 참이 되고 태그와 주소가 불일치할 경우 거짓이 되는 읽기-성공 비트를 출력하는 비교기; 및
    선-패리티 비트, 읽기-성공 비트 및 태그 캐시 메모리 어레이로부터 읽은 패리티 비트를 수신하여 연산들을 수행하고, 읽기-패리티 비트를 출력하는 단순 패리티-검사부
    를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 단순 패리티-검사부는,
    태그 캐시 메모리 어레이로부터 유효 비트를 수신하고, 유효 비트가 거짓이면 읽기-패리티 비트를 거짓으로 출력하고,
    유효 비트 및 읽기-성공 비트가 참이면 선-패리티 비트 및 패리티 비트의 배타적-OR 연산값인 읽기-패리티 비트를 출력하는 것을 특징으로 하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 선-패리티 검사부는,
    단순 패리티-검사부 및 비교기가 태그 캐시 메모리 어레이로부터 유효 비트, 태그 및 패리티 비트의 수신을 종료하기 전에 선-패리티 비트를 연산하는 것을 특징으로 하는 메모리 장치.
  4. 제 1항에 있어서,
    선- 패리티 검사부가 태그를 수신하지 않고,
    단순 패리티-검사부가 태그를 수신하지 않는 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서,
    선-패리티 비트는,
    주소의 모든 비트들의 배타적-OR 연산값과 일치하는 것을 특징으로 하는 메모리 장치.
  6. 태그를 출력하는 제 1출력,
    태그의 저장된 패리티에 해당하는 패리티 비트를 출력하는 제 2출력, 및
    태그의 유효 상태에 해당하는 유효 비트를 출력하는 제 3출력을 수행하는 태그 캐시 메모리 어레이;
    상기 태그 캐시 메모리 어레이의 제 1출력, 제 2출력 및 제 3출력 중 어느 것과도 연결되지 않는 입력과 출력을 수행하는 선-패리티 검사부;
    태그 캐시 메모리 어레이의 제 1출력과 연결되는 제 1입력,
    선-패리티 검사부의 입력과 동일한 주소를 수신하도록 연결되는 제 2입력, 및
    출력을 수행하는 비교기; 및
    선-패리티 검사부의 출력과 연결되는 제 1입력,
    태그 캐시 메모리 어레이의 제 2출력과 연결되는 제 2입력,
    태그 캐시 메모리 어레이이 제 3출력과 연결되는 제 3입력, 및
    출력을 수행하는 단순 패리티-검사부
    를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 단순 패리티-검사부는,
    비교기의 출력과 연결되는 제 4입력을 더 수행하고,
    유효 비트 및 제 4입력으로부터 수신된 읽기-성공 비트가 참이면 패리티 비트와 선-패리티 검사부로부터 수신된 선-패리티 비트의 배타적-OR 연산값을 출력하는 것을 특징으로 하는 메모리 장치.
  8. 제 6항에 있어서,
    비교기가 읽기-성공 비트를 생성하기 위하여 비교기의 제 1입력으로 읽어들인 태그와 비교기의 제 2입력으로 읽어들인 주소를 비교하고, 비교기의 출력으로 읽기-성공 비트를 출력하고,
    선-패리티 검사부가 선-패리티 검사부의 입력으로부터 수신된 주소의 패리티 비트를 연산하는 것을 특징으로 하는 메모리 장치.
  9. 주소를 수신하는 단계;
    선-패리티 비트를 생성하기 위하여 주소에 대하여 선-패리티 검사를 수행하는 단계;
    읽는 단계가 종료되기 전에 상기 선-패리티 검사가 수행되고, 태그 캐시 메모리 어레이로부터 태그와 패리티 비트를 읽는 단계;
    주소와 태그가 일치할 경우 읽기-성공 비트가 참이 되고, 주소와 태그가 불일치할 경우 읽기-성공 비트가 거짓이 되는 읽기-성공 비트를 생성하기 위하여 주소와 태그를 비교하는 단계; 및
    읽기-패리티 비트를 생성하기 위하여 선-패리티 비트, 패리티 비트 및 읽기-성공 비트에 대하여 연산을 수행하는 단계
    를 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법.
  10. 제 9항에 있어서,
    태그 캐시 메모리 어레이로부터 태그와 패리티를 읽는 단계가 제 2시점에서 끝나기 전에, 선-패리티 검사를 수행하는 단계가 제 1시점에서 끝나고,
    제 1시점과 제 2시점의 차이는 주소와 태그를 비교하는 단계의 제 1셋업 시간과 연산을 수행하는 단계의 제 2셋업 시간의 차이보다 큰 것을 특징으로 하는 메모리 장치의 제조 방법.
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