CN102346711A - 内存组件及其制造方法 - Google Patents

Abstract

本发明提供一种内存组件以及制造内存的方法。内存组件包含卷标高速缓存阵列；配置以接收地址，并计算与输出前同位性(Pre-Parity)位的前同位性检查单元，其中前同位性位是从地址的所有位计算而得。配置比较器以比较由卷标高速缓存阵列读取的卷标与上述地址，并输出读取命中位。当卷标与地址相同时，读取命中位为真，而当卷标与地址不同时，则读取命中位为否。上述组件还包含简化的同位性检查单元，其是配置以接收并执行操作于前同位性位、读取命中位以及来自于卷标高速缓存阵列的一同位性位之上，借以输出读取同位性位。

Description

内存组件及其制造方法

技术领域

本发明一般是有关于一种集成电路，且特别是有关于一种卷标高速缓存(Tag Cache Memories)同位性检查(Parity Check)的同位性前瞻架构(ParityLook-Ahead Scheme)。

背景技术

高速缓存是用来改善性能的组件，其是通过分类数据使其将来能够更快速地服务对于这些数据的需求，进而达到上述改善性能的目的。储存于高速缓存中的数据可为先前已经计算过的值或储存于别处的原始值的复制(Duplicates)。假如需求的数据是包含于上述的高速缓存中[称之为高速缓存命中(CacheHit)]，可通过从高速缓存中简单地读取来满足上述的需求，其是相对较快速的。反之，假如需求的数据并未包含于高速缓存中[称之为高速缓存未中(CacheMiss)]，数据必须重新计算或从如主存储器的原始储存位置提取，其中主存储器是相对较缓慢的。因此，从高速缓存中可服务越多的需求，则整体系统的性能越好。

为了保证高速缓存存取的正确性，需要检定高速缓存地址以保证其并未损坏。一个高速缓存包含一数据高速缓存以及一卷标高速缓存，其中储存于数据高速缓存中的高速缓存数据的地址是储存于卷标高速缓存(其是用以储存地址)中。因此，当存取高速缓存数据的需求被提出时，需求中的地址将通过比较上述地址与储存于卷标高速缓存中的数据(称之为卷标(tag))来加以检定。图1是绘示卷标检定的已知电路的方块图。卷标高速缓存阵列(Array)100储存卷标，其中上述的卷标为高速缓存数据的地址。对每个卷标来说，例如卷标tag[23:0]，卷标tag[23:0]的同位性位(parity bit)亦被加以储存。在卷标检定中，提供有标示为phy_addr[23:0]的地址，上述地址可使用于中央处理器(Central Processing Unit；CPU)的指令中。比较器102一位一位地比较地址phy_addr[23:0]与卷标tag[23:0]，以产生读取命中(Read Hit；Rd_Hit)位。假如地址phy_addr[23:0]是与卷标tag[23:0]相同，则读取命中位为真(True)。反之，其为否(False)。

提供读取命中位至同位性检查单元104，以产生读取同位性(Read-Parity；Rd_Parity)位，其中读取同位性位是用以指出，当其被储存时，卷标tag[23:0]与地址phy_addr[23:0]的同位性是否相同于卷标tag[23:0]的同位性。读取同位性位可计算成“卷标[23]^卷标[22]^...卷标[1]^卷标[0]^同位性”，其中数值卷标[0]至卷标[23]是卷标tag[23:0]的位，且位“同位性”是卷标tag[23:0]的同位性位，而同位性位是由卷标高速缓存阵列100加以读取。符号“^”是表示一“互斥或(Exclusive-OR)”运算子(Operator)。同位性检查单元104亦接收来自于卷标高速缓存阵列100的一有效(Valid)位，其中有效位是用以指出卷标是否有效，而假如有效位为真，则输出上述所产生的读取命中位与读取同位性位。反之，则读取同位性位被设定为否。

对于高速缓存的性能来说，卷标检定的时间是很重要的。经估计，从卷标高速缓存阵列100读取卷标tag[23:0]、同位性位以及有效位约花费300微微秒(Pico-Seconds；PS)。同位性检查单元104约花费200PS来处理卷标tag[23:0]、有效位、读取命中位以及同位性位。比较器102约花费125PS来产生读取命中位，而读取命中位以及同位性位的“与(AND)”操作约花费20PS。因此，卷标检定的总时间花费300+200+20＝520PS。比较器102所使用的125PS并未被考虑在内，因为其是位于同位性检查单元104所使用的相同时间框架(200PS)中。

发明内容

本发明的目的在提供一种具有预见同位性架构的内存组件及其制造方法。

根据一观点，一内存组件包含卷标高速缓存阵列；配置以接收一地址，并计算与输出前同位性(Pre-Parity)位的前同位性检查单元，其中前同位性位是从上述地址的所有位计算而得。配置比较器以比较由卷标高速缓存阵列读取的卷标与上述地址，并输出一读取命中位。当卷标与地址相同时，读取命中位为真，而当卷标与地址不同时，则读取命中位为否。上述组件还包含简化的同位性检查单元，其是配置以接收并执行操作于前同位性位、读取命中位以及来自于卷标高速缓存阵列的一同位性位之上，借以输出一读取同位性位。

根据本发明的一实施方式，提供一种内存组件。此内存组件包含卷标高速缓存阵列、前同位性检查单元、以及比较器。卷标高速缓存阵列包含配置以输出一卷标的第一输出、配置以输出一同位性位的第二输出、以及配置以输出一有效位的第三输出，其中同位性位是表示卷标的被储存的同位性，而有效位是表示卷标的有效状态。此外，前同位性检查单元包含输入与输出，其中输入并未耦合至上述卷标高速缓存阵列的第一输出、第二输出以及第三输出中的任何一者。比较器包含耦合至卷标高速缓存阵列的第一输出的第一输入、被耦合以接收上述前同位性检查单元的输入的相同地址的第二输入、以及一输出。至于简化的同位性检查单元则包含耦合至上述前同位性检查单元的输出的第一输入、耦合至卷标高速缓存阵列的第二输出的第二输入、配置于卷标高速缓存阵列的第三输出的第三输入、以及一输出。

根据本发明的另一实施方式，提供一种制造内存的方法。此方法包含接收一地址；执行前同位性检查于上述地址上，以产生前同位性位；从卷标高速缓存阵列读取一卷标与一同位性位，其中执行上述前同位性检查的步骤是在上述读取步骤完成之前加以执行；比较卷标与地址以产生读取命中位，其中当卷标与地址相同时，读取命中位为真，且当卷标与地址不相同时，读取命中位为否；以及执行一操作于前同位性位、同位性位、以及读取命中位，以产生读取同位性位。

此外，其它实施例亦揭露于本说明书中。

本发明的优点为，通过同时执行前同位性检查与针对卷标高速缓存的读取，可使得内存组件整体的卷标检定时间被缩减。因此，可提升内存组件的性能，增加产品本身的竞争优势。

附图说明

为了对本发明的实施例及其优点有更完整的理解，现请参照以上的说明并配合相应的附图。相关附图内容说明如下。

图1是绘示卷标检定的已知电路的方块图；

图2是绘示根据一实施例的卷标检定电路的方块图；

图3是绘示显示简化的同位性检查单元的输入与输出值的表格；

图4是绘示使用于不同架构的卷标检定的时间的比较。

【主要组件符号说明】

20：卷标高速缓存阵列               22：前同位性检查单元

24：输入                           26：输出

30：比较器                         32：输入

34：输入                           40：同位性检查单元

42：输入                           44：输入

46：输入                           48：输入

50：输出                           100：卷标高速缓存阵列

102：比较器                        104：同位性检查单元

clk：频率                          phy_addr[23:0]：地址

tag[23:0]：卷标

具体实施方式

本发明的实施例的产生与应用是详细讨论如下。然而，应该理解的是，上述实施例提供了许多可在多种特定背景中实施的可应用的发明概念。以下所讨论的特定实施例是仅做为教示之用，而并非用以限定本发明的范围。

提供一种检定卷标高速缓存中的卷标的新颖性卷标检定电路。实施例的变化与操作讨论如下。在所有的各种视图以及例示性实施例中，相同的参考符号是用来标示相同的单元。

图2是绘示根据一实施例的卷标检定电路的方块图。卷标高速缓存阵列20储存卷标，其中被储存的卷标是高速缓存数据(cached data)的地址。在所有的描述中，卷标表示为tag[23:0]，用以指出其具有从位0分布至位23的24个位。在其它实施例中，卷标可具有如32位的不同数量的位。在一例示性卷标检定过程中，提供地址phy_addr[23:0]。地址phy_addr[23:0]可为使用于CPU指令中的地址。通过前同位性检查单元22于地址phy_addr[23:0]上执行前同位性检查，前同位性检查单元22包含用以接收地址phy_addr[23:0]的输入24，以及用以输出前同位性位的输出26。前同位性检查单元22可执行一互斥或运算于地址phy_addr[23:0]的所有位上。前同位性位的计算可表示为“phy_addr[23]^phy_addr[22]^...phy_addr[1]^phy_addr[0]”，其中符号“^”是表示一“互斥或”运算子。

为了卷标检定，从卷标高速缓存阵列20中读取卷标tag[23:0]、同位性位、以及有效位，其中读取操作是通过频率clk的边缘所触发(Triggered)。在无需等待频率的边缘的情况下执行前同位性检查，且在读取操作完成之前执行前同位性检查。前同位性检查亦在读取操作完成之前被完成，并为比较器30与简化的同位性检查单元40均留下足够的设定时间。

比较器30包含用以接收地址phy_addr[23:0]的输入32，以及用以接收卷标tag[23:0]的输入34，其中卷标tag[23:0]是读取自卷标高速缓存阵列20。比较器30接着一位一位地比较地址phy_addr[23:0]与卷标tag[23:0]，并输出一读取命中位，假如地址phy_addr[23:0]与卷标tag[23:0]相同，则读取命中位为1(真)，假如地址phy_addr[23:0]与卷标tag[23:0]并不相同，则读取命中位为0(否)。

简化的同位性检查单元40包含用以接收读取命中位的输入42，用以接收由前同位性检查单元22所输出的前同位性位的输入44，以及分别用以接收同位性位与有效位的输入46与48，其中同位性位与有效位是读取自卷标高速缓存阵列20。简化的同位性检查单元40亦具有用以输出读取同位性位的输出50。简化的同位性检查单元40的输入与输出值是绘示于图3中。须留意的是，假如有效位为0，最终的读取命中位与读取同位性位二者均可设定为0，以指出在卷标tag[23:0]中的值是无效的。假如有效位为1，且读取命中位为0，其表示，地址phy_addr[23:0]与卷标tag[23:0]并不相同，则最终的读取同位性位将总是被设定为0。假如有效位为1，且读取命中位为1，其表示，地址phy_addr[23:0]与卷标tag[23:0]是相同的，则将输出的读取同位性位设定成前同位性位与同位性位的互斥或状态(前同位性^同位性)。

“前同位性^同位性”的结果为0或1，可取决于个自的同位性检查为一偶(Even)同位性检查或为一奇(Odd)同位性检查。例如，假如同位性检查为偶同位性检查，则“前同位性^同位性”的数值0表示同位性检查结果为正确的，且“前同位性^同位性”的数值1指出同位性检查结果为错误的。假如同位性检查为奇同位性检查，则数值1的“前同位性^同位性”可表示同位性检查结果为正确的，且“前同位性^同位性”的数值0表示同位性检查结果为错误的。换句话说，此设计可实施在任何的同位性检查中。无论如何，检查“前同位性^同位性”的目的在于，用以决定卷标tag[23:0]与地址phy_addr[23:0]的同位性是否相同于卷标tag[23:0]的同位性，其中当卷标tag[23:0]被储存时，卷标tag[23:0]的同位性被写入卷标高速缓存阵列20中。

在一例示性实施例中，卷标检定所需的时间可如以下所示加以估计。前同位性检查约花费200PS。然而，因为上述的前同位性检查是执行于，存取卷标高速缓存阵列20以读取卷标tag[23:0]、同位性位以及有效位的相同时间内，且更因为上述的读取操作约花费300PS，故前同位性检查单元22所需的时间并未加以计算。比较器30约花费125PS以产生读取命中位。简化的同位性检查单元40约花费25PS。因此，卷标检定的总时间花费300+125+25＝450PS。此时间是小于已知的卷标检定架构所需的时间，其中已知的卷标检定架构所需的时间约花费520PS。

图4是绘示一模拟结果，其中模拟结果是说明介于实施例所需的卷标检定时间与已知架构所需的时间之间的比较。X轴指出卷标位的总数量，而Y轴则指出卷标检定所需的时间，其中时间的计算是从读取操作(来自于个别的卷标高速缓存)完成的时间开始。可以观察到的是，假如卷标具有24位，卷标检定时间可减少约(100-68.2)百分比(其约为31.8个百分比)。假如卷标中的位数量增加，卷标检定时间的减少则更显著。例如，假如卷标具有32位，卷标检定时间可减少约(100-62.5)百分比(其约为37.5个百分比)。

在上述的实施例中，通过同时执行前同位性检查与从卷标高速缓存中进行的读取，卷标检定时间被缩减。此外，由于前同位性检查比卷标高速缓存的读取花费更少的时间，仍为比较器30与简化的同位性检查单元40均留下足够的设定时间，因此不需要为比较器30与简化的同位性检查单元40增加设定时间。

虽然本发明的实施例及其优点已经详述如上，可理解的是，在不脱离后述权利要求所定义的实施例的范围和精神内，当可做各种的更动、替代和润饰。此外，本发明的范围并非欲限制在本说明书所述的制程、机器、制造以及物质、方式、方法和步骤的组成的特定实施例中。此技术领域中具有通常技艺者将可从本发明的揭露轻易地理解到：前述的制程、机器、制造、物质的组成、方式、方法或步骤，不论是已经存在或后续将发展的，只要能够如本说明相对应的实施例一般执行实质相同功能或达到实质相同的结果，均可根据本发明加以应用。因此，所附权利要求意欲将这类的制程、机器、制造、物质的组成、方式、方法或步骤包含于其范围中。另外，每一权利要求构成一个别的实施例，且各权利要求以及实施例的组合是包含在本发明的范围之内。

Claims (10)

1.一种内存组件，其特征在于，包含：

一卷标高速缓存阵列；

一前同位性检查单元，配置以接收一地址，并计算与输出一前同位性位，其中该前同位性位是从该地址的所有位计算而得；

一比较器，配置以比较由该卷标高速缓存阵列读取的一卷标与该地址，并输出一读取命中位，其中当该卷标与该地址相同时，该读取命中位为真，而当该卷标与该地址不同时，则该读取命中位为否；以及

一简化的同位性检查单元，配置以接收并执行操作于该前同位性位、该读取命中位以及来自于该卷标高速缓存阵列的一同位性位之上，借以输出一读取同位性位。

2.根据权利要求1所述的内存组件，其特征在于，该简化的同位性检查单元还配置以接收来自于该卷标高速缓存阵列的一有效位，且当该有效位为否时，输出该读取同位性位为否；

其中该简化的同位性检查单元是配置以在当该有效位与该读取命中位为真时，输出该读取同位性位成该前同位性位与该同位性位的一互斥或状态。

3.根据权利要求1所述的内存组件，其特征在于，该前同位性检查单元是配置以在该简化的同位性检查单元与该比较器完成接收一有效位、该卷标、与来自于该卷标高速缓存阵列的该同位性位之前，计算该前同位性位。

4.根据权利要求1所述的内存组件，其特征在于，该前同位性检查单元是配置以不接收该卷标；

其中该简化的同位性检查单元是配置以不接收该卷标。

5.根据权利要求4所述的内存组件，其特征在于，该前同位性位是等同于该地址的该所有位的一互斥或状态。

6.一种内存组件，其特征在于，包含：

一卷标高速缓存阵列，包含：

一第一输出，配置以输出一卷标；

一第二输出，配置以输出一同位性位，其中该同位性位是表示该卷标的一被储存的同位性；以及

一第三输出，配置以输出一有效位，其中该有效位是表示该卷标的一有效状态；

一前同位性检查单元，包含一输入与一输出，其中该输入并未耦合至该卷标高速缓存阵列的该第一输出、该第二输出以及该第三输出中的任何一者；

一比较器，包含：

一第一输入，耦合至该卷标高速缓存阵列的该第一输出；

一第二输入，其中该第二输入被耦合以接收该前同位性检查单元的该输入的一相同位性址；以及

一输出；以及

一简化的同位性检查单元，包含：

一第一输入，耦合至该前同位性检查单元的该输出；

一第二输入，耦合至该卷标高速缓存阵列的该第二输出；

一第三输入，配置于该卷标高速缓存阵列的该第三输出；以及

一输出。

7.根据权利要求6所述的内存组件，其特征在于，该简化的同位性检查单元还包含一第四输入，其中该第四输入耦合至该比较器的该输出；

其中该简化的同位性检查单元是配置以在当该有效位与接收自该第四输入的一读取命中位为真时，输出该同位性位与一前同位性位的一互斥或状态，至该简化的同位性检查单元的该输出，其中该前同位性位是来自于该前同位性单元的该输出。

8.根据权利要求6所述的内存组件，其特征在于，该比较器是配置以比较由该比较器的该第一输入读取的该卷标与由该比较器的该第二输入读取的一地址，以产生一读取命中位，并输出该读取命中位至该比较器的该输出；

其中该前同位性检查单元是配置以计算，接收自该前同位性检查单元的该输入的一地址的一前同位性位，其中该前同位性位是等同于该地址的所有位的一互斥或状态。

9.一种制造内存的方法，其特征在于，包含：

接收一地址；

执行一前同位性检查于该地址上，以产生一前同位性位；

从一卷标高速缓存阵列读取一卷标与一同位性位，其中执行该前同位性检查的步骤是在该读取步骤完成之前加以执行；

比较该卷标与该地址以产生一读取命中位，其中当该卷标与该地址相同时，该读取命中位为真，且当该卷标与该地址不相同时，该读取命中位为否；以及

执行一操作于该前同位性位、该同位性位、以及该读取命中位，以产生一读取同位性位。

10.根据权利要求9所述的制造内存的方法，其特征在于，执行该前同位性检查的步骤完成于一第一时间，而从该卷标高速缓存阵列读取该卷标与该同位性位的步骤完成于一第二时间，该第一时间是在该第二时间之前；

其中该第一时间与该第二时间之间的一差异是大于该比较步骤的一第一设定时间以及执行该操作的步骤的一第二设定时间。

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