KR20120007978A - 리소그래피 마스크 및 반도체 디바이스의 제조 방법 - Google Patents

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Abstract

리소그래피 마스크가 개시된다. 상기 리소그래피 마스크는, 감광층에 미패턴화 제1 영역 및 원하는 패턴군을 포함하는 패턴화 제2 영역을 형성하는 노광 장치에 사용하기 위한 것이다. 상기 리소그래피 마스크는 투명 기판, 및 상기 투명 기판 위에 형성되며 입사광을 차광하거나 부분적으로 투과시키도록 구성된 패터닝된 차광층을 포함한다. 상기 패터닝된 차광층은 상기 제1 영역을 노출시키는 제1 마스크 패턴을 포함한다. 상기 제1 마스크 패턴은 상기 노광 장치의 노광 조건에 의해 주어지는 서브-레졸루션(sub-resolution) 피치를 갖는 주기적(periodic) 패턴을 포함한다.

Description

리소그래피 마스크 및 반도체 디바이스의 제조 방법{LITHOGRAPHY MASK AND METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
관련 출원에 대한 상호 참조
본 출원은 2010년 7월 12일자로 출원된 일본특허출원 제2010-157789호에 기초한 것으로, 그에 대한 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참조로서 포함된다.
본 명세서에 개시된 실시형태들은 일반적으로 리소그래피 마스크 및 반도체 디바이스의 제조 방법에 관한 것이다.
반도체 소자의 미세화에 있어서의 진전은 리소그래피 프로세스에서의 보다 높은 해상도 레벨을 요구한다. 이러한 요구조건은 보다 높은 NA(개구수)와 보다 짧은 파장의 광원을 갖는 투사 광학계를 채용한 노광 장치에 의해 통상적으로 대처되어 왔다. 디자인 룰이 더욱 엄격하여짐에 따라 해상도 향상 기술의 다른 접근 방법을 취하여 서브-리소그래픽 형상을 형성하였다. 측벽 전사 프로세스는 그러한 접근 방법 중 하나이며, 리소그래피에 의해 형성되는 형상의 피치를 절반만큼 더 축소시킨 형상의 형성을 허용한다.
실제로 측벽 전사 프로세스는 작은 형상을 형성하는데 있어서 효과적인 방법이지만, 이 방법은 기저 구조체에 패턴을 전사함에 있어서 스페이서 패턴만의 사용을 허용하며, 이에 따라 각종 형상의 특성을 형성하기 위해 퇴적, 리소그래피 및 에칭과 같은 추가적인 프로세스를 필요로 할 수도 있다.
예를 들어, 메모리 디바이스 제조에서, 측벽 전사 프로세스는 밀집된(dense) 격자(grating)에 의해 주로 구성되는 메모리 셀 영역을 형성하기 위해 충분할 수도 있다. 그러나, 메모리 셀 영역에 관한 기입 및 판독 동작 등을 제어하기 위한 주변 회로 영역은, 예를 들어 패턴의 다수의 변화를 포함하며, 따라서 추가적이거나 서로 다른 일련의 전용 프로세스를 필요로 하기 쉽다. 이에 응하여, 동일 층 레벨 상에 형성되지만, 측벽 전사 프로세스에 의해 효율적으로 형성될 수 있는 메모리 셀 영역과 추가적인 프로세스를 필요로 하는 주변 회로 영역이 추가의 리소그래피 프로세스에 의해 형성될 수 있다.
이러한 추가의 리소그래피 프로세스에 대한 하나의 가능한 접근 방법은, 측벽 전사 프로세스에 의해 메모리 셀 영역을 패터닝하기 위한 제1 리소그래피 프로세스를 행하고 패터닝되지 않는 메모리 셀 영역 위에 위치된 레지스트 막은 남기면서, 주변 회로 영역 위에 위치된 레지스트 막을 패터닝하기 위한 제2 리소그래피 프로세스를 행하는 것이 될 수도 있다. 포지티브 레지스트 막을 사용하는 것으로 가정하면, 제2 리소그래피 프로세스에서 사용되는 포토마스크는, 메모리 셀 영역을 덮는 상당한 크기의 패턴 없는 영역과, 주변 회로 영역을 덮는 패터닝된 영역을 갖는다.
위와 같이 구성된 포토마스크를 채용한 제2 리소그래피 프로세스에서는, 상기 상당한 크기의 패턴 없는 영역은, 투과한 광이 주변 회로 영역 부근의 패턴의 광학적 특성을 열화시키는 플레어를 초래했다. 이러한 광학적 특성의 열화는 통상적으로 치수 변동으로서 관찰되었다. 예를 들어, 웨이퍼 레벨에서, 웨이퍼 중앙에 비해 상대적으로 플레어에 덜 민감한 웨이퍼 에지에 위치된 노출 샷(shot)은, 웨이퍼 중앙에 위치된 노출 샷에 비해 보다 큰 치수의 레지스트 패턴을 인쇄하였다. 광학적 특성의 열화의 다른 예는, 축소되는 광 화상(optical image) 콘트라스트를 통해 관찰될 수 있다. 메모리 셀 영역으로부터 유래하는 축소되는 광 화상 콘트라스트는 주변 회로 영역의 프로세스 윈도우(process window)의 축소를 초래하였다.
일 실시형태에서, 리소그래피 마스크가 개시된다. 상기 리소그래피 마스크는, 감광층에 미패턴화 제1 영역 및 원하는 패턴군을 포함하는 패턴화 제2 영역을 형성하는 노광 장치에 사용하기 위한 것이다. 상기 리소그래피 마스크는 투명 기판, 및 상기 투명 기판 위에 형성되며 입사광을 차광하거나 부분적으로 투과시키도록 구성된 패터닝된 차광층을 포함한다. 상기 패터닝된 차광층은 상기 제1 영역을 노출시키는 제1 마스크 패턴을 포함한다. 상기 제1 마스크 패턴은 상기 노광 장치의 노광 조건에 의해 주어지는 서브-레졸루션(sub-resolution) 피치를 갖는 주기적(periodic) 패턴을 포함한다.
일 실시형태에서, 반도체 디바이스의 제조 방법이 개시된다. 상기 방법은, 기저 구조체(underlying structure)를 감광층으로 코팅하는 단계와, 상기 기저 구조체와 리소그래피 마스크를 정렬하는 단계를 포함한다. 상기 리소그래피 마스크는 투명 기판, 및 상기 투명 기판 위에 형성되며 입사광을 차광하거나 부분적으로 투과시키도록 구성된 패터닝된 차광층을 포함한다. 상기 패터닝된 차광층은 상기 감광층의 제1 영역 및 제2 영역을 각각 노출시키는 제1 및 제2 마스크 패턴을 포함한다. 상기 제1 마스크 패턴은 채용되는 노광 장치의 노광 조건에 의해 주어지는 서브-레졸루션 피치를 갖는 주기적 패턴을 포함한다. 상기 방법은 상기 감광층을 노광하여, 상기 리소그래피 마스크의 상기 제2 마스크 패턴을 상기 감광층의 상기 제2 영역으로 전사하는 단계와, 상기 감광층을 패터닝하기 위해 상기 감광층을 선택적으로 제거하여 현상하는 단계를 포함한다. 상기 제1 영역에는 패턴이 형성되지 않으며, 상기 제2 영역에는 상기 리소그래피 마스크의 상기 제2 마스크 패턴에 대응하는 패턴이 형성된다.
따라서 제1 실시형태는, 노광 장치의 광학 결상 특성의 열화를 방지하여, 결과로서 얻는 형상의 고정밀 치수 제어를 허용하고, 이것은 차례로 수율을 현저히 향상시킨다. 플레어 강도 또는 량의 효과적인 감소는, 노광 장치의 유지보수의 빈도를 낮춤으로써 그 가동률을 향상시키므로 바람직하다.
도 1은 본 발명의 제1 실시형태에 따른 포토마스크를 사용하여 패터닝된 레지스트 막의 개략 평면도.
도 2는 도 1의 라인 2-2에 의해 표시된 평면을 따라 취한 레지스트 막과 정렬된 포토마스크의 개략적인 수직 단면도.
도 3은 제1 실시형태에서 채용된 리소그래피 시스템의 개략도.
도 4는 제1 실시형태에 따른 포토마스크를 사용하는 반도체 디바이스의 제조 방법의 예시적인 프로세스 플로우를 나타내는 플로우차트.
도 5의 (a) 및 (b), 도 6의 (a) 및 (b), 도 7의 (a) 및 (b) 각각은 상기 제조 프로세스 플로우의 하나의 상태를 나타내며,
도 8은 잔류 레지스트 두께와 노광량 사이의 관계를 나타내는 차트.
이하, 예시적인 실시형태를 설명함으로써 실시형태의 특징을 첨부도면을 참조하여 도해한다. 도면 전체에 걸쳐 동일하거나 유사한 요소에는 동일하거나 유사한 참조 부호를 부여하고 반복 설명하지 않는다. 도면은 축적에 따라 작도한 것이 아니며, 따라서 평면상의 치수에 대한 두께의 상관 관계 및 서로 다른 층의 상대적인 두께 등의 형상의 실제 측정 치수는 반영하지 않는다.
이하, 도 1 내지 도 8을 참조하여, 제1 실시형태에 대해 설명한다.
도 1은, 이하 레지스트(포토레지스트) 막(1)이라고 부르는 감광층을 개략적으로 나타내는 부분 평면도이다. 반도체 기판(웨이퍼)과 같은 작업 대상물 위에 코팅된 레지스트 막(1)은, 후술하는 포토마스크(4)를 사용하여 도시된 바와 같이 부분적으로 패터닝된다. 제1 실시형태에서, 레지스트 막(1)은, 노광된 부분은 현상 프로세스에서 현상액 중으로 선택적으로 용해되어 제거되지만, 노광되지 않은 부분은 변함없이 잔류하는 포지티브 톤 타입이다.
계속하여 도 1을 참조하면, 레지스트 막(1)은, 제1 영역이라고도 부르는 미패턴화 영역(2)과, 이 미패턴화 영역(2)에 인접하여 위치되며 제2 영역으로도 부르는 패턴화 영역(3)을 갖는다. 미패턴화 영역(2)과 패턴화 영역(3) 양방은, 제1 실시형태에서 장방형 영역으로서 구성된다. 미패턴화 영역(2)은, 예를 들어 메모리 셀 영역 위에 위치되는, 아무런 패턴이 존재하지 않는 개구부로서 구성되며, 이것은 노광 및 현상의 결과 이 영역으로부터 레지스트 재료가 완전히 제거되는 것을 의미한다. 한편, 패턴화 영역(3)은, 예를 들어 주변 회로 영역 위에 위치되며, 여러 가지 원하는 토포그래피로 패터닝된다. 패턴화 영역(3)에 형성되는 여러 가지 패턴은, 그후 에칭, 리소그래피, 퇴적 등을 거쳐 기저 구조체(11)에 전사되어, 예를 들어 주변 회로의 디바이스 소자 특성을 형성한다. 동일 층 레벨에 있게 되는 인접하는 미패턴화 영역(2)은, 또 다른 전용의 리소그래피 프로세스 및/또는 측벽 전사 프로세스에 의해 패터닝되어, 예를 들어 메모리 셀 영역의 디바이스 소자 특성을 형성한다.
도 2는, 포토마스크(레티클)(4)의 단면도이며, 또는 보다 일반적으로는 도 1의 라인 2-2에 대응하는 평면을 따라 취한 리소그래피 마스크이다. 포토마스크(4)는 도 3에 개략적으로 나타낸 리소그래피 시스템에서 채용된다. 제1 실시형태에서, 리소그래피 시스템은 광원(9), 투사 광학계(10) 및 도시하지 않는 웨이퍼 스테이지를 포함하는 노광 장치로서 통상적으로 구현되는 투사 리소그래피 시스템으로서 구성된다. 노광 장치는, 포토마스크(4)를 통해 레지스트 막(1)을 노광시켜 도 1에 나타낸 바와 같이 레지스트 막(1)을 패터닝하고, 후속하여 이 레지스트 막은 기저 구조체(11)에 전사된다.
제1 실시형태에서 채용된 광원(9) 또는 보다 일반적으로는 EMR(전자기 복사) 소스는, 예컨대 파장이 193㎚인 ArF 엑시머 레이저이다. 제1 실시형태에서 채용된 투사 광학계(10)는 축소율이 1/4로 설정된 축소 투사 광학계로서 구성된다. 필요에 따라서는 상이한 광원 및/또는 상이한 확대율을 채용하여도 된다.
계속해서 도 2를 참조하면, 포토마스크(4)는 통상적으로는 수정 글라스로 이루어진 투명 기판(5)과 차광막(6)으로 구성된다. 통상적으로는 반투광성 막으로 이루어진 차광막(6)은 예컨대 6%의 투과율로 제어된다. 차광막(6)은 제1 마스크 패턴으로도 불리는 제1 패터닝 영역(7)과, 이 제1 패터닝 영역(7)에 인접하여 위치되며 제2 마스크 패턴으로도 불리는 제2 패터닝 영역(8)을 포함한다. 제1 패터닝 영역(7)은 레지스트 막(1)의 상당한 크기를 갖는 미패턴화 영역(2)에 대응하는 반면에, 제2 패터닝 영역(8)은 레지스트 막(1)의 패턴화 영역(3)에 대응한다. 제1 실시형태에서, 제1 패터닝 영역(7)과 제2 패터닝 영역(8) 양방은 장방형 영역들로서 구성되며 레지스트 막(1)의 대응하는 영역들을 노출시키는 데 이용된다.
제1 패터닝 영역(7)은, 예컨대 280㎚ 피치의 라인 앤드 스페이스(L/S) 패턴으로 전체적으로 패터닝된다. 상기 L/S 패턴은, 상기 라인들의 폭 d1 및 상기 스페이스의 폭 d2가 제1 패터닝 영역(7)에 걸쳐 예컨대 1:1 관계를 유지하는 주기적인 폭 치수를 갖도록 구성된다. 제2 패터닝 영역(8)은 600㎚ 피치를 갖는 라인 앤드 스페이스 패턴을 포함하는 각종 패턴을 포함한다.
제1 패터닝 영역(7)에서의 L/S 패턴의 피치는, 다음의 관계가 성립하도록 노출 시스템 파라미터의 미세한 튜닝을 통해 결정된다.
P/M≤(λ/(1+σ))NA,
여기서, λ는 상기 광원의 파장을 나타내며, NA는 웨이퍼측에서의 투사 광학계의 개구수(numerical aperture)를 나타내며, σ는 상기 광원의 코히어런스 팩터(coherence factor)를 나타내며, M은 배율, 즉, 축소율을 나타내며, P는 상기 라인 앤드 스페이스 패턴의 피치를 나타낸다.
제1 실시형태에서 채용된 노광 장치는 NA=0.85 및 광원의 코히어런스 팩터 σ=0.9를 갖도록 구성된다.
도 4 내지 도 7의 (b)를 참조하여, 상기한 구성 및 조건 하의 포토마스크(4)를 사용하는 반도체 디바이스의 예시적인 제조 방법에 대해 설명한다. 제1 실시형태에 따른 방법을, 전형적으로 메모리 셀 영역과 주변 회로 영역을 포함하는 반도체 기억 장치의 제조 방법을 통해 설명하지만, 이러한 실시형태로 한정되지 않는다. 도 5의 (a), 도 6의 (a) 및 도 7의 (a)는 레지스트 막(1)의 미패턴화 영역(2)과 포토마스크(4)의 제1 패터닝 영역(7)에 대응하는 메모리 셀 영역의 처리 프로세스를 나타내고 있다. 도 5의 (b), 도 6의(b) 및 도 7의 (b)는 레지스트 막(1)의 패턴화 영역(3)과 포토마스크(4)의 제2 패터닝 영역(8)에 대응하는 주변 회로 영역의 처리 프로세스를 나타내고 있다.
도 4는 상기 제조 프로세스 플로우를 간략히 나타내는 플로우차트이다. 상기 프로세스 플로우는, 미패턴화 영역(2)을 통상적으로 측벽 전사 프로세스를 거치게 하여 메모리 셀 영역에 요구되는 디바이스 소자 특성을 형성하는 S10으로 시작하며, 이에 이어서 도 5의 (a) 및 도 5의 (b)에 도시한 바와 같이 미패턴화 영역(2)에서의 디바이스 소자 특성을 포함하는 기저 구조체(11) 위에 레지스트 막(1)을 코팅하는 S11이 후속한다. 그리고나서, S12에서, 상기한 마스크 패턴을 포함하는 포토마스크(4)는 기저 구조체(11)와 정렬되고, 이에 이어서 도 6의 (a) 및 도 6의 (b)에 도시한 바와 같이 노광 장치에 의해 포토마스크(4)를 통해 레지스트 막(1)을 노광시키는 S13이 후속한다. S13에 이어서는, 레지스트 막(1)의 노광 부분을 선택적으로 제거하여 레지스트 막(1)을 현상하고, 도 7의 (a) 및 도 7의 (b)에 도시한 바와 같이 주변 회로 영역에 대해 요구되는 디바이스 소자 특성을 포함하는 미패턴화 영역(2)(제1 영역)과 패턴화 영역(3)(제 2 영역)을 형성하는 S14가 후속한다. 이어서, 패턴화 영역(3)의 레지스트 패턴이 기저 구조체(11)에 전사되는 한편, 미패턴화 영역(2)에 있는 기저 구조체(11)는, 상기 메모리 셀 영역 및 상기 주변 회로 영역의 디바이스 소자 특성을 형성하기 위한 마스크로서, 미리 측벽 전사 프로세스를 거쳐 형성된 상기 디바이스 소자 특성을 사용하여 처리된다. 제1 실시형태에 따르면, 기저 구조체(11)의 메모리 셀 영역의 디바이스 소자 특성이, 주변 회로 영역의 디바이스 소자 특성과 동일 층 레벨에 형성될 수 있다.
조작 중에, 웨이퍼가 포토마스크(4)를 사용하는 노광 장치에 의해 노광되면, 포토마스크(4)의 제1 패터닝 영역(7)의 L/S 패턴 피치는 280㎚로부터 70㎚로 투사 광학계(10)를 통해 1/4로 배율축소 즉 축소된다. 이 70㎚의 피치는 193㎚ 파장 λ를 갖는 ArF 엑시머 레이저 광원을 채용한 노광 장치의 해상 한계 미만이다. 따라서, 직선형 빔으로 전파하는 제로 회절 오더만이 도 6의 (a)에 나타낸 바와 같이 웨이퍼에 도달하며, 제1 오더 및 보다 높은 회절 오더는 노광 장치의 투사 광학계(10)의 동공(pupil)으로부터 산란된다. 이미지 형성에 기여하는 제1 오더 및 보다 높은 회절 오더가 웨이퍼에 도달하지 않기 때문에, 제로의 회절 오더만이 미패턴화 영역(2)을 가격하므로, 레지스터 막(1)의 미패턴화 영역(2)에 잠상(latent image)이 형성되지 않는다.
웨이퍼에 도달하는 제로 오더의 회절 빔의 강도는, 포토마스크(4)의 제1 패터닝 영역(7) 내를 점유하는 차광막(6)의 백분율을 변경함으로써 제어할 수 있다. 달리 말하자면, 제1 패터닝 영역(7)은, 포토마스크(4)를 통과한 후의 투과광을 제어할 수 있는 필터와 기능적으로 유사하다. 제1 실시형태에서, 포토마스크(4)의 제1 패터닝 영역(7)에 형성되는 L/S 패턴은 그 라인의 폭 d1과 그 스페이스의 폭 d2가 1:1 관계를 갖는 폭 치수를 갖고, 차광막(6)의 투과율은 6%이며, 포토마스크(4)에 입사되는 광의 강도의 대략 1/2이 웨이퍼에 도달한다. 따라서, 제1 패터닝 영역(7)의 존재는, 이러한 제어 특성을 결여하는 포토마스크와 비교하여 노광 필드의 노광량을 감소시킨다.
한편, 600㎚ 피치의 L/S 패턴을 포함하는 제2 패터닝 영역(8)의 패턴은 웨이퍼 상에서 1/4 피치로 배율축소되어 150㎚ 피치의 라인 앤드 스페이스 패턴을 인쇄한다.
노광 장치에서 일어나는 것으로 알려진 플레어는, 원하지 않는 에리어로의 입사광의 퍼짐이다. 플레어는 상당한 크기의 밝고/격리된(isolated) 필드가 있을 때, 또는 입사광의 높은 또는 완전한 투과를 허용하는 개구부가 입사광이 선택적으로 투과되는 다른 상대적으로 더 어둡고/밀집된 필드 부근에 위치할 때 통상적으로 일어난다. 플레어는 레지스트 패턴의 광 화상(optical image) 특성에 불리한 영향을 주는 것으로 알려져 있다. 예를 들어, 플레어에 의해 유발된 산란광의 주목할 만한 효과는 치수 변동이다. 플레어에 의해 영향받은 L/S 레지스트 패턴은 공칭 치수보다 훨씬 좁은 라인/스페이스 폭을 가지며, 서로 다른 라인/스페이스 사이에서 오차의 정도가 변동될 수 있다. 또한, 플레어는 노광량 래티튜드(latitude) 및 DOF(촛점 심도)에 있어서의 열화를 통해 프로세스 윈도우를 열화시키는 것으로 알려져 있다.
전술한 불이익은 플레어를 감소시킴으로써 크기를 감소시킬 수 있다. 밝고/격리된 필드에서의 노광량의 감소에 따라 유효 플레어가 감소하는 것이 알려져 있다.
제1 실시형태의 포토마스크(4)에 따르면, 제1 패터닝 영역(7)에 위치된 차광막(6)은 노광 장치의 투사 광학계(10)를 통해 최종적으로 70㎚ 피치로 배율축소되는 280㎚ 피치의 더미 L/S 패턴으로 패터닝된다. 이 배율축소된 패턴은 노광 장치의 해상 한계 미만의 서브-레졸루션 피치를 갖기 때문에, 제로 회절 오더만이 아래 놓여있는 레지스트 막(1)을 가격한다. 또한, 상기 더미 L/S 패턴은 동일한 라인 앤드 스페이스 폭을 갖도록 구성되었기 때문에, 레지스트 막(1)의 노광량은 종래의 노광 장치의 노광량의 1/2로 효과적으로 감소되었다. 앞서 언급한 바와 같이 노광량에 있어서의 감소가 플레어 량에 있어서의 상관된 감소를 가져오기 때문에, 플레어의 부정적인 영향 역시 절반으로 되었다. 유리하게는, 웨이퍼 표면 위의 L/S 패턴 치수에 있어서의 변동이, 이하에서 검증되는 바와 같이, 플레어 감소에 의해 완화되었다.
종래의 포토마스크를 사용하여 형성된 패턴화 영역(3)에서 배율축소된 150㎚-피치 L/S 패턴은 최대 치수로부터 최소 치수를 감산함으로써 얻어진 대략 19㎚의 치수 변동 범위를 측정하였다. 이에 반하여, 제1 실시형태에 따른 포토마스크(4)의 사용은 대략 9㎚의 축소된 변동 범위를 가져왔다. 또한, 전술한 이점을 제공하는 포토마스크(4)는, 제1 패터닝 영역(7) 및 제2 패터닝 영역(8) 양방에 대해, 차광막(6)을 사용하여 제작되었으며, 이후 상기 차광막은 제1 패터닝 영역(7) 및 제2 패터닝 영역(8)에 대해 요구되는 피치의 L/S 패턴으로 패터닝되었다. 따라서, 마스크 제조 프로세스 플로우에 추가적인 프로세스 단계를 도입함이 없이, 노광량 제어 특성을 구비한 포토마스크(4)가 얻어졌다.
전술한 바와 같이, 제1 실시형태에 따른 포토마스크(4)는, 레지스트 막(1)의 미패턴화 영역(2)에 대응하는 포토마스크(4)의 제1 패터닝 영역(7) 전체에 걸쳐 주기적이거나 반복적인 280㎚ 피치의 더미 L/S 패턴을 포함한다. 더미 L/S 패턴의 에어리얼(aerial) 이미지는, 웨이퍼 위의 레지스트 막(1)에 잠상으로서 인쇄되지 않는 70㎚의 서브-레졸루션 피치로 배율축소된다. 따라서, 더미 L/S 패턴은 노광량을 제어하기 위한 서브-레졸루션 특성으로서의 역할을 한다. 조작 중에, 제1 패터닝 영역(7)을 통해 투과하는 노광량은 더미 L/S 패턴의 스페이스 폭 d2에 대한 라인 폭 d1의 상대적 제어를 통해 축소됨으로써 유효 플레어를 감소시킨다.
제1 실시형태는 다음과 같이 변경될 수도 있다.
포지티브 톤 타입의 레지스트 막(1)은 네거티브 톤 타입의 레지스트 막으로 대체되어도 된다. 이러한 경우, 이러한 레지스트 막의 대응하는 미패턴화 영역은, 노광 및 현상 후에 패터닝되지 않고 제거되지 않은 채로 온전히 남는다.
280㎚ 피치로 구성된 서브-레졸루션 L/S 패턴은, P/M≤(λ/(1+σ))NA의 노광 조건이 충족되는 한 임의의 소정 피치의 L/S 패턴으로 대체되어도 된다.
상기 식을 충족시키는 피치 P가 가능한 한 최대화되어 포토마스크(4)의 제작을 용이하게 한다면, 더욱 유리하다.
포토마스크(4)의 제1 패터닝 영역(7)에 형성되는 L/S 패턴의 폭은, 라인 폭 d1 대 라인 폭 d2가 1:1이 되도록 구성되었다. 폭 d1과 d2는, 목표 노광량에 따라 상이한 관계로 구성되어도 된다. 예를 들어, 노광량과 웨이퍼 위에 잔류하는 현상 후 레지스트가 도 8에 나타낸 상관된 특성을 나타낸다면, 폭 d1 및 d2는 플레어를 가능한 한 최소로 하면서 노광량이 최소 노광량 B를 초과하도록 허용하는 소정 비율로 지정되어도 된다.
또한, 제1 실시형태에 따르면, 축소 투사 설계(scheme)를 통해 노광 장치의 해상 한계 미만의 피치로 축소되는 더미의 주기적 패턴으로서의 L/S 패턴을 채용하였다. 이와 다르게는, 도트 패턴을 더미의 주기적 패턴으로서 채용하여도 되며, 이 경우에 상기 도트 패턴은 전술한 노광 조건, 즉 P/M≤(λ/(1+σ))NA를 충족시키는 서브-레졸루션 피치로 구성될 수 있다. 이 경우에도, 도트에 의해 커버되는 에리어와 도트에 의해 커버되지 않는 에리어 사이의 비율 제어를 통해 노광량을 제어할 수 있다.
포토마스크(4)를 투명 기판(5), 및 6%의 투과율을 갖는 반투명 막을 포함하는 차광막(6)으로 구성하였다. 그러나, 반투명 막의 투과율은 6%에 한정되지 않으며, 필요에 따라서 제어될 수도 있으며, 광의 투과를 완전하게 차단하는 차광막으로서의 역할을 하도록 불투명(0%)일 수도 있다.
상기한 바와 같이, 전술한 예시적이고 변경된 실시형태들에 따른 포토마스크(4)는, 웨이퍼 상에서 해상되지 않는 서브-레졸루션의 주기적 패턴의 형성을 통해 노광량을 조절함으로써 플레어 영향의 감소를 달성하고 있다.
소정의 실시형태들에 대해 설명하였지만, 이러한 실시형태들은 단지 예로서 제시된 것이며, 본 발명의 범위를 제한하려는 의도는 아니다. 실제에 있어서, 본 명세서에서 설명한 신규의 실시형태들은 각종 다른 형태로 구현될 수도 있으며, 또한, 본 발명의 사상으로부터 일탈하지 않고서, 본 명세서에서 설명한 실시형태의 형태에 있어서 각종의 생략, 치환 및 변경을 가할 수 있다. 첨부하는 특허청구의 범위 및 그 균등물은, 본 발명의 범위와 사상 내에 있는 그러한 형태나 변경을 커버하려 의도하고 있다.

Claims (20)

  1. 감광층에, 미패턴화 제1 영역, 및 원하는 패턴군을 포함하는 패턴화 제2 영역을 형성하는 노광 장치에 사용되는 리소그래피 마스크로서,
    투명 기판; 및
    상기 투명 기판 위에 형성되며 입사광을 차광하거나 부분적으로 투과시키도록 구성된 패터닝된 차광층 - 상기 패터닝된 차광층은 상기 제1 영역을 노출시키는 제1 마스크 패턴을 포함함 - 을 포함하며,
    상기 제1 마스크 패턴은 상기 노광 장치의 노광 조건에 의해 주어지는 서브-레졸루션(sub-resolution) 피치를 갖는 주기적(periodic) 패턴을 포함하는, 리소그래피 마스크.
  2. 제1항에 있어서,
    상기 주기적 패턴의 서브-레졸루션 피치는 다음에 나타낸 노광 조건에 의해 주어지는, 리소그래피 마스크.
    P/M≤(λ/(1+σ))NA,
    여기서, λ는 광원의 파장을 나타내며,
    NA는 웨이퍼측 개구수(numerical aperture)를 나타내며,
    σ는 상기 광원의 코히어런스 팩터(coherence factor)를 나타내며,
    M은 배율을 나타내며,
    P는 상기 서브-레졸루션 피치를 나타냄.
  3. 제1항에 있어서,
    상기 패터닝된 차광층은 상기 제2 영역을 노출시키는 제2 마스크 패턴을 더 포함하고, 상기 제2 마스크 패턴은 원하는 패턴군을 포함하는, 리소그래피 마스크.
  4. 제1항에 있어서,
    상기 감광층은 포지티브 톤 타입의 레지스트 막을 포함하는, 리소그래피 마스크.
  5. 제1항에 있어서,
    상기 감광층은 네거티브 톤 타입의 레지스트 막을 포함하는, 리소그래피 마스크.
  6. 제1항에 있어서,
    상기 주기적 패턴은 라인 앤드 스페이스(line-and-space) 패턴을 포함하는, 리소그래피 마스크.
  7. 제1항에 있어서,
    상기 주기적 패턴은 도트 패턴을 포함하는, 리소그래피 마스크.
  8. 반도체 디바이스의 제조 방법으로서,
    기저 구조체(underlying structure)를 감광층으로 코팅하는 단계와,
    상기 기저 구조체와 리소그래피 마스크를 정렬하는 단계 - 상기 리소그래피 마스크는 투명 기판, 및 상기 투명 기판 위에 형성되며 입사광을 차광하거나 부분적으로 투과시키도록 구성된 패터닝된 차광층을 포함하며, 상기 패터닝된 차광층은 상기 감광층의 제1 영역 및 제2 영역을 각각 노출시키는 제1 및 제2 마스크 패턴을 포함하며, 상기 제1 마스크 패턴은 채용되는 노광 장치의 노광 조건에 의해 주어지는 서브-레졸루션 피치를 갖는 주기적 패턴을 포함함 - 와,
    상기 감광층을 노광하여, 상기 리소그래피 마스크의 상기 제2 마스크 패턴을 상기 감광층의 상기 제2 영역으로 전사하는 단계와,
    상기 감광층을 패턴화하기 위해, 상기 감광층을 선택적으로 제거하여 현상하는 단계를 포함하고,
    상기 제1 영역에는 패턴이 형성(define)되지 않고, 상기 제2 영역에는 상기 리소그래피 마스크의 상기 제2 마스크 패턴에 대응하는 패턴이 형성되는, 반도체 디바이스의 제조 방법.
  9. 제8항에 있어서,
    상기 주기적 패턴의 상기 서브-레졸루션 피치는 다음에 나타낸 노광 조건에 의해 주어지는, 반도체 디바이스의 제조 방법.
    P/M≤(λ/(1+σ))NA,
    여기서, λ는 광원의 파장을 나타내며,
    NA는 웨이퍼측 개구수(numerical aperture)를 나타내며,
    σ는 상기 광원의 코히어런스 팩터(coherence factor)를 나타내며,
    M은 배율을 나타내며,
    P는 상기 서브-레졸루션 피치를 나타냄.
  10. 제9항에 있어서,
    상기 주기적 패턴은 라인 앤드 스페이스 패턴인, 반도체 디바이스의 제조 방법.
  11. 제10항에 있어서,
    상기 라인 앤드 스페이스 패턴은 상기 제1 마스크 패턴 전체에 걸쳐서 형성되며, 상기 노광하는 단계는 상기 라인 앤드 스페이스 패턴의 스페이스 폭에 대한 라인 폭의 치수비를 제어함으로써 노광량을 제어하는 단계를 포함하는, 반도체 디바이스의 제어 방법.
  12. 제8항에 있어서,
    상기 감광층은 포지티브 톤 타입의 레지스트 막을 포함하는, 반도체 디바이스의 제조 방법.
  13. 제8항에 있어서,
    상기 감광층은 네거티브 톤 타입의 레지스트 막을 포함하는, 반도체 디바이스의 제조 방법.
  14. 제9항에 있어서,
    상기 주기적 패턴은 도트 패턴인, 반도체 디바이스의 제조 방법.
  15. 제14항에 있어서,
    상기 도트 패턴은 상기 제1 마스크 패턴 전체에 걸쳐서 형성되며, 상기 노광하는 단계는 상기 도트 패턴의 도트되지 않은 에리어에 대한 도트된 에리어의 비를 제어함으로써 노광량을 제어하는 단계를 포함하는, 반도체 디바이스의 제어 방법.
  16. 제8항에 있어서,
    상기 주기적 패턴은 라인 앤드 스페이스 패턴을 포함하는, 반도체 디바이스의 제조 방법.
  17. 제8항에 있어서,
    상기 주기적 패턴은 도트 패턴을 포함하는, 반도체 디바이스의 제조 방법.
  18. 제8항에 있어서,
    상기 리소그래피 마스크의 상기 제2 마스크 패턴은 원하는 패턴군을 포함하는, 반도체 디바이스의 제조 방법.
  19. 제8항에 있어서,
    상기 제1 영역은 상기 기저 구조체에 형성된 메모리 셀 영역 내에 위치되며, 상기 제2 영역은 상기 기저 구조체에 형성된 주변 회로 영역 내에 위치되는, 반도체 디바이스의 제조 방법.
  20. 제19항에 있어서,
    상기 감광층의 상기 제2 영역에 형성된 상기 패턴을 상기 기저 구조체로 전사시킴으로써, 상기 주변 회로 영역의 디바이스 소자 특성(features)을 형성하는 단계와,
    상기 기저 구조체 내에서의 측벽 전사 프로세스에 의해 상기 메모리 셀 영역의 디바이스 소자 특성을 형성하는 단계를 포함하며,
    상기 주변 회로 영역의 상기 디바이스 소자 특성과 상기 메모리 셀 영역의 상기 디바이스 소자 특성은 동일 층 레벨 상에 형성되는,
    반도체 디바이스의 제조 방법.
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