KR20120005253A - Overlay vernier of semicondutor memory device - Google Patents

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KR20120005253A
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유병화
윤석영
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주식회사 하이닉스반도체
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Abstract

PURPOSE: An overlay vernier of a semiconductor memory device is provided to prevent the contamination of a chip area by forming a daughter vernier as a structure having a bar type slit. CONSTITUTION: A mother vernier(130) is formed on a semiconductor substrate. The mother vernier comprises storage node contact of a cylinder structure capacitor. A daughter vernier(100) is formed on the mother vernier. An insulating layer for a capacitor is formed between the mother vernier and the daughter vernier. The daughter vernier comprises a bar type slit(110) which is arranged as a square photo frame shape. The bar type slit is separately placed in the edge of the square picture frame.

Description

반도체 메모리 디바이스의 오버레이 버니어{OVERLAY VERNIER OF SEMICONDUTOR MEMORY DEVICE}OVERLAY VERNIER OF SEMICONDUTOR MEMORY DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 디바이스의 오버레이 버니어에 관한 것이며, 보다 더 상세하게는 실린더 구조 캐패시터 제조 시 칩 영역의 오염을 방지할 수 있는 반도체 메모리 디바이스의 오버레이 버니어에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor fabrication technology, and more particularly, to overlay verniers of semiconductor devices, and more particularly to overlay verniers of semiconductor memory devices capable of preventing contamination of chip regions during cylinder structure capacitor fabrication.

일반적으로 포토리소그라피 공정은 웨이퍼 상에 포토레지스트막을 도포한 후 노광 및 현상을 수행하여 포토레지스트의 마스크를 형성하는 공정으로서 마스크를 필요로 하는 식각 공정이나 이온 주입 공정 등의 수행 전에 진행된다.In general, a photolithography process is a process of forming a mask of a photoresist by applying a photoresist film on a wafer and then performing exposure and development, and is performed before performing an etching process or an ion implantation process requiring a mask.

반도체 메모리 디바이스 등의 반도체 집적 디바이스의 제조 공정은 포토리소그라피 공정 등을 적용하여 다층 패턴을 형성하는 과정으로 이루어지기 때문에 상부 및 하부 층 패턴 간의 정확한 정렬(alignment)이 요구되며, 공정 전후 단계에서의 상부 및 하부 층 패턴 간의 정렬 상태를 오버레이 정확도(overlay accuracy)라는 지수로 나타내고 있어, 이러한 오버레이 정확도가 고집적 반도체 메모리 디바이스 제조에 있어 중요한 변수로서 작용하고 있다.Since the manufacturing process of a semiconductor integrated device such as a semiconductor memory device is a process of forming a multi-layered pattern by applying a photolithography process or the like, accurate alignment between upper and lower layer patterns is required, and And the alignment between the underlying layer patterns is represented by an index of overlay accuracy, which is an important variable in the manufacture of highly integrated semiconductor memory devices.

여기서, 오버레이 정확도는 웨이퍼의 스크라이브 레인(scribe lane)에 형성되는 오버레이 버니어(overlay vernier)를 이용하여 측정한다. 오버레이 버니어는 이전 공정에서 하부 층에 형성된 모 버니어와 현 공정에서 상부 층에 형성되는 자 버니어로 구성되며, 이들 두 층 사이의 오정렬(misalignment) 정도를 측정하여 이들 사이의 정렬 상태를 측정한다.Here, overlay accuracy is measured using an overlay vernier formed in a scribe lane of the wafer. The overlay vernier consists of the parent vernier formed in the lower layer in the previous process and the vernier vernier formed in the upper layer in the current process and measures the degree of misalignment between these two layers to measure the alignment between them.

통상적으로, 오버레이 버니어는 반도체 기판의 스크라이브 레인에 사각 패턴의 모 버니어를 형성한 후, 이 모 버니어를 포함한 전체 구조 상에 다음 공정을 진행하기 위한 층을 형성한 다음, 포토리소그라피 공정에서 모 버니어 영역 상의 상기 층 상에 자 버니어를 형성함으로써 형성된다.Typically, the overlay vernier forms a square pattern of mo vernier in a scribe lane of a semiconductor substrate, and then forms a layer for the next process on the entire structure including the vernier, and then the vernier region in a photolithography process. It is formed by forming a ruler vernier on the layer of the phase.

한편, 반도체 메모리 디바이스의 고집적화에 따른 디자인 룰의 급격한 감소로 인한 패턴 크기의 미세화 및 선폭 감소에 의해 제한된 면적 내에서 셀 영역의 캐패시터 용량을 증대시키기 위해, 캐패시터를 컨케이브(concave) 구조 대신 실린더 구조로 형성하고 있다.On the other hand, in order to increase the capacitor capacity of the cell region within a limited area due to the reduction in the pattern size and the line width due to the drastic reduction of the design rule due to the high integration of the semiconductor memory device, the capacitor instead of the concave structure (cylindrical structure) To form.

이러한 실린더 구조 캐패시터는, 트랜지스터가 형성된 반도체 기판과 콘택하는 스토리지 노드 콘택을 형성한 후, 식각 정지막으로서의 질화막, 희생막으로서의 몰드 산화막 및 스토리지 노드 전극의 표면적 증대를 위한 NFC(Nitride Floating Cap) 질화막으로 이루어지는 캐패시터용 절연막을 증착하고, 포토리소그라피 및 식각 공정에 의해 캐패시터용 절연막을 패터닝하여 캐패시터용 홀을 형성한 다음, 스토리지 노드 전극 물질을 증착 및 패터닝하고 딥 아웃(dip out) 공정에 의해 캐패시터용 절연막을 제거하여 실린더 구조의 스토리지 노드 전극을 형성한 다음, 그 위에 유전체막 및 플레이트 전극을 형성하는 공정을 수행하여 형성한다.The cylindrical capacitor is formed as a nitride floating film (NFC) for increasing the surface area of a nitride film as an etch stop film, a mold oxide film as a sacrificial film, and a storage node electrode after forming a storage node contact with a semiconductor substrate on which a transistor is formed. A capacitor insulating film is formed, the capacitor insulating film is patterned by a photolithography and etching process to form a capacitor hole, and then a storage node electrode material is deposited and patterned, and the capacitor insulating film is formed by a dip out process. To form a storage node electrode having a cylindrical structure, and then forming a dielectric film and a plate electrode thereon.

그런데, 스토리지 노드 콘택과 캐패시터용 홀의 오버레이 정확도를 측정하기 위한 오버레이 버니어의 경우, 모 버니어는 스토리지 노드 콘택으로 이루어지고, 자 버니어는 캐패시터용 홀 형성을 위한 마스크 패턴인 포토레지스트 물질로 이루어지게 되는데, 이때 자 버니어가 통상 박스 형상의 패턴으로 형성됨에 따라, 캐패시터용 홀 형성을 위한 캐패시터용 절연막의 패터닝 시 자 버니어 주변의 캐패시터용 절연막도 제거되게 된다. However, in the case of the overlay vernier for measuring the overlay accuracy of the storage node contact and the capacitor hole, the parent vernier is made of the storage node contact, and the vernier is made of a photoresist material which is a mask pattern for forming the hole for the capacitor. In this case, as the ruler vernier is generally formed in a box-shaped pattern, the capacitor insulation layer around the ruler vernier is also removed when the capacitor insulation layer for forming the capacitor hole is patterned.

이에 따라, 스토리지 노드 전극 형성을 위한 딥 아웃 공정 시 스크라이브 레인의 오버레이 정확도 측정 영역의 모 버니어인 스토리지 노드 콘택까지 노출되어, 심한 경우 모 버니어인 스토리지 노드 콘택이 통째로 뽑히는 현상 등이 발생하여 이물로서 칩 영역으로 유입되는 문제가 발생하게 된다.Accordingly, during the deep-out process for forming the storage node electrodes, the storage node contacts, which are the parent vernier of the overlay accuracy measurement area of the scribe lane, are exposed, and in some cases, the storage node contacts, which are the parent vernier, are pulled out. There is a problem of entering into the area.

그 결과, 반도체 메모리 디바이스의 수율 및 신뢰성이 저하된다.
As a result, the yield and reliability of the semiconductor memory device are lowered.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 실린더 구조 캐패시터 형성 시 스크라이브 레인의 오버레이 중첩도 측정 영역에 형성되는 스토리지 노드 콘택의 노출로 인한 칩 영역의 오염을 방지하여 반도체 메모리 디바이스의 수율 및 신뢰성을 개선할 수 있는 반도체 메모리 디바이스의 오버레이 버니어를 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above-described problems of the prior art, and prevents contamination of the chip region due to the exposure of the storage node contacts formed in the overlay region of the scribe lane when the cylinder structure capacitor is formed. It is an object of the present invention to provide an overlay vernier of a semiconductor memory device that can improve the yield and reliability of the device.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 본 발명에 따른 반도체 메모리 디바이스의 오버레이 버니어는, 반도체 기판; 상기 반도체 기판 상에 형성된 모 버니어; 상기 모 버니어 상에 형성된 자 버니어; 및 상기 모 버니어와 상기 자 버니어 사이에 형성된 캐패시터용 절연막을 포함하고, 상기 자 버니어는 바형 슬릿이 정사각형 사진틀 형상으로 형성된 구조를 갖는다.According to an aspect of the present invention for achieving the above technical problem, an overlay vernier of a semiconductor memory device according to the present invention, a semiconductor substrate; A parent vernier formed on the semiconductor substrate; A magnetic vernier formed on the parent vernier; And a capacitor insulating film formed between the parent vernier and the child vernier, wherein the child vernier has a structure in which bar-shaped slits are formed in a square picture frame shape.

또한, 상기 바형 슬릿은 상기 정사각형 사진틀의 각 모서리에 상기 모서리가 서로 연결되지 않도록 1개씩 이격 배치될 수도 있다.In addition, the bar-shaped slits may be spaced one by one so as not to connect the corners to each corner of the square photo frame.

또한, 상기 바형 슬릿은 상기 정사각형 사진틀의 각 모서리에 상기 모서리가 서로 연결되지 않도록 2개 이상씩 이격 배치될 수도 있다.In addition, two or more bar-shaped slits may be disposed at each corner of the square photo frame so that the corners are not connected to each other.

또한, 상기 모 버니어는 실린더 구조 캐패시터의 스토리지 노드 콘택을 포함할 수도 있다.In addition, the parent vernier may include a storage node contact of a cylindrical capacitor.

또한, 상기 자 버니어는 상기 실린더 구조 캐패시터용 홀 형성을 위한 마스크 패턴을 포함할 수도 있다.In addition, the ruler vernier may include a mask pattern for forming a hole for the cylinder structure capacitor.

또한, 상기 캐패시터용 절연막은 질화막, 몰드 산화막 및 NFC 질화막을 포함할 수도 있다.
In addition, the capacitor insulating film may include a nitride film, a mold oxide film, and an NFC nitride film.

전술한 본 발명은, 자 버니어가 바형 슬릿을 갖는 구조로 형성됨에 따라, 칩 영역의 스토리지 노드 전극 형성을 위한 딥 아웃 공정 시 모 버니어로서의 스토리지 노드 콘택 노출이 방지되어 스토리지 노드 콘택 이물로 인한 칩 영역의 오염을 방지하는 효과가 있다.According to the present invention, since the child vernier is formed in a structure having a bar-shaped slit, the storage node contact as a parent vernier is prevented during the deep-out process for forming the storage node electrode of the chip area, and thus the chip area due to the foreign matter of the storage node contact. It is effective to prevent contamination of the.

그 결과, 반도체 메모리 디바이스의 수율 및 신뢰성을 향상시키는 효과가 있다.
As a result, there is an effect of improving the yield and the reliability of the semiconductor memory device.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 디바이스의 오버레이 버니어를 나타낸 평면도,
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 디바이스의 오버레이 버니어를 나타낸 평면도.1 is a plan view illustrating an overlay vernier of a semiconductor memory device according to an embodiment of the present invention;
2 is a plan view illustrating an overlay vernier of a semiconductor memory device according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 디바이스의 오버레이 버니어를 나타낸 평면도로서, 도 1의 (B)는 도 1의 (A)에 대한 부분 확대도를 나타낸다.1 is a plan view illustrating an overlay vernier of a semiconductor memory device according to an embodiment of the present invention, and FIG. 1B illustrates a partial enlarged view of FIG. 1A.

본 실시예의 오버레이 버니어는, 실린더 구조 캐패시터에 있어서 스토리지 노드 전극용 홀과 스토리지 노드 콘택 사이의 오버레이 정확도를 측정하는데 사용되는 것이다.The overlay vernier of this embodiment is used to measure the overlay accuracy between the hole for the storage node electrode and the storage node contact in the cylindrical capacitor.

도 1을 참조하면, 반도체 기판(미도시)의 스크라이브 레인의 오버레이 버니어 측정 영역 상에 모 버니어(130)가 형성되고, 모 버니어(130) 상에 자 버니어(100)가 배치된다. Referring to FIG. 1, a parent vernier 130 is formed on an overlay vernier measurement area of a scribe lane of a semiconductor substrate (not shown), and a child vernier 100 is disposed on the parent vernier 130.

여기서, 자 버니어(100)는 바형 슬릿(110)이 정사각형 사진틀 형상으로 배치된 구조를 가지며, 바형 슬릿(110)은 정사각형 사진틀의 각 모서리에 모서리가 서로 연결되지 않도록 각각 이격 배치된다.Here, the vernier 100 has a structure in which the bar-shaped slits 110 are arranged in the shape of a square picture frame, and the bar-shaped slits 110 are spaced apart from each other so that the corners are not connected to each corner of the square picture frame.

여기서, 자 버니어(100)의 슬릿의 간격(d)은 대략 0.48㎛인 것이 바람직하다.Here, the spacing d of the slit of the child vernier 100 is approximately It is preferable that it is 0.48 micrometer.

또한, 자 버니어(100)는 캐패시터용 홀을 형성하기 위한 마스크 패턴, 즉 포토레지스트 패턴을 포함하고, 자 버니어(100) 하부에 위치하는 모 버니어(130)는 스토리지 노드 콘택을 포함한다.In addition, the child vernier 100 includes a mask pattern for forming a capacitor hole, that is, a photoresist pattern, and the parent vernier 130 disposed under the child vernier 100 includes a storage node contact.

또한, 모 버니어(130)와 자 버니어(100) 사이에는 도시되지는 않았지만 식각 정지막으로서의 질화막, 희생막으로서의 몰드 산화막 및 스토리지 노드 전극의 표면적 증대를 위한 NFC 질화막으로 이루어지는 캐패시터용 절연막이 형성된다.Although not shown, an insulating film for capacitors including a nitride film as an etch stop film, a mold oxide film as a sacrificial film, and an NFC nitride film for increasing the surface area of the storage node electrode is formed between the mother vernier 130 and the child vernier 100.

이와 같이, 자 버니어(100)가 도 1과 같은 구조를 가지게 되면, 칩 영역의 스토리지 노드 전극 형성을 위한 딥 아웃 공정 시 모 버니어(130)로서의 스토리지 노드 콘택 노출이 방지되어 이 스토리지 노드 콘택이 이물로서 칩 영역을 오염시키는 것을 방지할 수 있다. As such, when the child vernier 100 has the structure as shown in FIG. 1, the exposure of the storage node contact as the parent vernier 130 is prevented during the deep-out process for forming the storage node electrode of the chip region, so that the storage node contact is foreign. As a result, contamination of the chip region can be prevented.

즉, 실린더 구조 캐패시터를 형성하기 위해서는, 트랜지스터가 형성된 반도체 기판과 콘택하는 스토리지 노드 콘택을 형성한 후, 캐패시터용 절연막을 증착하고, 포토리소그라피 및 식각 공정에 의해 캐패시터용 절연막을 패터닝하여 캐패시터용 홀을 형성한 다음, 스토리지 노드 전극 물질을 증착 및 패터닝하고 딥 아웃 공정에 의해 캐패시터용 절연막을 제거하여 실린더 구조의 스토리지 노드 전극을 형성한 다음, 그 위에 유전체막 및 플레이트 전극을 형성하는 공정을 수행하여야 한다.That is, in order to form a cylinder structure capacitor, after forming a storage node contact in contact with a semiconductor substrate on which a transistor is formed, a capacitor insulating film is deposited, and a capacitor insulating film is patterned by photolithography and etching processes to form a capacitor hole. After forming, the storage node electrode material is deposited and patterned, and the capacitor insulating film is removed by a dip out process to form a storage node electrode having a cylindrical structure, and then a dielectric film and a plate electrode are formed thereon. .

이때, 스토리지 노드 콘택과 캐패시터용 홀의 오버레이 정확도를 측정하기 위해 도 1의 오버레이 버니어를 적용하게 되면, 캐패시터용 홀 형성을 위한 캐패시터용 절연막의 패터닝 시, 반도체 기판의 스크라이브 레인의 오버레이 정확도 측정 영역에서는 자 버니어(100)의 슬릿(110) 하부로 노출되는 캐패시터용 절연막만이 제거되게 된다.In this case, when the overlay vernier of FIG. 1 is applied to measure the overlay accuracy of the storage node contact and the capacitor hole, the overlay vernier of FIG. 1 is used in the overlay accuracy measurement area of the scribe lane of the semiconductor substrate during the patterning of the capacitor insulation layer for forming the capacitor hole. Only the insulating film for the capacitor exposed under the slit 110 of the vernier 100 is removed.

이에 따라, 칩 영역의 스토리지 노드 전극 형성을 위한 딥 아웃 공정 시 오버레이 정확도 측정 영역에 위치하는 모 버니어인 스토리지 노드 콘택의 노출이 차단되어, 스토리지 노드 콘택 물질로 인한 칩 영역의 오염을 방지할 수 있게 되는 것이다.Accordingly, the exposure of the storage node contact, which is the parent vernier positioned in the overlay accuracy measurement area, is prevented during the dip-out process for forming the storage node electrode of the chip area, thereby preventing contamination of the chip area due to the storage node contact material. Will be.

따라서, 도 1과 같은 오버레이 버니어를 적용하게 되면 반도체 메모리 디바이스의 수율 및 신뢰성을 향상시킬 수 있게 된다.Therefore, when the overlay vernier as shown in FIG. 1 is applied, the yield and the reliability of the semiconductor memory device can be improved.

또 다른 실시예로, 자 버니어(100)가 4개의 바형 슬릿(110)만을 구비하는 경우 외에 바형 슬릿(110)의 개수를 증가시킬 수도 있다.In another embodiment, the number of bar-shaped slits 110 may be increased in addition to the case where the ruler vernier 100 includes only four bar-shaped slits 110.

도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 디바이스의 오버레이 버니어를 나타낸 평면도이다.2 is a plan view illustrating an overlay vernier of a semiconductor memory device according to another embodiment of the present invention.

도 2에 도시된 바와 같이, 자 버니어(100)가 정사각형 사진틀의 각 모서리에 각각, 2개 이상, 바람직하게 3개씩 바형 슬릿(121, 122, 123)이 배치되는 구조를 갖도록 형성되며, 각각의 바형 슬릿(121, 122, 123)은 정사각형 사진틀 형상의 각 모서리가 연결되지 않도록 서로 이격되어 배치된다.As shown in FIG. 2, the ruler vernier 100 is formed to have a structure in which at least two, preferably three bar-shaped slits 121, 122, and 123 are disposed at each corner of the square picture frame. The bar-shaped slits 121, 122, and 123 are spaced apart from each other so that each corner of the square photo frame is not connected.

또한, 이 경우 자 버니어(100)의 각 슬릿(121, 122, 123)의 간격(d1)은 대략 0.144㎛인 것이 바람직하고, 슬릿(121, 122, 123) 사이의 간격(d2)는 대략 0.216㎛인 것이 바람직하다.In this case, the interval d1 between the slits 121, 122, and 123 of the child vernier 100 is preferably about 0.144 μm, The spacing d2 between the slits 121, 122, 123 is approximately It is preferable that it is 0.216 micrometer.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical spirit of the present invention has been described in detail according to the above embodiments, it should be noted that the above embodiments are for the purpose of description and not of limitation. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

100 : 자 버니어
110, 120, 121, 122, 123 : 슬릿
130 : 모 버니어
d, d1 : 슬릿의 간격 d2 : 슬릿 사이의 거리100: ruler vernier
110, 120, 121, 122, 123: Slit
130: Mod Vernier
d, d1: distance between slits d2: distance between slits

Claims (6)

반도체 기판;
상기 반도체 기판 상에 형성된 모 버니어;
상기 모 버니어 상에 형성된 자 버니어; 및
상기 모 버니어와 상기 자 버니어 사이에 형성된 캐패시터용 절연막을 포함하고,
상기 자 버니어는 바형 슬릿이 정사각형 사진틀 형상으로 배치된 구조를 갖는, 반도체 메모리 디바이스의 오버레이 버니어.
A semiconductor substrate;
A parent vernier formed on the semiconductor substrate;
A magnetic vernier formed on the parent vernier; And
A capacitor insulating film formed between the parent vernier and the child vernier,
Wherein said ruler vernier has a structure in which bar-shaped slits are arranged in a square picture frame shape.
제 1 항에 있어서,
상기 바형 슬릿은 상기 정사각형 사진틀의 각 모서리에 상기 모서리가 서로 연결되지 않도록 1개씩 이격 배치되는, 반도체 메모리 디바이스의 오버레이 버니어.
The method of claim 1,
Wherein the bar-shaped slits are spaced one by one from each corner of the square frame so that the corners are not connected to each other.
제 1 항에 있어서,
상기 바형 슬릿은 상기 정사각형 사진틀의 각 모서리에 상기 모서리가 서로 연결되지 않도록 2개 이상씩 이격 배치되는, 반도체 메모리 디바이스의 오버레이 버니어.
The method of claim 1,
And at least two bar-shaped slits at each corner of the square frame so that the corners are not connected to each other.
제 1 항에 있어서,
상기 모 버니어는 실린더 구조 캐패시터의 스토리지 노드 콘택을 포함하는, 반도체 메모리 디바이스의 오버레이 버니어.
The method of claim 1,
Wherein the parent vernier comprises a storage node contact of a cylinder structure capacitor.
제 4 항에 있어서,
상기 자 버니어는 상기 실린더 구조 캐패시터용 홀 형성을 위한 마스크 패턴을 포함하는, 반도체 메모리 디바이스의 오버레이 버니어.
The method of claim 4, wherein
And the ruler vernier includes a mask pattern for forming a hole for the cylinder structure capacitor.
제 1 항, 제 4 항 또는 제 5 항에 있어서,
상기 캐패시터용 절연막은 질화막, 몰드 산화막 및 NFC 질화막을 포함하는, 반도체 메모리 디바이스의 오버레이 버니어.The method according to claim 1, 4 or 5,
And the insulating film for the capacitor includes a nitride film, a mold oxide film, and an NFC nitride film.
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