KR100672174B1 - Method of fabricating alignment key in semiconductor device - Google Patents

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KR100672174B1 KR1020050055009A KR20050055009A KR100672174B1 KR 100672174 B1 KR100672174 B1 KR 100672174B1 KR 1020050055009 A KR1020050055009 A KR 1020050055009A KR 20050055009 A KR20050055009 A KR 20050055009A KR 100672174 B1 KR100672174 B1 KR 100672174B1
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Abstract

본 발명은 반도체 소자의 정렬키 형성 방법에 관한 것으로, 소자 분리 영역에 트렌치형 소자 분리막을 형성할 때 스크라이브 영역에도 트렌치형 소자 분리막을 형성하고, 스크라이브 영역의 트렌치형 소자 분리막이 노출되도록 상부막을 형성한 후 플로팅 게이트용 폴리 실리콘막을 돌출시켜 후속 유전체막과 캡핑 폴리 실리콘막이 단차를 갖고 형성되도록 함으로써, 상기 단차를 이용하여 게이트 마스크를 정렬시킴으로써, 단차 변화에 의한 정렬 신호의 변화를 방지할 수 있는 반도체 소자의 정렬키 형성 방법이 개시된다.The present invention relates to a method of forming an alignment key of a semiconductor device, wherein when forming a trench type device isolation layer in a device isolation region, a trench type device isolation layer is formed in a scribe region, and an upper layer is formed to expose the trench type device isolation layer in the scribe region. Then, the polysilicon film for the floating gate is extruded so that the subsequent dielectric film and the capping polysilicon film are formed with a step, and the gate mask is aligned using the step, thereby preventing the change of the alignment signal due to the step difference. A method of forming an alignment key of a device is disclosed.

정렬키, 캡핑 폴리실리콘막, TAT, 게이트 마스크 Alignment Key, Capping Polysilicon Film, TAT, Gate Mask

Description

반도체 소자의 정렬키 형성 방법{Method of fabricating alignment key in semiconductor device}Method of fabricating alignment key in semiconductor device

도 1은 종래의 반도체 소자의 정렬키 형성 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of forming a alignment key of a conventional semiconductor device.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 정렬키 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2F are cross-sectional views of devices for describing a method of forming an alignment key of a semiconductor device according to the present invention.

도 3은 반도체 소자의 캐패시턴스에 관한 커플링 비의 관계를 설명하기 위한 소자의 구성도이다.3 is a configuration diagram of an element for explaining a relationship of a coupling ratio with respect to capacitance of a semiconductor element.

<도면의 주요 부분에 대한 설명>Description of the main parts of the drawing

10, 100 : 반도체 기판 101 : 하드 마스크 패턴10, 100: semiconductor substrate 101: hard mask pattern

102 : 트렌치 11, 103 : 절연막102 trench 11, 103 insulating film

12, 104 : 터널 산화막 13, 105 : 폴리 실리콘막12, 104 tunnel oxide film 13, 105 polysilicon film

106 : 유전체막 107 : 캡핑 폴리 실리콘막106: dielectric film 107: capping polysilicon film

본 발명은 반도체 소자의 정렬 키 형성 방법에 관한 것으로, 특히 플래시 메모리 셀이나 트랜지스터의 게이트 마스크를 정렬 시킬때 사용되는 반도체 소자의 정렬키 형성 방법에 관한 것이다.The present invention relates to a method of forming an alignment key of a semiconductor device, and more particularly, to a method of forming an alignment key of a semiconductor device used when aligning a gate mask of a flash memory cell or a transistor.

일반적으로, 반도체 소자의 제조 공정은 막 증착, 패터닝, 이온 주입 및 열처리 공정 등으로 이루어져 있다. 이 중 패터닝 공정은 피 식각층을 구비한 반도체 기판 상에 감광막을 도포한 후, 이를 노광 및 현상하여 감광막 패턴을 형성하고, 감광막 패턴을 이용하여 피 식각층을 식각하는 방식으로 이루어진다.In general, a semiconductor device manufacturing process includes a film deposition, patterning, ion implantation, and heat treatment process. The patterning process is performed by coating a photoresist on a semiconductor substrate having an etched layer, exposing and developing the photoresist to form a photoresist pattern, and etching the etching layer using the photoresist pattern.

노광 공정을 진행함에 있어서, 반도체 기판과 노광 마스크간의 정렬은 매우 중요하다. 이것은 반도체 기판과 노광 마스크 간의 정확한 정렬이 이루어져야만 임의의 패턴을 반도체 기판 상의 정확한 위치에 원하는 크기로 형성할 수 있기 때문이다.In carrying out the exposure process, alignment between the semiconductor substrate and the exposure mask is very important. This is because any pattern can be formed to a desired size at a precise position on the semiconductor substrate only if the precise alignment between the semiconductor substrate and the exposure mask is made.

따라서, 통상의 반도체 제조 공정에서는 노광 공정시의 반도체 기판과 레티클 간의 정렬을 위해 기판의 스크라이브 영역에 정렬키를 형성하고 있다.Therefore, in the conventional semiconductor manufacturing process, an alignment key is formed in the scribe area of the substrate for alignment between the semiconductor substrate and the reticle during the exposure process.

도 1은 종래의 소자 분리 공정에서 후속 게이트 공정에서 이용할 정렬키를 형성하는 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of forming an alignment key for use in a subsequent gate process in a conventional device isolation process.

도 1을 참조하면, 반도체 기판(10) 상에 트렌치를 형성하고, 트렌치를 포함한 반도체 기판(10) 전체 구조 상에 절연막을 형성한다. 그 후, CMP 공정으로 절연막을 연마하여 소자 분리막(11)을 형성한다. 그 후, 키 오픈 및 식각 공정을 실시 하여 소자 분리막(11)의 상부를 소정의 두께만큼 식각한다. 즉, 소자 분리막(11)의 최상부가 반도체 기판(10)의 최상부 보다 낮게 식각한다. 그 후, 돌출된 반도체 기판(10)의 측벽과 상부면에 터널 산화막(12)을 형성한다. 그 후, 터널 산화막(12)을 포함한 반도체 기판(10) 전체 구조 상에 플로팅 게이트 형성용 폴리 실리콘막(13)을 형성한다. 이 때, 발생되는 폴리 실리콘막(13)의 단차(X4)를 이용하여 게이트 마스크를 정렬시킨다.Referring to FIG. 1, a trench is formed on the semiconductor substrate 10, and an insulating film is formed on the entire structure of the semiconductor substrate 10 including the trench. Thereafter, the insulating film is polished by the CMP process to form the device isolation film 11. Thereafter, a key opening and etching process is performed to etch the upper portion of the device isolation layer 11 by a predetermined thickness. That is, the top of the device isolation layer 11 is etched lower than the top of the semiconductor substrate 10. Thereafter, the tunnel oxide film 12 is formed on the sidewalls and the top surface of the protruding semiconductor substrate 10. Thereafter, the floating silicon-forming polysilicon film 13 is formed on the entire structure of the semiconductor substrate 10 including the tunnel oxide film 12. At this time, the gate mask is aligned using the step X4 of the polysilicon film 13 generated.

정렬 오차는 리소그라피(lithography) 공정 스텝에서 정렬 신호(align signal)를 측정하여 구하는데, 이때 폴리 실리콘막(13)의 단차(X4)는 잔류하는 절연막(11)의 두께(X1)와 폴리 실리콘막(13)의 두께(X2)와 트렌치의 깊이(X3)에 따라 변한다. 한편 게이트 마스크의 정렬 오차 측정 시, 폴리 실리콘막(13)의 단차(X4)의 변화에 의해 정렬 신호의 오차가 발생되고, 이로 인해 정렬 오차의 정확성이 낮아지는 문제점이 발생된다. 또한 단차(X4)를 형성하기 위하여 정렬키 오픈 마스크 공정, 소자 분리막 식각 공정, 포토 레지스트 제거 공정, 세정 공정 등이 필요 하므로 반도체 소자의 TAT(turn around time)가 증가하는 문제점이 발생된다.The alignment error is obtained by measuring an alignment signal in a lithography process step, wherein the step X4 of the polysilicon film 13 is determined by the thickness X1 of the remaining insulating film 11 and the polysilicon film. It varies depending on the thickness X2 of 13 and the depth X3 of the trench. On the other hand, when measuring the alignment error of the gate mask, an error of the alignment signal is generated by the change of the step X4 of the polysilicon film 13, which causes a problem that the accuracy of the alignment error is lowered. In addition, since the alignment key open mask process, the device isolation layer etching process, the photoresist removing process, and the cleaning process are required to form the step X4, the TAT (turn around time) of the semiconductor device is increased.

따라서, 소자 분리 영역에 트렌치형 소자 분리막을 형성할 때 스크라이브 영역에도 트렌치형 소자 분리막을 형성하고, 스크라이브 영역의 트렌치형 소자 분리막이 노출되도록 상부막을 형성한 후 플로팅 게이트용 폴리 실리콘막을 돌출시켜 후속 유전체막과 캡핑 폴리 실리콘막이 단차를 갖고 형성되도록 함으로써, 상기 단 차를 이용하여 게이트 마스크를 정렬시킴으로써, 단차 변화에 의한 정렬 신호의 변화를 방지하는데 있다.Therefore, when the trench isolation device is formed in the device isolation region, the trench isolation device is also formed in the scribe region, and the top layer is formed to expose the trench isolation device in the scribe region. By forming the film and the capping polysilicon film with a step, the gate mask is aligned using the step, thereby preventing the change of the alignment signal due to the step change.

또한 정렬키를 형성하기 위한 정렬키 오픈 마스크 공정, 소자 분리막 식각 공정, 포토 레지스트 제거 공정, 세정 공정등이 생략되어 반도체 소자의 TAT(turn around time)를 감소시키는데 있다.In addition, the alignment key open mask process, the device isolation layer etching process, the photoresist removing process, and the cleaning process for forming the alignment key are omitted, thereby reducing the turn-around time (TAT) of the semiconductor device.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 정렬키 형성 방법을 설명하기 위한 소자의 단면도이다. 도 2a 내지 도 2f를 참조하여 본 발명에 따른 반도체 소자의 정렬키 형성 방법을 상세히 설명하면 다음과 같다.2A to 2F are cross-sectional views of devices for describing a method of forming an alignment key of a semiconductor device according to the present invention. A method of forming an alignment key of a semiconductor device according to the present invention will be described in detail with reference to FIGS. 2A through 2F as follows.

도 2a를 참조하면, 반도체 기판(100) 상에 하드 마스크막을 형성하고, 노광 및 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴(101)을 형성한다. 그 후, 하드 마스크 패턴(101)을 식각 마스크로 이용하는 식각 공정으로 반도체 기판(100)을 식각하여 트렌치(102)를 형성한다. 이 때, 트렌치(102)는 소자들이 형성되는 다이(Die)의 소자 분리 영역(미도시) 뿐만 아니라 스크라이브 영역에도 소정 의 패턴으로 형성된다.Referring to FIG. 2A, a hard mask layer is formed on the semiconductor substrate 100, and the hard mask layer is etched by an exposure and etching process to form a hard mask pattern 101. Thereafter, the trench 100 is formed by etching the semiconductor substrate 100 by an etching process using the hard mask pattern 101 as an etching mask. At this time, the trench 102 is formed in a predetermined pattern in the scribe region as well as the element isolation region (not shown) of the die (Die) in which the elements are formed.

도 2b를 참조하면, 트렌치(102)를 포함한 반도체 기판(100) 상에 절연막(103)을 형성한다. 절연막(103)은 HDP 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 2B, an insulating film 103 is formed on the semiconductor substrate 100 including the trench 102. The insulating film 103 is preferably formed of an HDP oxide film.

도 2c를 참조하면, 하드 마스크 패턴(101)이 노출되도록 CMP(Chemical Mechanical Polishing) 공정으로 절연막을 연마하여 소자 분리 영역과 스크라이브 영역에 소자 분리막(103)을 동시에 형성한다. 그 후, 하드 마스크 패턴(101)을 제거한다. 하드 마스크 패턴(101)이 제거되면서 소자 분리막(103)의 상단부가 반도체 기판(100)의 표면 보다 높게 돌출된 소자 분리막(103)의 상단부가 노출된다.Referring to FIG. 2C, the insulating film is polished by a chemical mechanical polishing (CMP) process to expose the hard mask pattern 101, thereby simultaneously forming the device isolation film 103 in the device isolation region and the scribe region. Thereafter, the hard mask pattern 101 is removed. As the hard mask pattern 101 is removed, an upper end portion of the device isolation layer 103 having the upper end portion of the device isolation layer 103 protruding higher than the surface of the semiconductor substrate 100 is exposed.

도 2d를 참조하면, 노출된 반도체 기판(100) 상에 터널 산화막(104)을 형성한다. 그 후, 터널 산화막(104)을 포함한 반도체 기판(100) 전체 구조 상에 플로팅 게이트용 폴리 실리콘막(105)을 형성한다. 폴리 실리콘막(105)은 플래시 메모리 셀의 플로팅 게이트나 트랜지스터의 게이트를 형성하기 위하여 형성된다.Referring to FIG. 2D, a tunnel oxide film 104 is formed on the exposed semiconductor substrate 100. Thereafter, the floating silicon polysilicon film 105 is formed on the entire structure of the semiconductor substrate 100 including the tunnel oxide film 104. The polysilicon film 105 is formed to form a floating gate of a flash memory cell or a gate of a transistor.

도 2e를 참조하면, 소자 분리막(103)이 노출되도록 CMP 공정으로 폴리 실리콘막(105)을 연마한다. 이로써, 폴리 실리콘막(105)은 소자 분리막(103)의 돌출부 사이에만 잔류된다.Referring to FIG. 2E, the polysilicon film 105 is polished by a CMP process so that the device isolation film 103 is exposed. Thus, the polysilicon film 105 remains only between the protrusions of the device isolation film 103.

도 2f를 참조하면, 플로팅 게이트와 유전체 막간의 커플링 비를 증가시키기 위하여 소자 분리막(103)의 상부를 600Å~ 1000Å 식각 한다. 따라서, 폴리 실리콘막(105)의 상부가 600Å~ 1000Å 높이로 돌출된다. 그 후, 돌출된 폴리 실리콘막(105)을 포함한 반도체 기판(100) 전체 구조 상에 유전체막(106)을 형성한다. 유전체막(106)은 제 1 산화막, 질화막, 제 2 산화막이 순차적으로 적층된 ONO 구조를 사용하는 것이 바람직하다. 그 후, 유전체막(106)을 포함한 반도체 기판(100) 전체 구조 상에 캡핑 폴리 실리콘막(107)을 형성한다. 캡핑 폴리 실리콘막(107)은 후속 세정 공정 시 유전체막(106)의 손상을 방지하기 위하여 형성된다. 불투명성인 캡핑 폴리 실리콘막(107)은 돌출된 폴리 실리콘막(105)에 의해 600Å~1000Å의 단차(XX1)를 가지게 된다. 따라서, 단차(XX1)을 이용한 정렬 신호를 이용하여 정렬 오차를 측정한다.Referring to FIG. 2F, in order to increase the coupling ratio between the floating gate and the dielectric layer, the upper portion of the device isolation layer 103 is etched 600 μs to 1000 μs. Therefore, the upper portion of the polysilicon film 105 protrudes to a height of 600 kPa to 1000 kPa. Thereafter, the dielectric film 106 is formed on the entire structure of the semiconductor substrate 100 including the protruding polysilicon film 105. The dielectric film 106 preferably uses an ONO structure in which a first oxide film, a nitride film, and a second oxide film are sequentially stacked. Thereafter, a capping polysilicon film 107 is formed on the entire structure of the semiconductor substrate 100 including the dielectric film 106. The capping polysilicon film 107 is formed to prevent damage to the dielectric film 106 during subsequent cleaning processes. The opaque capping polysilicon film 107 has a step XX1 of 600 mW to 1000 mW by the protruding polysilicon film 105. Therefore, the alignment error is measured using the alignment signal using the step XX1.

참고적으로, 플로팅 게이트와 유전체 막간의 커플링 비를 증가시키기 위하여 소자 분리막의 상부를 식각 하는 이유에 대해서 도 3을 참조하여 설명하면 다음과 같다.For reference, a reason for etching the upper portion of the device isolation layer in order to increase the coupling ratio between the floating gate and the dielectric layer will be described below with reference to FIG. 3.

일반적으로 플래시 메모리 셀은 내부적으로 플로팅 게이트에 우기덴 포텐셜에 의해 동작된다. 플로팅 게이트 포텐셜은 주변부 전극의 포텐셜과 자체 트랩 차지량에 의해 결정된다. 각 전극과 플로팅 게이트는 전도체이면서, 그 중간에 유전체막이 형성되어 있으므로, 기본적으로 플로팅 게이트를 중심으로 4단자의 캐패시터들이 병렬 연결된 구조이다. 따라서, 플로팅 게이트의 토탈 캐패시턴스는 4 단자의 캐패시턴스의 합이며, 각 단자는 토탈 캐패시턴스에서 각 단자의 캐패시턴스에 따른 비율만큼 플로팅 게이트에 영향을 준다. 이것을 커플링 비라 한다. 플로팅 게이트의 포텐셜은 각 단자에 인가된 바이어스에 각 단자의 커플링 비를 곱한 값들의 총합이 플로팅 게이트에 유기된 포텐셜이다. 여기에 플로팅 게이트의 차지량의 증감이 더해진다. 커플링 비는 개패시턴스 값에 의존하므로 캐패시터의 면적과 유전체막의 두께에 영향을 받는다. 따라서, 터널 산화막과 유전체막의 두께, 소자 분리 막의 임계치수, 플로팅 게이트 오버랩 웡(overlap wing)과 두께가 주요 변수가 된다. 이러한 요인으로 인하여 In general, flash memory cells are internally operated by a Ugiden potential on a floating gate. The floating gate potential is determined by the potential of the peripheral electrode and its own trap charge. Since each electrode and the floating gate are conductors and a dielectric film is formed therebetween, basically, four terminals of capacitors are connected in parallel with respect to the floating gate. Therefore, the total capacitance of the floating gate is the sum of the capacitances of the four terminals, and each terminal affects the floating gate by the ratio according to the capacitance of each terminal in the total capacitance. This is called a coupling ratio. The potential of the floating gate is the potential of the sum of the values of the bias applied to each terminal multiplied by the coupling ratio of each terminal to the floating gate. This increases or decreases the charge amount of the floating gate. Since the coupling ratio depends on the capacitance value, it is influenced by the area of the capacitor and the thickness of the dielectric film. Therefore, the main variables are the thickness of the tunnel oxide film and the dielectric film, the critical dimension of the device isolation film, the floating gate overlap wing and the thickness. Due to these factors

소자 분리막을 식각하여 유전체막과 플로팅 게이트의 계면을 넓혀 커플링 비를 증가 시킨다.The device isolation layer is etched to increase the coupling ratio by widening the interface between the dielectric layer and the floating gate.

상술한 바와 같이 본 발명에 따르면, 단차를 형성하기 위하여 정렬키 오픈 마스크 공정, 소자 분리막 식각 공정, 포토 레지스트 제거 공정, 세정 공정 등이 추가로 필요 하지 않아 반도체 소자의 TAT가 감소하게 된다. 또한 캡핑 폴리 실리콘막의 단차를 이용하여 정렬 오차를 측정함으로써, 정렬 오차에 영향을 주는 요소는 식각되는 소자 분리막의 두께이다. 따라서, 정렬 신호의 변화 요인이 감소함에 따라 게이트 마스크를 정확하게 정렬시킬 수 있다.As described above, according to the present invention, an alignment key open mask process, a device isolation layer etching process, a photoresist removing process, a cleaning process, and the like are not required to form a step, thereby reducing the TAT of the semiconductor device. In addition, by measuring the alignment error using the step of the capping polysilicon film, the factor influencing the alignment error is the thickness of the device isolation film to be etched. Therefore, as the change factor of the alignment signal decreases, the gate mask can be accurately aligned.

상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명에 따르면, 소자 분리 영역에 트렌치형 소자 분리막을 형성할 때 스크라이브 영역에도 트렌치형 소자 분리막을 형성하고, 스크라이브 영역의 트렌치형 소자 분리막이 노출되도록 상부막을 형성한 후 플로팅 게이트용 폴리 실리콘막을 돌출시켜 후속 유전체막과 캡핑 폴리 실리콘막이 단차를 갖고 형성되도록 함으로써, 상기 단차를 이용하여 게이트 마스크를 정렬시킴으로써, 단차 변화에 의한 정렬 신호의 변화가 방지된다.According to the present invention, when the trench isolation device is formed in the device isolation region, the trench isolation device is also formed in the scribe region, the top layer is formed to expose the trench isolation device in the scribe region, and then the polysilicon film for the floating gate is extruded. By making the subsequent dielectric film and the capping polysilicon film have a step, the gate mask is aligned using the step, thereby preventing the change of the alignment signal due to the step change.

또한 정렬키를 형성하기 위한 정렬키 오픈 마스크 공정, 소자 분리막 식각 공정, 포토 레지스트 제거 공정, 세정 공정등이 생략되어 반도체 소자의 TAT(turn around time)가 감소한다.In addition, the alignment key open mask process, the device isolation layer etching process, the photoresist removing process, and the cleaning process for forming the alignment key are omitted, thereby reducing the turn-around time (TAT) of the semiconductor device.

Claims (3)

반도체 기판의 소자 영역과 스크라이브 영역에 트렌치를 형성하는 단계;Forming trenches in the device and scribe regions of the semiconductor substrate; 상기 트렌치에 절연막을 형성하여 소자 분리막을 형성하는 단계;Forming an isolation layer by forming an insulating layer on the trench; 상기 소자 분리막을 포함한 반도체 기판 전체 구조 상에 플로팅 게이트용 폴리 실리콘막을 형성하는 단계;Forming a polysilicon film for a floating gate on the entire structure of the semiconductor substrate including the device isolation film; CMP 공정을 상기 소자 분리막이 노출될때까지 진행하여 플로팅 게이트를 형성하는 단계;Performing a CMP process until the device isolation layer is exposed to form a floating gate; 노출된 상기 소자 분리막을 소정 두께 만큼 식각 하여 상기 소정 두께 만큼 상기 플로팅 게이트를 돌출 시키는 단계;Etching the exposed device isolation layer by a predetermined thickness to protrude the floating gate by the predetermined thickness; 돌출된 상기 플로팅 게이트를 포함한 반도체 기판 상에 유전체막과 캡핑 폴리 실리콘막을 순차적으로 적층하여 상기 스크라이브 영역에 형성된 상기 캡핑 폴리 실리콘막이 단차를 갖도록 형성하는 단계를 포함하는 반도체 소자의 정렬키 형성 방법.And sequentially stacking a dielectric film and a capping polysilicon film on the semiconductor substrate including the protruding floating gate, so that the capping polysilicon film formed in the scribe region has a step. 제 1 항에 있어서,The method of claim 1, 상기 돌출된 플로팅 게이트의 높이로 인하여 상기 캡핑 폴리 실리콘막이 단차를 갖는 반도체 소자의 정렬키 형성 방법.And a step of forming the capping polysilicon layer due to the height of the protruding floating gate. 제 1 항에 있어서,The method of claim 1, 상기 소정 두께는 600Å~1000Å인 반도체 소자의 정렬키 형성 방법.And the predetermined thickness is 600Å to 1000 정렬.
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