KR20110138515A - 아날로그 디지털 변환 장치 및 방법 - Google Patents

아날로그 디지털 변환 장치 및 방법 Download PDF

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Abstract

아날로그 디지털 변환 장치 및 방법이 개시된다. 개시된 아날로그 디지털 변환 장치는 아날로그 신호를 N(소정의 자연수임)비트의 디지털 신호로 변환하여 출력하는 아날로그 디지털 변환 장치로서, 클록 신호를 시간 지연시키기 위한 제1 지연부 및 제2 지연부를 포함하는 지연 라인 - 상기 제1 지연부 및 상기 제2 지연부는 직렬 연결됨 -; 상기 클록 신호 및 상기 지연 라인을 통해 출력되는 지연 클록 신호간의 위상 차를 검출하여 검출 신호를 생성하는 위상 검출부; 상기 검출 신호에 기초하여 상기 제1 지연부에 의한 제1 지연 시간을 제어하기 위한 제1 제어 신호를 생성하는 제1 지연 시간 제어부; 및 상기 검출 신호 및 상기 아날로그 신호에 기초하여 상기 제2 지연부에 의한 제2 지연 시간을 제어하기 위한 제2 제어 신호를 생성하는 제2 지연 시간 제어부를 포함하되, 상기 제2 지연 시간 제어부는 상기 검출 신호에 기초하여 N비트의 제2 디지털 신호를 생성하고, 상기 N비트의 제2 디지털 신호 및 상기 아날로그 신호에 기초하여 상기 제2 제어 신호를 생성하며, 상기 N비트의 제2 디지털 신호를 상기 변환된 N비트의 디지털 신호로서 출력한다.

Description

아날로그 디지털 변환 장치 및 방법{APPARATUS AND METHOD FOR CONVERTING ANALOG TO DIGITAL}
본 발명의 실시예들은 아날로그 디지털 변환 장치 및 방법에 관한 것으로서, 더욱 상세하게는 전압 영역에서의 신호를 시간 영역에서의 신호로 변환하여 아날로그-디지털 변환하는 장치 및 방법에 관한 것이다.
최근에 개발되고 있는 VLSI(Very Large Scale Integration) 회로에서는 아날로그 회로와 디지털 회로간의 인터페이스를 중심으로 하나의 시스템에 온-칩화하는 추세를 나타내고 있다. 즉, 하나의 칩위에 디램(DRAM) 또는 플래시 메모리(Flash Memory)와 같은 표준형 반도체와 특정한 표준이 없이 고객의 요구에 맞추는 주문형 반도체(ASIC: Application Specific Integrated Circuit) 등과 같은 다양한 기능을 수행하는 반도체들을 하나의 회로로 구성한다
특히, 최근에 출시되는 이동통신 단말기, 디지털 카메라, MP3 플레이어, 캠코더, 개인휴대정보단말기(PDA: Personal Digital Assistants) 등과 같은 장치들은 소형화 및 경량화되는 추세에 있고, 동시에 휴대성의 측면이 강조됨에 따라 가능한 적은 면적을 차지하면서 최소한의 전력을 소모하는 회로 설계 기술의 필요성이 증대되고 있다.
또한, 최근에는 대부분의 고성능 전자 시스템의 설계가 디지털 신호 처리 기법을 중심으로 이루어지고 있기 때문에 아날로그 신호를 디지털 영역에서 빠르게 처리할 수 있는 신호로 변환시킬 수 있도록 빠른 샘플링 속도와 높은 해상도를 가지면서 동시에 적은 면적을 차지하고 최소의 전력을 소모하는 아날로그 디지털 변환 장치(ACD: Analog-to-Digital Converter)의 필요성 역시 점점 커지고 있다.
그 이외에도 아날로그 디지털 변환 장치는 광대역 모뎀등과 같은 통신 분야, 고화질 텔레비전(High Definition TV), 위성수신 셋톱 박스(Set-Top box)등과 같은 영상 신호 처리 분야에도 널리 쓰이며, 의료분야, 음성 인식, 센서등과 같은 다양한 분야에서 응용된다.
아날로그 디지털 변환 장치는 연속적인 값을 표현하는 아날로그 형태의 입력 신호를 이산적인 양을 표현하는 디지털 형태의 신호(디지털 코드값)으로 변환한다. 일례로, 아날로그 디지털 변환 장치는 아날로그 형태의 전압 신호를 내부의 기준 전압 신호와 비교하여 디지털 신호로 변환할 수 있다. 아날로그 디지털 변환 장치로서, 델타 시그마(Delta Sigma)를 이용한 오버샘플링 컨버터(Oversampling Converter), 파이프라인 컨버터(Pipelined Converter), 플래시 컨버터(Flash converter) 등이 주로 사용되고 있다.
전압 영역에서의 신호를 처리하는 종래의 아날로그 디지털 변환 장치는 반도체 칩의 집적도가 점점 증가함에 따라 미세한 반도체 제조 공정에 따라 제조되어야 하고, 반도체 칩의 크기가 감소로 인해 공급 전압이 감소하여 신호 대 잡음비(SNR: Signal to Noise Ratio)가 낮아지게 되며, CMOS 공정의 발달로 인한 공급 전압의 감소로 인해 변환 가능한 최대 전압 범위(즉, 다이나믹 레인지(Dynamic Range))가 감소될 수 있다는 단점이 있었다. 이에 따라, 전압 영역에서의 신호를 시간 영역에서의 신호로 변환하여 아날로그-디지털 변환을 수행하는 아날로그 디지털 변환 장치(이하, "시간 영역 아날로그 디지털 변환 장치"라고 함)가 도입되었다.
시간 영역 아날로그 디지털 변환 장치는 전압 영역의 신호를 시간 영역의 신호로 변환하는 과정에서 선형인 구간을 사용해야 한다. 다시 말해, 비선형(nonlinear)인 구간을 사용하여 아날로그-디지털 변환을 수행한다면, 입력 전압에 따른 시간 지연의 변화가 달라지기 때문에 입력 전압에 따라 아날로그 디지털 변환 장치의 해상도(resolution)가 달라지게 되는 문제점으로 인해, 시간 영역 아날로그 디지털 변환 장치는 선형 구간을 사용하여 아날로그-디지털 변환을 수행한다.
따라서, 종래의 시간 영역 아날로그 디지털 변환 장치는 전압 영역의 신호를 시간 영역의 신호로 선형적으로 변환하기 위하여 지연 셀(Delay Cell)로 구성된 시간 지연 블록을 사용하여 아날로그-디지털 변환을 수행하였다. 특히, 종래의 시간 영역 아날로그 디지털 변환 장치는 도 1에 도시된 바와 같이 서로 다른 2개의 시간 지연 블록을 통해 아날로그 입력 신호의 전압과 기준 신호의 전압에 비례하는 시간 지연의 정도를 생성하였다.
그러나, 시간 영역 아날로그 디지털 변환 장치를 제작함에 있어서, 온도 및 공급 전압 등의 변화로 인해 각 시간 지연 블록에서 변환되는 시간 지연의 정도는 계속해서 변화하게 되는데, 이는 결과적으로 아날로그 디지털 변환 장치의 해상도를 떨어뜨리고, ENOB(Effective Number Of Bit)을 감소시켜 아날로그 디지털 변환 장치의 전체적인 성능을 열화시키는 문제점이 있었다.
또한, 종래의 시간 영역 아날로그 디지털 변환 장치의 경우, 2개의 시간 지연 블록을 사용하기 때문에 두 시간 지연 블록의 불일치가 발생할 수 있는데, 이와 같은 불일치가 발생한 경우 지연 시간 사이에 오프셋(offset)이 발생하여 위상 검출기에서 2개의 지연 시간 정도를 비교함에 있어 일정한 위상만큼 해상도가 떨어지는 문제점이 있었다.
상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 낮은 공급 전압에서도 저전력으로 높은 해상도를 낼 수 있는 아날로그 디지털 변환 장치 및 방법을 제안하고자 한다.
또한, 본 발명의 다른 목적은 종래의 시간 영역 아날로그 디지털 변환 장치 및 방법에서 발생하는 비선형성 문제를 해결할 수 있는 아날로그 디지털 변환 장치 및 방법을 제안하는 것이다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 일실시예에 따르면, 아날로그 신호를 N(소정의 자연수임)비트의 디지털 신호로 변환하여 출력하는 아날로그 디지털 변환 장치에 있어서, 클록 신호를 시간 지연시키기 위한 제1 지연부 및 제2 지연부를 포함하는 지연 라인 - 상기 제1 지연부 및 상기 제2 지연부는 직렬 연결됨 -; 상기 클록 신호 및 상기 지연 라인을 통해 출력되는 지연 클록 신호간의 위상 차를 검출하여 검출 신호를 생성하는 위상 검출부; 상기 검출 신호에 기초하여 상기 제1 지연부에 의한 제1 지연 시간을 제어하기 위한 제1 제어 신호를 생성하는 제1 지연 시간 제어부; 및 상기 검출 신호 및 상기 아날로그 신호에 기초하여 상기 제2 지연부에 의한 제2 지연 시간을 제어하기 위한 제2 제어 신호를 생성하는 제2 지연 시간 제어부를 포함하되, 상기 제2 지연 시간 제어부는 상기 검출 신호에 기초하여 N비트의 제2 디지털 신호를 생성하고, 상기 N비트의 제2 디지털 신호 및 상기 아날로그 신호에 기초하여 상기 제2 제어 신호를 생성하며, 상기 N비트의 제2 디지털 신호를 상기 변환된 N비트의 디지털 신호로서 출력하는 아날로그 디지털 변환 장치가 제공된다.
또한, 본 발명의 다른 실시예에 따르면, 직렬 연결된 제1 지연부 및 제2 지연부를 포함하는 지연 라인을 구비한 아날로그 디지털 변환 장치를 이용하여 아날로그 신호를 N(소정의 자연수임)비트의 디지털 신호로 변환하여 출력하는 방법에 있어서, 클록 신호 및 상기 지연 라인에 의해 상기 클록 신호가 시간 지연된 지연 클록 신호간의 위상 차를 검출하여 검출 신호를 생성하는 단계; 상기 제1 지연부에 의한 제1 지연 시간을 제어하기 위한 제1 제어 신호를 생성하는 단계; 상기 제1 지연부가 상기 제1 제어 신호에 기초하여 상기 제1 지연 시간을 조절하는 단계; 상기 검출 신호에 기초하여 N비트의 제2 디지털 신호를 생성하고, 상기 N비트의 제2 디지털 신호 및 상기 아날로그 신호에 기초하여 상기 제2 지연부에 의한 제2 지연 시간을 제어하기 위한 제2 제어 신호를 생성하는 단계; 상기 제2 지연부가 상기 제2 제어 신호에 기초하여 상기 제2 지연 시간을 조절하는 단계; 및 상기 N비트의 제2 디지털 신호를 상기 변환된 N비트의 디지털 신호로서 출력하는 단계를 포함하는 아날로그 디지털 변환 방법이 제공된다.
본 발명에 따른 아날로그 디지털 변환 장치 및 방법은 낮은 공급 전압에서도 저전력으로 높은 해상도를 낼 수 있는 장점이 있다.
또한, 본 발명에 따르면, 종래의 시간 영역 아날로그 디지털 변환 장치에서 발생하는 비선형성 문제를 해결할 수 있게 된다.
도 1은 종래의 시간 영역 아날로그 디지털 변환 장치를 도시한 도면이다.
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치의 상세한 구성을 도시한 도면이다.
도 3는 본 발명의 일 실시예에 따른 지연 셀의 회로 구성을 도시한 도면이다.
도 4은 본 발명의 일 실시예에 따른 위상 검출기의 회로 구성을 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 디지털 아날로그 변환기의 회로 구성을 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치의 변환 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법의 전체적인 흐름을 도시한 순서도이다.
이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치의 상세한 구성을 도시한 도면이다.
본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치는 시간 영역에서 아날로그 신호를 N(소정의 자연수임)의 디지털 신호로 변환하여 출력하는 장치로서, 지연 라인(210), 위상 검출기(220), 제1 지연 시간 제어부(230), 제2 지연 시간 제어부(240), 및 변환 제어부(250)를 포함한다. 이하, 각 구성 요소 별로 그 기능을 상술하기로 한다.
지연 라인(210)은 제1 지연부(211) 및 제2 지연부(212)를 포함하며, 입력부를 통해 입력된 클록 신호(Ref_clk)를 시간 지연시켜 출력한다.
보다 상세하게, 제1 지연부(211) 및 제2 지연부(212)는 도 2에 도시된 바와 같이 직렬로 연결되어 클록 신호(Ref_clk)를 시간 지연시켜 출력한다. 이하에서는 제1 지연부(211)에 의해 지연되는 시간을 "제1 시간 지연"으로, 제2 지연부(212)에 의해 지연되는 시간을 "제2 시간 지연"이라 칭하기로 한다.
각각의 지연부(211, 212)는 적어도 하나 이상의 지연 셀(Delay Cell)을 포함한다. 일례로서, 각 지연 셀은 도 3에 도시된 바와 같이 복수개의 트랜지스터를 이용하여 구성된 지연 회로를 포함할 수 있다.
한편, 제1 지연부(211)에 의한 제1 지연 시간 및 제2 지연부(212)에 의한 제2 지연 시간은 별개의 제어부를 통해 개별적으로 제어된다. 즉, 제1 지연부(211)에 의한 제1 지연 시간은 제1 지연 시간 제어부(230)에서 출력되는 제1 제어 신호(Vcon1)에 따라 제어(조절)되며, 제2 지연부(212)에 의한 제2 지연 시간은 제2 지연 시간 제어부(240)에서 출력되는 제2 제어 신호(Vcon2)에 따라 제어된다. 이에 대해서는 하기에서 보다 상세하게 설명하기로 한다.
위상 검출부(PD: Phase Detector)(220)는 지연 라인(210)을 통해 시간 지연된 클록 신호(지연 클록 신호(Delayed_clk))와 지연 라인(210)을 통과하지 않은 클록 신호(Ref_clk)간의 위상 차를 검출하여 검출 신호를 생성한다. 즉, 클록 신호(Ref_clk)가 시간 지연된다면, 클록 신호(Ref_clk)와 지연 클록 신호(Delayed_clk) 간에는 위상 차가 발생하게 되는데, 위상 검출부(220)는 이러한 클록 신호(Ref_clk) 및 지연 클록 신호(Delayed_clk)를 입력받고, 이의 위상 차를 비교하여 검출 신호를 생성하여 출력한다.
본 발명의 일 실시예에 따르면, 위상 검출부(220)는 클록 신호(Ref_clk) 및 지연 클록 신호(Delayed_clk)의 위상을 비교하여 1비트의 검출 신호를 생성할 수 있다. 다시 말해, 위상 검출부(220)는 클록 신호(Ref_clk)의 위상과 지연 클록 신호(Delayed_clk)의 위상의 크기를 비교하고, 상기 비교한 결과에 따라 1 비트의 검출 신호를 생성하여 출력할 수 있다. 일례로, 위상 검출부(220)는 클록 신호(Ref_clk)의 위상이 지연 클록 신호(Delayed_clk)의 위상보다 큰 경우 하이 로직(1)의 값을 출력하고, 클록 신호(Ref_clk)의 위상이 지연 클록 신호(Delayed_clk)의 위상보다 작은 경우 로우 로직(0)의 값을 출력할 수 있다.
이를 위해, 위상 검출부(220)는 이진 위상 검출기(Binary Phase Detector)를 포함할 수 있다. 도 4에 도시된 회로는 위상 검출부(220)에 포함될 수 있는 이진 위상 검출기의 일례로서, 이진 위상 검출기의 연결 관계에 대해 설명하면, 클록 신호(Ref_clk)는 "CLK" 단으로 입력되고, 지연 클록 신호(Delayed_clk)는 "D" 단으로 입력되며, 검출 신호는 "Q" 단으로부터 출력된다.
위상 검출부(220)에서 출력된 검출 신호는 앞서 언급한 제1 지연 시간 제어부(230) 및 제2 지연 시간 입력부(240)로 입력되고, 제1 지연 시간 제어부(230) 및 제2 지연 시간 제어부(240)는 입력된 검출 신호를 이용하여 제1 제어 신호(Vcon1) 및 제2 제어 신호(Vcon2)를 생성한다. 생성된 제1 제어 신호(Vcon1) 및 제2 제어 신호(Vcon2)는 제1 지연부(211) 및 제2 지연부(212)로 입력되고, 이에 따라 제1 지연 시간 및 제2 제어 신호가 조절된다.
여기서, 제1 제어 신호(Vcon1) 및 제2 제어 신호(Vcon2) 각각은 클록 신호(Ref_clk)의 위상과 지연 클록 신호(Delayed_clk)의 위상이 동일하게 되도록 제1 제1 지연 시간 및 제2 지연 시간을 제어(조절)하기 위한 제어 신호이다. 만약, 제1 지연부(211) 및 제2 지연부(212)가 도 3에 도시된 바와 같은 지연 셀을 적어도 하나 이상 포함하는 경우, 제1 제어 신호(Vcon1) 및 제2 제어 신호(Vcon2)는 트랜지스터의 게이트로 인가되기 위한 전압 신호일 수 있다.
이 때, 제1 제어 신호(Vcon1)에 의해 제1 지연 시간이 조절되는 동작 및 제2 제어 신호에 의해 제2 지연 시간이 조절되는 동작은 순차적/개별적으로 진행된다.
즉, 제1 지연 시간 제어부(230)는 제2 지연 시간이 특정 값으로 고정된 상태에서, 클록 신호(Ref_clk) 및 지연 클록 신호(Delayed_clk)의 위상이 동일하게 되도록 제1 지연 시간을 조절하기 위한 제1 제어 신호(Vcon1)를 생성하고, 제2 지연 시간 제어부(240)는 제1 지연 시간이 특정 값으로 고정된 상태에서 클록 신호(Ref_clk) 및 지연 클록 신호(Delayed_clk)의 위상이 동일하게 되도록 제2 지연 시간을 조절하기 위한 제2 제어 신호(Vcon2)를 생성한다.
이 때, 제1 지연 시간 제어부(230)에 의한 제1 지연 시간의 제어가 제2 지연 시간 제어부(240)에 의한 제2 지연 시간의 제어보다 먼저 수행되며, 제2 제어 신호의 생성을 위해 사용되는 고정된 값인 제1 지연 시간은 제1 지연 시간의 제어가 완료된 시점에서의 제1 지연부(211)에 의한 지연 시간이다. 이에 대해서는 하기에서 보다 상세하게 설명하기로 한다.
또한, 제1 제어 신호 생성부(230)는 검출 신호에 기초하여 N비트의 제1 디지털 신호를 생성하고, 생성된 N비트의 제1 디지털 신호에 기초하여 제1 제어 신호(Vcon1)를 생성할 수 있다.
이와 유사하게 제2 제어 신호 생성부(240) 역시 검출 신호에 기초하여 N비트의 제2 디지털 신호를 생성하고, N비트의 제2 디지털 신호 및 입력된 아날로그 신호(Vin)에 기초하여 제2 제어 신호(Vcon2)를 생성할 수 있다. 이 때, 제2 제어 신호(Vcon2)의 생성을 위해 이용되는 N비트의 제2 디지털 신호(보다 정확하게는 제2 지연 시간의 제어의 종료 시점에서 생성된 N비트의 제2 디지털 신호)가 변환된 N비트의 디지털 신호로서 출력된다.
본 발명의 일 실시예에 따르면, 제1 제어 신호 생성부(230) 및 제2 제어 신호 생성부(240) 중에서 하나 이상은 연속 근사(Successive Approximation) 방식에 따라 N비트의 제1 디지털 신호 및 N비트의 제2 디지털 신호를 생성하고, 이를 이용하여 제1 제어 신호(Vcon1) 및 제2 제어 신호(Vcon2)를 생성할 수 있다.
이를 위해, 본 발명의 일 실시예에 따르면, 제1 제어 신호 생성부(230)는 N비트의 제1 디지털 신호를 생성하는 제1 연속 근사 레지스터(SAR1: Successive Approximation Register 1)(231) 및 N비트의 제1 디지털 신호에 기초하여 제1 제어 신호(Vcon1)를 생성하는 제1 디지털 아날로그 변환기(DAC1: Digital-Analog Convertor 1 )(232)를 포함할 수 있다.
이와 유사하게, 본 발명의 일 실시예에 따르면, 제2 제어 신호 생성부(240)는 N비트의 제2 디지털 신호를 생성하는 제2 연속 근사 레지스터(SAR2)(241) 및 N비트의 제2 디지털 신호에 기초하여 제2 제어 신호(Vcon2)를 생성하는 제2 디지털 아날로그 변환기(C-DAC2)(242)를 포함할 수 있다.
이 때, 제1 지연 시간 제어부(230) 및 제2 지연 시간 제어부(240)는 N비트의 제1 디지털 신호 및 N비트의 제2 디지털 신호를 이용하여 연속 근사 방식에 따라 제1 제어 신호(Vcon1) 및 제2 제어 신호(Vcon2)를 생성하므로, 제1 지연 시간 제어부(230) 및 제2 지연 시간 제어부(240) 각각은 최소 N회의 클록 사이클 통한 N비트의 디지털 신호 및 제어 신호(Vcon1, Vcon2)를 생성하며, 하나의 N비트 디지털 신호를 출력하기 위해서는 최소 2N 클록 사이클이 소요된다(제어부의 리셋 및 신호의 샘플링 동작이 수행하는 경우, 제1 지연 시간 제어부(230) 및 제2 지연 시간 제어부(240)는 각각 N+2회의 클록 사이클 동안 N비트의 디지털 신호 및 제어 신호(Vcon1, Vcon2)를 생성하고, 이에 따라 하나의 N비트 디지털 신호를 출력하기 위해서는 최소 2(N+2)회의 클록 사이클이 소요됨).
이 경우, 마지막 N번째 클록 사이클에서 생성된 N비트의 제1 디지털 신호를 이용하여 결정되는 제1 지연 시간이 제1 지연 시간의 제어가 완료된 시점에서의 제1 지연부(211)에 의한 지연 시간이 되고, 마지막 N번째 클록 사이클에서 생성된 N비트의 제2 디지털 신호가 아날로그 디지털 변환 장치(200)의 출력값(Dout)이 된다.
본 발명의 일 실시예에 따르면, 제1 디지털 아날로그 변환기(232) 및 제2 디지털 아날로그 변환기(242)는 도 5에 도시된 바와 같이 캐패시터 및 스위칭 소자를 이용한 캐패시터-디지털 아날로그 변환기(C-DAC)일 수 있다.
도 5에 도시된 회로의 연결 관계를 설명하면, 상단에 위치한 VDD는 도 2의 "VCM" 단과 대응되고, 하단에 위치한 VDD는 "Vref +" 단과 대응된다. 또한, GND는 "Vref -" 단과 대응되며, Vin은 "Vin" 단과 대응된다.
이러한 캐패시터-아날로그-디지털 변환이기는 1-LSB(Least Significant Bit)의 오차를 갖지만, 분할 캐패시터 디지털 아날로그 변환기(Spilt C-DAC) 구조와 같이 분수(Fractional) 값의 정전 용량을 사용하지 않으므로, 전체적인 매칭(Matching) 특성을 향상시킬 수 있는 장점이 있다.
변환 제어부(Control Logic)(250)는 아날로그 디지털 변환 장치(200)의 전체적인 동작을 제어한다. 즉, 변환 제어부(250)는 아날로그-디지털 변환의 시작 신호(ADC_start)가 입력되는 경우, 제1 연속 근사 레지스터(231) 및 제2 연속 근사 레지스터(241)로 구동 제어 신호(Sampling1, SAR1_start, SAR1_CLK, Sampling2, SAR2_start, SAR2_CLK)를 전송하고, 제1 디지털 아날로그 변환기(232) 및 제2 디지털 아날로그 변환기(242)로 구동 제어 신호(Sampling1, DAC1_Reset1, Sampling2, DAC2_Reset1)를 전송한다.
이하에서는 도 6을 참조하여, 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치(200)의 변환 동작에 대해 보다 상세히 설명하기로 한다.
도 6은 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치의 변환 동작을 설명하기 위한 도면(타이밍도)이다.
설명의 편의를 위해, 도 6에서는 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치(200)가 연속 근사 방식에 따라 10비트(N=10)의 디지털 신호를 출력하는 것으로 가정한다. 도 6을 참고하여, 각 구성 요소 별 동작을 설명하면 다음과 같다.
먼저, 변환 제어부(250)가 하이 로직(1) 값을 갖는 시작 신호(ADC_start)를 입력받고, 이에 따라 아날로그 디지털 변환 장치(200)의 변환 동작이 시작된다. 즉, 시작 신호(ADC_start)가 로우 로직(0)의 값을 갖는 경우 모든 변환 동작이 정지되고, 하이 로직(1)의 값을 갖는 경우 변환 동작이 시작된다.
아날로그 디지털 변환이 시작되면, 아날로그 디지털 변환 장치(200)는 제1 지연 시간 제어부(230)에서 제1 지연부(211)의 제1 지연 시간을 제어하는 제1 단계 및 제2 지연 시간 제어부(240)의 제2 지연 시간을 제어하는 제2 단계로 구분하여 변환 동작을 수행한다.
제1 단계의 변환 동작 수행 시에는 제2 지연 시간 제어부(240)는 구동하지 않으며, 제2 단계의 변환 동작 수행 시에는 제1 지연 시간 제어부(230)가 구동되지 않는다. 단계 선택 신호(Sel_step)는 위와 같이 단계를 구분하여 제1 지연 시간 제어부(230) 및 제2 지연 시간 제어부(240)를 구동 시키기 위한 신호이다.
제1 단계는 아날로그 디지털 변환 장치(200)의 에러 보정 단계로서, 아날로그 디지털 변환 장치(200)는 제2 제어 신호(Vcon2)를 특정 값(VDD)으로 고정시켜 제2 지연 시간이 고정된 시간을 갖도록 한 후, 제1 제어 신호(Vcon1)를 이용해 제1 지연 시간을 조절하여 클록 신호(Ref_clk)와 위상과 지연 클록 신호(Delayed_clk)의 위상이 동일하게 되도록 한다(즉, 클록 신호(Ref_clk) 와 지연 클록 신호(Delayed_clk)의 에지(Edge)를 일치시킨다).
상기의 제1 단계 동작에 대해 보다 상세히 살펴보면, 변환 제어부(250)는 로우 로직(0)의 값을 갖는 단계 선택 신호(Sel_clk)를 선택기(243)로 전송하여 제2 제어 신호(Vcon2)가 특정 값(VDD)으로 고정되도록 하여 제2 지연 시간을 고정시킨다. 이에 따라 제2 지연 시간이 고정된 상태로 제1 단계가 수행된다.
그리고, 변환 제어부(250)는 하이 로직(1)의 값을 갖는 제1 리셋 신호(DAC1_reset)를 전송하여 제1 디지털 아날로그 변환기(232)를 리셋한 후, 하이 로직(1) 값을 갖는 제1 샘플링 신호(Sampling1)를 전송하여 제1 디지털 아날로그 변환기(232)가 VSS(일례로 그라운드(GND))를 샘플링하도록 한다.
계속하여, 변환 제어부(250)는 하이 로직(1)의 값을 갖는 제1 변환 시작 신호(SAR1_start)를 제1 연속 근사 레지스터(231)전송한다(이 때, 제1 연속 근사 레지스터(231)에 저장되는 10비트의 값들은 초기화되어 있음).
이에 따라, 제1 연속 근사 레지스터(231)는 10회의 클록 사이클 동안 위상 검출기(220)로부터 순차적으로 전송되는 1 비트의 검출 신호를 최상위 비트(MSB: Most Significant Bit)로부터 최하위 비트(LSB: Least Significant Bit) 방향으로 저장하여 10회의 클록 사이클 동안 순차적으로 10비트의 제1 디지털 신호를 생성하고, 제1 디지털 아날로그 변환기(232)는 순차적으로 생성되는 10비트의 제1 디지털 신호를 아날로그 신호로 변환하여 제1 제어 신호(Vcon1)를 생성한다.
따라서, 제1 제어 신호(Vcon1)의 값은 10회의 클록 사이클 동안 변화하게 되며, 이에 의해 클록 신호(Ref_clk)의 에지와 지연 클록 신호(Delayed_clk)의 에지가 일치하게 된다.
이에 따라, 총 12회의 클록 사이클을 통해 에러 보정을 위한 제1 단계의 수행이 종료된다.
다음으로, 제2 단계는 실질적인 아날로그-디지털 변환 단계로서, 본 단계를 통해 아날로그 신호(Vin)가 10비트의 디지털 신호로 변환된다. 이에 대해 설명하면 아래와 같다.
아날로그 디지털 변환 장치(200)는 제1 제어 신호(Vcon1)를 특정 값으로 고정시켜 제1 지연 시간이 고정된 시간을 갖도록 한 후, 제2 제어 신호(Vcon2)를 이용해 제2 지연 시간을 조절하여 클록 신호(Ref_clk)와 위상과 지연 클록 신호(Delayed_clk)의 위상이 동일하게 되도록 한다(즉, 클록 신호(Ref_clk) 와 지연 클록 신호(Delayed_clk)의 에지를 일치시킨다). 여기서, 고정되는 제1 제어 신호(Vcon1)는 앞서 설명한 제1 단계의 10번째 클록 사이클에서 출력된 N비트의 제1 디지털 신호에 따라 생성된 제1 제어 신호이다. 이에 따라 제1 지연 시간이 고정된 상태로 제2 단계가 수행된다.
상기의 제2 단계 동작에 대해 보다 상세히 살펴보면, 변환 제어부(250)는 하이 로직(1)의 값을 갖는 단계 선택 신호(Sel_clk)를 선택기(243)로 전송하여 제2 제어 신호(Vcon2)가 제2 디지털 아날로그 변환기(242)의 출력값으로 변경되도록 한다. 제2 제어 신호(Vcon2)가 변경되는 경우, 제1 단계에서 일치하였던 클록 신호(Ref_clk)와 지연 클록 신호(Delayed_clk)의 에지는 다시 일치하지 아니하게 되며, 아날로그 디지털 변환 장치(200)는 제2 단계의 수행을 통해 클록 신호(Ref_clk)와 지연 클록 신호(Delayed_clk)의 위상을 다시 일치시키는 작업을 수행한다.
계속하여, 변환 제어부(250)는 하이 로직(1)의 값을 갖는 제2 리셋 신호(DAC2_reset)를 전송하여 제2 디지털 아날로그 변환기(242)를 리셋한 후, 하이 로직(1) 값을 갖는 제2 샘플링 신호(Sampling2)를 전송하여 제2 디지털 아날로그 변환기(242)가 아날로그 신호(Vin)를 샘플링하도록 한다.
그리고, 변환 제어부(250)는 하이 로직(1)의 값을 갖는 제2 변환 시작 신호(SAR2_start)를 제2 연속 근사 레지스터(241)로 전송한다(이 때, 제2 연속 근사 레지스터(241)에 저장되는 10비트의 값들은 초기화되어 있음).
이에 따라, 제2 연속 근사 레지스터(241)는 10회의 클록 사이클 동안 위상 검출기(220)로부터 순차적으로 전송되는 1 비트의 검출 신호를 최상위 비트(MSB: Most Significant Bit)로부터 최하위 비트(LSB: Least Significant Bit) 방향으로 저장하여 10회의 클록 사이클 동안 순차적으로 10비트의 제2 디지털 신호를 생성하고, 제2 디지털 아날로그 변환기(242)는 순차적으로 생성되는 10비트의 제2 디지털 신호와 샘플링된 아날로그 신호(Vin)의 차이를 이용하여 제2 제어 신호(Vcon2)를 생성한다.
따라서, 제2 제어 신호(Vcon2)의 값은 10회의 클록 사이클 동안 변화하게 되며, 이에 의해 클록 신호(Ref_clk)의 에지와 지연 클록 신호(Delayed_clk)의 에지가 다시 일치하게 된다.
이 과정에서 샘플링된 아날로그 신호(Vin)가 제2 연속 근사 레지스터(241)에 디지털 코드로서 저장된다. 따라서, 10번째의 클록 사이클에 저장되는 10비트의 제2 디지털 신호가 샘플링된 아날로그 신호(Vin)와 대응되는 디지털 신호가 된다.
이에 대해 보다 상세히 설명하면, 제2 연속 근사 레지스터(241)에 저장된 디지털 코드와 대응되는 전압 값을 "VDAC"라 하면, 도 5에 도시된 회로를 통해, 제2 단계에서 출력되는 제2 제어 신호(Vcon2)는 아래의 수학식 1과 같이 표현된다.
Figure pat00001
여기서, VDD는 지연 소자(212)를 구성하는 트랜지스터를 구동시키기 위해 추가되는 전압이다.
그런데, 제2 단계의 동작이 시작한 후, 12회의 클록 사이클이 경과하면, 제2 제어 신호(Vcon2)는 다시 VDD로 고정되게 되고, 이에 따라 VDAC는 샘플링된 아날로그 신호(Vin)와 동일하게 된다. 따라서, 10번째의 클록 사이클에 저장된 10비트의 제2 디지털 신호가 샘플링된 아날로그 신호(Vin)와 대응되는 출력 디지털 신호가 된다.
이와 같이, 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치(200)는 종래의 아날로그 디지털 변환 장치와 달리 하나의 지연 라인(210)을 통해 시간 영역에서 아날로그-디지털 변환을 수행하므로, 앞서 설명한 바와 같이 2개의 시간 지연라인을 사용함에 따라 발생하는 비선형적 특성을 제거할 수 있는 장점이 있다.
또한, 본 발명의 일 실시예에 따른 아날로그 디지털 변환 장치(200)는 2 단계로 나누어 아날로그-디지털 변환을 수행하고, 각 단계에서 하나의 지연 시간 제어부만을 구동시킴으로써, 낮은 공급 전압에서도 저전력으로 아날로그-디지털 변환을 수행할 수 있게 된다.
도 7은 본 발명의 일 실시예에 따른 아날로그 디지털 변환 방법의 전체적인 흐름을 도시한 순서도이다.
도 7에서 설명하는 아날로그 디지털 변환 방법은 직렬 연결된 제1 지연부 및 제2 지연부를 포함하는 지연 라인을 구비한 아날로그 디지털 변환 장치를 이용하여 수행될 수 있다. 이하, 각 단계별 동작을 설명한다.
먼저, 단계(S710)에서는 클록 신호 및 지연 라인에 의해 클록 신호가 시간 지연된 지연 클록 신호간의 위상 차를 검출하여 검출 신호를 생성한다.
일례로서, 단계(S710)에서는 이진 위상 검출기를 이용하여 1비트의 검출 신호를 생성할 수 있다. 이 경우, 1비트의 값은 클록 신호의 위상이 지연 클록 신호의 위상보다 큰지 여부에 따라 결정될 수 있다.
단계(S720)에서는 제1 지연부에 의한 제1 지연 시간을 제어하기 위한 제1 제어 신호를 생성한다.
본 발명의 일 실시예에 따르면, 단계(S720)에서는 앞서 설명한 바와 같이 제2 지연부에 의한 제2 지연 시간을 특정 값으로 고정한 후, 제1 제어 신호를 생성할 수 있다. 이를 위해, 단계(S720)에서는 검출 신호에 기초하여 N비트의 제1 디지털 신호를 생성하고, N비트의 제1 디지털 신호에 기초하여 제1 제어 신호를 생성할 수 있다.
또한, 본 발명의 일 실시예에 따르면, 단계(S720)에서는 연속 근사 방식에 따라 N비트의 제1 디지털 신호를 생성할 수 있다. 이 경우, 상기 단계(S710)에서는 N회의 클록 사이클 동안 클록 신호의 위상 및 지연 클록 신호 의 위상을 비교하여 1비트의 검출 신호를 순차적으로 생성하고, 단계(S720)에서는 순차적으로 생성된 1비트의 검출 신호를 최상위 비트로부터 최하위 비트 방향으로 저장하여 N비트의 제1 디지털 신호를 생성할 수 있다.
단계(S730)에서는 제1 지연부가 제1 제어 신호에 기초하여 제1 지연 시간을 조절한다. 이에 따라, 클록 신호의 에지와 지연 클록 신호의 에지가 일치하게 된다.
단계(S740)에서는 제2 지연부에 의한 제2 지연 시간을 제어하기 위한 제1 제어 신호를 생성한다.
본 발명의 일 실시예에 따르면, 단계(S740)에서는 앞서 설명한 바와 같이 제1 지연부에 의한 제1 지연 시간을 특정 값으로 고정한 후, 제2 제어 신호를 생성할 수 있다. 이를 위해, 단계(S740)에서는 검출 신호에 기초하여 N비트의 제2 디지털 신호를 생성하고, N비트의 제2 디지털 신호에 기초하여 제2 제어 신호를 생성할 수 있다.
이 때, 단계(S740)는 단계(S730)를 통해 제1 지연 시간의 조절이 완료된 후, 연속 근사 방식에 따라 N비트의 제2 디지털 신호를 생성할 수 있다.
단계(S750)에서는 제2 지연부가 제2 제어 신호에 기초하여 제2 지연 시간을 조절하며, 단계(S760)에서는 제2 제어 신호의 생성 과정에서 이용되는 N비트의 제2 디지털 신호를 변환된 N비트의 디지털 신호로서 출력한다.
본 발명의 일 실시예에 따르면, 단계(S710)에서 N회의 클록 사이클 동안 클록 신호의 위상 및 지연 클록 신호의 위상을 비교하여 1비트의 검출 신호를 순차적으로 생성한 경우, 단계(S740)에서는 순차적으로 생성된 1비트의 검출 신호를 최상위 비트로부터 최하위 비트 방향으로 저장하여 N비트의 제2 디지털 신호를 생성하고, 단계(S760)에서는 N회의 클록 사이클이 경과한 시점에 생성된 N비트의 제2 디지털 신호를 변환된 N비트의 디지털 신호로서 출력할 수 있다.
이 경우, 단계(S740)에서는 아날로그 신호를 샘플링하고, N비트의 제2 디지털 신호와 샘플링된 아날로그 신호의 차이를 이용하여 제2 제어 신호를 생성할 수 있다.
지금까지 본 발명에 따른 아날로그 디지털 변환 방법의 실시예에 대하여 설명하였고, 앞서 도 2 내지 도 6에서 설명한 아날로그 디지털 변환 장치(200)에 관한 구성이 본 실시예에도 그대로 적용 가능하다. 이에, 보다 상세한 설명은 생략하기로 한다.
또한, 본 발명의 실시예들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 일실시예들의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (13)

  1. 아날로그 신호를 N(소정의 자연수임)비트의 디지털 신호로 변환하여 출력하는 아날로그 디지털 변환 장치에 있어서,
    클록 신호를 시간 지연시키기 위한 제1 지연부 및 제2 지연부를 포함하는 지연 라인 - 상기 제1 지연부 및 상기 제2 지연부는 직렬 연결됨 -;
    상기 클록 신호 및 상기 지연 라인을 통해 출력되는 지연 클록 신호간의 위상 차를 검출하여 검출 신호를 생성하는 위상 검출부;
    상기 검출 신호에 기초하여 상기 제1 지연부에 의한 제1 지연 시간을 제어하기 위한 제1 제어 신호를 생성하는 제1 지연 시간 제어부; 및
    상기 검출 신호 및 상기 아날로그 신호에 기초하여 상기 제2 지연부에 의한 제2 지연 시간을 제어하기 위한 제2 제어 신호를 생성하는 제2 지연 시간 제어부
    를 포함하되,
    상기 제2 지연 시간 제어부는
    상기 검출 신호에 기초하여 N비트의 제2 디지털 신호를 생성하고, 상기 N비트의 제2 디지털 신호 및 상기 아날로그 신호에 기초하여 상기 제2 제어 신호를 생성하며, 상기 N비트의 제2 디지털 신호를 상기 변환된 N비트의 디지털 신호로서 출력하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  2. 제1항에 있어서,
    상기 제1 지연 시간 제어부는
    상기 제2 지연 시간이 특정 값으로 고정된 상태에서, 상기 클록 신호 및 상기 지연 클록 신호의 위상이 동일하게 되도록 상기 제1 지연 시간을 제어하기 위한 상기 제1 제어 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  3. 제2항에 있어서,
    상기 제2 지연 시간은 상기 제1 지연 시간 제어부에 의해 상기 제1 지연 시간의 제어가 완료된 후 상기 제2 제어 신호에 따라 제어되며,
    상기 제2 지연 시간 제어부는
    상기 클록 신호 및 상기 지연 클록 신호의 위상이 동일하게 되도록 상기 제2 지연 시간을 제어하기 위한 상기 제2 제어 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  4. 제1항에 있어서,
    상기 제1 지연 시간 제어부는
    상기 제2 지연 시간이 특정 값으로 고정된 상태에서 상기 제1 지연 시간을 제어하기 위한 상기 제1 제어 신호를 생성하되,
    상기 검출 신호에 기초하여 N비트의 제1 디지털 신호를 생성하고, 상기 N비트의 제1 디지털 신호에 기초하여 상기 제1 제어 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  5. 제4항에 있어서,
    상기 제1 지연 시간 제어부는
    연속 근사(Successive Approximation) 방식에 따라 상기 N비트의 제1 디지털 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  6. 제5항에 있어서,
    상기 제1 지연 시간 제어부는
    상기 N비트의 제1 디지털 신호를 생성하는 제1 연속 근사 레지스터(SAR: Successive Approximation Register); 및
    상기 N비트의 제1 디지털 신호에 기초하여 상기 제1 제어 신호를 생성하는 제1 디지털 아날로그 변환기
    를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  7. 제6항에 있어서,
    상기 위상 검출부는 N회의 클록 사이클 동안 상기 클록 신호의 위상 및 상기 지연 클록 신호의 위상을 비교하여 1비트의 상기 검출 신호를 순차적으로 생성하고,
    상기 제1 연속 근사 레지스터는 상기 순차적으로 생성된 1비트의 검출 신호를 최상위 비트로부터 최하위 비트 방향으로 저장하여 상기 N비트의 제1 디지털 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  8. 제1항에 있어서,
    상기 제2 지연 시간 제어부는
    상기 제1 지연 시간 제어부에 의해 상기 제1 지연 시간의 제어가 완료된 후, 연속 근사 방식에 따라 상기 N비트의 제2 디지털 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  9. 제8항에 있어서,
    상기 제2 지연 시간 제어부는
    상기 N비트의 제2 디지털 신호를 생성하는 제2 연속 근사 레지스터; 및
    상기 N비트의 제2 디지털 신호 및 상기 아날로그 신호에 기초하여 상기 제2 제어 신호를 생성하는 제2 디지털 아날로그 변환기
    를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  10. 제9항에 있어서,
    상기 위상 검출부는 N회의 클록 사이클 동안 상기 클록 신호의 위상 및 상기 지연 클록 신호의 위상을 비교하여 1비트의 상기 검출 신호를 순차적으로 생성하고,
    상기 제2 연속 근사 레지스터는 상기 순차적으로 생성된 1비트의 검출 신호를 최상위 비트로부터 최하위 비트 방향으로 저장하여 상기 N비트의 제2 디지털 신호를 생성하고, 상기 N회의 클록 사이클의 종료 시점에 생성된 상기 N비트의 제2 디지털 신호를 상기 변환된 N비트의 디지털 신호로서 출력하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  11. 제10항에 있어서,
    상기 제2 디지털 아날로그 변환기는
    상기 아날로그 신호를 샘플링하고, 상기 N비트의 제2 디지털 신호와 상기 샘플링된 아날로그 신호의 차이를 이용하여 상기 제2 제어 신호를 생성하는 것을 특징으로 하는 아날로그 디지털 변환 장치.
  12. 제1항에 있어서,
    상기 제1 지연부 및 상기 제2 지연부는 전압 레벨에 따라 지연 시간의 제어가 가능한 적어도 하나의 지연 셀을 각각 포함하고,
    상기 제1 제어 신호 및 상기 제2 제어 신호는 전압 신호인 것을 특징으로 하는 아날로그 디지털 변환 장치.
  13. 직렬 연결된 제1 지연부 및 제2 지연부를 포함하는 지연 라인을 구비한 아날로그 디지털 변환 장치를 이용하여 아날로그 신호를 N(소정의 자연수임)비트의 디지털 신호로 변환하여 출력하는 방법에 있어서,
    클록 신호 및 상기 지연 라인에 의해 상기 클록 신호가 시간 지연된 지연 클록 신호간의 위상 차를 검출하여 검출 신호를 생성하는 단계;
    상기 제1 지연부에 의한 제1 지연 시간을 제어하기 위한 제1 제어 신호를 생성하는 단계;
    상기 제1 지연부가 상기 제1 제어 신호에 기초하여 상기 제1 지연 시간을 조절하는 단계;
    상기 검출 신호에 기초하여 N비트의 제2 디지털 신호를 생성하고, 상기 N비트의 제2 디지털 신호 및 상기 아날로그 신호에 기초하여 상기 제2 지연부에 의한 제2 지연 시간을 제어하기 위한 제2 제어 신호를 생성하는 단계;
    상기 제2 지연부가 상기 제2 제어 신호에 기초하여 상기 제2 지연 시간을 조절하는 단계; 및
    상기 N비트의 제2 디지털 신호를 상기 변환된 N비트의 디지털 신호로서 출력하는 단계
    를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.
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