KR20110138394A - 열적으로 확산된 도핑된 영역들에서 레이저 소성된 콘택들을 갖는 태양 전지를 위한 장치 및 방법 - Google Patents

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데이비드 이 칼슨
리안 저우
머레이 에스 베네트
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비피 코포레이션 노쓰 아메리카 인코포레이티드
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Abstract

본 발명은 열적으로 확산된 도핑된 영역들에서 레이저 소성된 콘택들을 갖는 태양 전지를 위한 장치 및 방법에 관한 것이다. 전지는 도핑된 웨이터 및 제 1 전도성 타입을 갖는 복수의 제 1 고농도로 도핑된 영역들을 포함한다. 전지는 또한, 제 1 전도성 타입과 반대되는 전도성 타입을 갖는 복수의 제 2 고농도로 도핑된 영역들 및 복수의 제 1 고농도로 도핑된 영역들과 복수의 제 2 고농도로 도핑된 영역들 각각의 적어도 일부분 위에 배치된 패시베이션 층을 포함한다. 전지는 또한, 제 1 도전체 및 제 2 도전체를 갖는 도전체들의 네트워크, 및 제 1 도전체와 제 1 고농도로 도핑된 영역들을 전기적으로 접속시키고 제 2 도전체와 제 2 고농도로 도핑된 영역들을 전기적으로 접속시키는 복수의 콘택들을 포함한다.

Description

열적으로 확산된 도핑된 영역들에서 레이저 소성된 콘택들을 갖는 태양 전지를 위한 장치 및 방법{APPARATUS AND METHOD FOR SOLAR CELLS WITH LASER FIRED CONTACTS IN THERMALLY DIFFUSED DOPED REGIONS}
배경
본 출원은, 그 전체가 본원에서 참조로서 포함되는 2009 년 3 월 26 일자로 출원된 미국 가특허출원 제 61/163,687 에 대하여 우선권을 주장한다.
기술 분야
본 발명은 열적으로 확산된 도핑 영역들에서의 레이저 소성된 콘택을 갖는 태양광 전지를 위한 장치 및 방법에 관한 것이다.
광기전 전지 (광기전 전지) 는 입사 빔을 전기 에너지로 변환한다. 공지된 광기전 전지는 여러 개의 고온 프로세스들을 포함하는 비용이 많이 들고 시간 소비적인 제조 단계들을 이용한다.
Carlson 의 미국공개특허출원 제 2006/0130891 호 (Carlson '891) 는 백 콘택 (back-contact) 광기전 전지를 개시한다. Carlson '891 은 제 1 전도성 타입의 반도체 재료로부터 제조된 웨이퍼를 포함하는 광기전 전지를 개시한다. 웨이퍼는, 제 1 의 광 수신 면, 웨이퍼 상의 제 1 면에 대향된 제 2 면, 및 확산 길이를 포함한다. 광기전 전지는 웨이퍼의 제 1 면 위에 위치한 제 1 패시베이션 층, 웨이퍼의 제 2 면 위에 위치한 제 1 전기 콘택, 및 웨이퍼의 제 2 면 위에 위치하고 제 1 전기 콘택으로부터 전기적으로 절연된 제 2 전기 콘택을 포함한다. 광기전 전지는, 적어도 웨이퍼의 제 2 면과 제 1 전기 콘택 사이에 있는 영역에서 웨이퍼의 제 2 면 위에 위치한 제 2 패시베이션 층을 포함한다. 광기전 전지는, 제 1 전기 콘택과 제 2 패시베이션 층 사이의 영역에 위치하고 웨이퍼의 전도성에 반대되는 전도성의 반도체 재료로부터 제조된 층을 포함한다. 미국 공개특허공보 제 2006/0130891 호의 전체 교시들은 그 전체가 참조로서 본원에 포함된다.
칼슨의, 미국 공개특허공보 제 2007/0137692 호 (Carlson '692) 은 백 콘택 광기전 전지들을 개시한다. Carlson '692 는 제 1 전도성 타입, 제 1 광 수신면 및 제 1 면에 대항하는 제 2 면의 반도체 재료로 제조된 웨이퍼를 포함하는 광기전 전지를 개시한다. 광기전 전지는 웨이퍼의 제 1 면에 위치한 제 1 패시베이션 층, 및 웨이퍼의 제 2 면 위에 위치하고 웨이퍼의 전도성에 반대되는 전도성을 갖는 포인트 콘택을 포함하는 제 1 전기 콘택을 포함한다. 광기전 전지는 웨이퍼의 제 2 면 위에 위치하고 제 1 전기 콘택과 전기적으로 분리되며, 웨이퍼의 전도성과 동일한 전도성을 갖는 포인트 콘택을 포함하는 제 2 전기 콘택을 포함한다. 미국 특허 출원 공개번호 2007/0137692 의 전체 교시는 그 전체가 본원에 참고인용된다.
Carlson 등의 국제 특허 출원 공개번호 WO 2008/115814 는 태양 전지를 개시한다. Carlson 등은 전면, 광 수신 면 및 대향 배면을 갖는 반도체 웨이퍼를 포함하는 광기전 전지를 개시한다. 광기전 전지는 하나 적어도 배면에 대한 패시베이션 층, 패시베이션 층에 대한 웨이퍼에 전도성 타입에서 반대되는 도핑된 층, 유도된 인버전 (inversion) 층, 및 도핑된 층 위의 유전체 층을 포함한다. 광기전 전지는 적어도 유전체 층을 통해 확장된 적어도 배면에서의 하나 이상의 국부화된 에미터 콘택 및 하나 이상의 국부화된 베이스 콘택을 포함한다. 바람직하게는, 국부화된 에미터 콘택(들) 및 국부화된 베이스 콘택(들) 은 모두 광기전 전지의 배면에 존재한다. 국부화된 에미터 콘택 및 국부화된 베이스 콘택은 적합하게는 레이저 소성된 콘택이다.
Carlson 등은 또한 전면, 광 수신 면 및 대향 배면, 적어도 배면에서의 중성패시베이션 층, 패시베이션 층 위의 유전체 층, 및 적어도 유전체 층을 통해 확장된 적어도 배면에서의 하나 이상의 국부화된 에미터 콘택 및 하나 이상의 국부화된 베이스 콘택을 갖는 반도체 웨이퍼를 포함하는 중성면 광기전 전지를 개시한다. 바람직하게는, 국부화된 에미터 콘택 및 국부화된 베이스 콘택(들) 은 모두 광기전 전지의 배면에 존재한다. 국부화된 에미터 콘택 및 국부화된 베이스 콘택은 적합하게는 레이저 소성된 콘택이다. 중성면은 전지가 의도적으로 유도된 인버전 층 또는 누적 층을 갖지 않는, 바람직하게는 인버전 층 또는 누적 층을 갖지 않는 것을 지칭한다. 국제 특허 출원 공개번호 WO 2008/115814 의 전체 교시는 그 전체가 본원에 참고인용된다.
통상의 광기전 전지보다 적은 제조 단계를 사용하여 제조되는 광기전 전지의 필요성 및 갈망이 있다. 또한 덜 높은 온도 공정을 사용하여 제조되는 광기전 전지의 필요성 및 갈망이 있다. 또한 고품질 레이저 소성된 콘택을 갖는 광기전 전지의 필요성 및 갈망이 있다. 또한 더욱 신속하면서 효율적인 비용으로 제조되는 광기전 전지의 필요성 및 갈망이 있다.
본 발명은 열적으로 확산된 도핑 영역들에 레이저 소성된 콘택들을 갖는 태양 전지를 위한 장치 및/또는 방법에 관한 것이다. 본 발명은 종래의 광기전 전지에보다 더 적은 제조 단계들을 이용하여 제조된 광기전 전지를 포함한다. 본 발명은 또한, 보다 적은 고온 프로세스들을 이용하여 제조된 광기전 전지를 포함한다. 본 발명은 또한, 고품질의 레이저 소성된 콘택들을 갖는 광기전 전지를 포함한다. 본 발명은 또한, 더욱 신속하게 그리고/또는 효율적인 비용으로 제조된 광기전 전지를 포함한다.
제 1 실시형태에 따르면, 본 발명은 백 콘택 광기전 전지를 포함한다. 전지는 전면 및 배면을 갖는 반도체 재료의 도핑된 웨이퍼를 포함한다. 전지는 또한, 제 1 전도성 타입을 갖고 배면에 대하여 배치된 복수의 제 1 고농도로 도핑된 영역들을 포함한다. 전지는 또한, 제 1 전도성 타입과 다른 반대되는 전도성 타입을 갖고 배면에 대하여 배치된 복수의 제 2 고농도로 도핑된 영역들을 포함한다. 전지는 또한, 복수의 제 1 고농도로 도핑된 영역들, 복수의 제 2 고농도로 도핑된 영역들, 및/또는 나머지 배면 각각의 적어도 일부 위에 배치된 패시베이션 층을 포함한다. 전지는 또한, 제 1 도전체 및 제 2 도전체를 갖고 패시베이션 층에 대하여 배치된 도전체들의 네트워크를 포함한다. 전지는 또한, 제 1 도전체와 제 1 고농도로 도핑된 영역들을 전기적으로 접속시키고, 제 2 도전체와 제 2 고농도로 도핑된 영역들을 전기적으로 접속시키는 복수의 콘택들을 포함한다.
제 2 실시형태에 따르면, 본 발명은 광기전 전지를 포함한다. 전지는 전면 및 배면을 갖는 반도체 재료의 도핑된 웨이퍼를 포함한다. 전지는 또한, 도핑된 웨이퍼와 반대되는 전도성 타입을 갖고 전면에 대하여 배치된 복수의 고농도로 도핑된 영역들을 포함한다. 전지는 또한, 고농도로 도핑된 영역들과 동일한 전도성 타입을 갖고 복수의 고농도로 도핑된 영역들 사이에 배치된 얕은 에미터를 포함한다. 전지는 또한, 배면 바로 아래의 배면 필드 영역을 포함한다. 배면 필드 영역은 도핑된 웨이퍼와 동일한 전도성 타입을 갖는 고농도로 도핑된 영역에 의해 또는 도핑된 웨이퍼와 동일한 전도성 타입의 고농도로 도핑된 층 및 비정질 실리콘 합금의 도핑되지 않은 층에 의해 형성된다. 전지는 또한, 고농도로 도핑된 영역들 및/또는 얕은 에미터에 대하여 배치된 프론트 패시베이션 층을 포함한다. 전지는 또한, 배면 필드 영역에 대하여 배치된 백 패시베이션 층을 포함한다. 전지는 또한, 프론트 패시베이션 층에 대하여 배치되고 고농도로 도핑된 영역들에 전기적으로 접속된 집전 그리드를 포함한다. 전지는 또한, 백 패시베이션 층에 대하여 배치된 도전체를 포함한다. 전지는 또한, 도전체와 배면 필드 영역을 전기적으로 접속시키는 복수의 콘택들을 포함한다.
제 3 실시형태에 따르면, 본 발명은 백 콘택 광기전 전지를 제조하는 프로세스를 포함한다. 프로세스는 반도체 재료의 도핑된 웨이퍼의 후면의 일부에 제 1 도펀트 소스를 적용하는 단계를 포함한다. 제 1 도펀트 소스는 제 1 전도성 타입을 갖는다. 프로세스는 또한, 반도체 재료의 도핑된 웨이퍼의 배면의 상이한 부분에 제 2 도펀트 소스를 적용하는 단계를 포함한다. 제 2 도펀트 소스는 제 1 전도성 타입과 반대되는 전도성 타입을 갖는다. 프로세스는 또한, 복수의 제 1 고농도로 도핑된 영역들 및/또는 복수의 제 2 고농도로 도핑된 영역들을 형성하기 위해 도핑된 웨이퍼 안에 제 1 도펀트 소스 및/또는 제 2 도펀트 소스를 확산시키는 단계를 포함한다. 프로세스는 또한, 배면을 세정하는 단계를 포함한다. 프로세스는 또한, 배면, 복수의 제 1 고농도로 도핑된 영역, 및/또는 복수의 제 2 고농도로 도핑된 영역 위에 패시베이션 층을 놓는 단계를 포함한다. 프로세스는 또한, 패시베이션 층의 일부에 도전체들의 네트워크를 적용하는 단계를 포함한다. 프로세스는 또한, 도전체들의 네트워크와 제 1 고농도로 도핑된 영역들 및 제 2 고농도로 도핑된 영역들 양자 모두 사이에 콘택들을 형성하는 단계를 포함한다.
제 4 실시형태에 따르면, 본 발명은 광기전 전지를 제조하는 프로세스를 포함한다. 프로세스는 반도체 재료의 도핑된 웨이퍼의 전면의 일부에 도펀트 소스를 적용하는 단계를 포함한다. 도펀트 소스는 도핑된 웨이퍼에 반대되는 전도성 타입을 갖는다. 프로세스는 또한, 도핑된 웨이퍼의 전면의 나머지에 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 희석 도펀트 소스 (dilute dopant source) 를 적용하는 단계를 포함한다. 프로세스는 또한, 도핑된 웨이퍼와 동일한 전도성 타입을 갖는 도펀트 소스 및 도핑된 웨이퍼의 배면의 일부에 도펀트 소스를 적용하는 단계를 포함한다. 프로세스는 또한, 고농도로 도핑된 영역, 얕은 에미터, 및/또는 배면 필드 영역을 형성하기 위해 도핑된 웨이퍼 안에 희석 도펀트 소스 및/또는 도펀트 소스를 확산시키는 단계를 포함한다. 프로세스는 또한, 프론트 패시베이션 층 및/또는 백 패시베이션 층을 형성하기 위해 고농도로 도핑된 영역, 얕은 에미터, 배면, 및/또는 배면 필드 영역 위에 패시베이션 층을 놓는 단계를 포함한다. 프로세스는 또한, 프론트 패시베이션 층 상에 또는 이에 대하여 집전 그리드를 적용하는 단계를 포함한다. 프로세스는 또한, 백 패시베이션 층 상에 도전체를 적용하는 단계를 포함한다. 프로세스는 또한, 고농도로 도핑된 영역들과 집전 그리드 사이의 프론트 콘택을 형성하는 단계를 포함한다. 프로세스는 또한, 배면 필드 영역과 도전체 사이에 백 콘택을 형성하는 단계를 포함한다.
본 명세서에 포함되고 본 명세서의 일부를 구성하는 첨부된 도면들은, 본 발명의 피처 (feature) 들, 이점들, 및 원리들을 설명하기 위해 상세한 설명과 함께 본 발명의 실시형태들을 예시한다.
도 1a 는 일 실시형태에 따른 백 콘택 광기전 전지의 부분 측단면도를 나타낸다.
도 1b 는 일 실시형태에 따라 도 1a 의 백 콘택 광기전 전지의 후방 평면도를 나타낸다.
도 2 는 일 실시형태에 따른 얕은 에미터를 갖는 백 콘택 광기전 전지의 부분 측단면도를 나타낸다.
도 3 은 일 실시형태에 따른 얕은 에미터를 갖는 백 콘택 광기전 전지의 부분 측단면도를 나타낸다.
도 4a 는 일 실시형태에 따른 얕은 에미터를 갖는 백 콘택 광기전 전지의 부분 측단면도를 나타낸다.
도 4b 는 일 실시형태에 따른 도 4a 의 얕은 에미터를 갖는 백 콘택 광기전 전지의 후방 평면도를 나타낸다.
도 5 는 일 실시형태에 따른 인버전 층을 갖는 백 콘택 광기전 전지의 부분 측단면도이다.
도 6 은 일 실시형태에 따른 광기전 전지의 부분 측단면도를 나타낸다.
도 7 은 일 실시형태에 따른 광기전 전지의 부분 측단면도를 나타낸다.
도 8 은 일 실시형태에 따른 도전체들의 네트워크의 후방 평면도를 나타낸다.
도 9 는 일 실시형태에 따른 광기전 전지의 부분 측단면도를 나타낸다.
도 10 은 일 실시형태에 따른 선택적 에미터 영역 및 집전 핑거들을 갖는 웨이퍼의 전방 평면도이다.
도 11 은 일 실시형태에 따른 병렬의 레이저 소성 콘택들에 이용된 장치를 개략적으로 나타낸다.
도 12a 는 일 실시형태에 따른 병렬의 레이저 소성 콘택들을 위한 1 차원 스캔을 개략적으로 나타낸다.
도 12b 는 일 실시형태에 따른 병렬의 레이저 소성 콘택들에 대한 1 차원 스테이지를 개략적으로 나타낸다.
도 13a 는 일 실시형태에 따른 병렬의 레이저 소성 콘택들에 대한 2 차원 스캔을 개략적으로 나타낸다.
도 13b 는 일 실시형태에 따른 병렬의 레이저 소성 콘택들에 대한 2 차원 스캔을 개략적으로 나타낸다.
도 13c 는 일 실시형태에 따른 병렬의 레이저 소성 콘택들에 대한 2 차원 스테이지를 개략적으로 나타낸다.
도 13d 는 일 실시형태에 따른 병렬의 레이저 소성 콘택들에 대한 2 차원 스테이지를 개략적으로 나타낸다.
본 발명은 열적으로 확산된 도핑 영역들에서 레이저 소성된 콘택들을 갖는 태양 전지를 위한 장치 및 방법에 관한 것이다. 본 발명은 다결정 실리콘 또는 다른 적합한 기판에서의 열적으로 확산된 도핑 영역들 내 및/또는 안으로 레이저 소성시킨 금속 또는 다른 고농도의 전도성 재료에 의한 고품질의 콘택들을 포함할 수도 있다. 본 발명은, 예컨대, 저농도로 도핑된 기판 안에 반대되는 전도성 타입의 도펀트를 레이저 소성시킴으로써 형성될 수 있는 최소의 레이저 유도된 결함을 갖고/갖거나 레이저 유도된 결함이 없는, 레이저 소성을 이용하여 고품질의 에미터 또는 국부화된 에미터의 형성을 가능하게 한다.
n-타입 실리콘 웨이퍼 안으로의 알루미늄의 레이저 소성은 에미터 콘택을 형성할 수 있지만, 종종 에미터 부근에서 레이저 유도된 손상을 초래할 수도 있다. 레이저 유도된 손상은, 특히 약 1 Ω-㎝ 내지 약 10 Ω-㎝ 의 범위의 비저항을 갖는 웨이퍼에서, 태양 전지 성능 (효율성) 을 제한할 수 있다. 그러나, 에미터 영역이 열 확산 및/또는 다른 적합한 프로세스에 의해 먼저 형성될 수 있다면, 그 다음에 확산된 에미터 영역 안으로의 레이저 소성은, 레이저 소성된 콘택이 단지 확산 에미터 영역에 그리고/또는 영역과 오믹 콘택을 만들 필요가 있기 때문에 레이저 유도된 손상의 영향을 최소화할 수 있다. 일단 소수의 캐리어들이 열적으로 확산된 에미터에 의해 수집되면, 소수의 캐리어들은 에미터 영역 내에서 다수의 캐리어들이 되고, 레이저 소성된 콘택 부근에서의 레이저 유도된 결함에 의해 심하게 영향을 받지 않을 수도 있다.
일 실시형태에 따르면, n++ 및 p++ 재료와 같은 도펀트 잉크들은 웨이퍼의 배면 상의 국부화된 영역들 위에 잉크젯 인쇄, 에어로졸 제트 인쇄, 제트 디스펜싱 (jet dispensing)(마이크로-디스펜싱) 등 될 수 있고, 도펀트들은 웨이퍼 안에 열적으로 확산될 수 있다. n+ 라벨을 갖는 도펀트들은 네거티브 타입 도펀트들을 지칭하고, p+ 라벨을 갖는 도펀트들은 포지티브 타입 도펀트들을 지칭한다. n++ 라벨을 갖는 도펀트들은 고농도로 도핑된 네거티브 타입 도펀트들을 지칭하고, p++ 라벨을 갖는 도펀트들은 고농도로 도핑된 포지티브 타입 도펀트들을 지칭한다. 일반적으로, n+ 또는 n++ 도펀트로 도핑된 영역에서는 전자들이 다수의 캐리어들이고, p+ 또는 p++ 도펀트로 도핑된 영역에서는 홀들이 다수의 캐리어들이다.
전면 및 배면 양자 모두에 패시베이션한 유전체 층들이 적용될 수 있다. n++ 확산된 영역들 위에 일 핑거 패턴이 놓이고, p++ 확산된 영역들 위에 다른 핑거 패턴이 놓이도록, 서로 맞물린 금속 핑거들이 잉크젯 인쇄될 수 있다. 국부화된 열적으로 확산된 영역들 안에 금속을 레이저 소성하기 위해 레이저가 이용될 수 있다. 이 애플리케이션을 위해 각종 레이저들, 예를 들어, 비제한적으로 1064 나노미터, 532 나노미터, 355 나노미터, 266 나노미터에서 Nd:YAG 레이저; 351 나노미터, 308 나노미터, 248 나노미터, 193 나노미터에서 엑시머 레이저; 등이 사용될 수 있다. p-타입 웨이퍼를 사용하는 본 실시형태에서, 후방 (rear) 상의 패시베이션 층들은 i-n+ a-Si:H/SiOy (인버전 층을 유도하는 비정질 실리콘 및 실리카) 를 포함할 수 있다. 선택적으로, p++ 영역과 인버전 층 간의 누설 전류의 발생 또는 션트 (shunting) 를 방지하기 위해, p++ 확산된 영역 주변의 영역에 절연 잉크가 인쇄될 수 있다.
일 실시형태에 따르면, i-n+ a-Si:H 층들이 포함될 필요가 없도록 광기전 전지는 유도된 인버전 층 대신에 얕은 확산된 n+ 에미터 영역을 사용할 수 있다.
n-타입 웨이퍼를 이용하는 실시형태들은 국부화된 베이스 (n++) 콘택들 주변의 절연 잉크와 관련하여 i-p+ a-Si:H/SiOy 플라즈마 강화형 화학적 기상 증착 층들을 사용할 수도 있다. 다르게는, 국부화된 베이스 콘택들 주변의 절연 잉크와 관련하여 얕은 확산된 p+ 에미터 영역이 사용될 수 있다.
일 실시형태에 따르면, 고품질의 국부화된 후방 콘택들은 얕은 배면 필드 영역 안의 유전체를 지나 알루미늄을 레이저 소성시킴으로써 형성될 수 있다. p-타입 웨이퍼에 있어서, 배면 필드 영역은 붕소, 알루미늄, 인듐, 갈륨 등을 함유하는 잉크로 배면을 코팅함으로써 형성될 수 있다. 제조 프로세스는 전면 상에 열적으로 확산된 n++ 핑거들 안에 상부 은 집전 그리드를 레이저 소성시키는 단계를 포함할 수도 있다.
본 발명은 열 확산에 의해 형성된 국부화된 그리고/또는 확장된 도핑 영역들 안의 패시베이션한 유전체 층을 지나 금속을 소성 (녹임 및/또는 확산) 시킴으로써 고품질의 국부화된 콘택들을 형성하기 위해 레이저를 사용하는 단계를 포함할 수도 있다.
때때로, 광기전 전지는 태양 전지로 지칭될 수도 있고, 태양 패널 및/또는 태양 모듈에서와 같이 전자기파 방사를 전자들의 흐름 또는 전기 에너지로 변환 또는 트랜스폼할 수도 있다. 전자기파 방사는 광범위하게, 예컨대 태양으로부터의 적외선 파장, 가시광 파장, 자외선 파장 등을 포함한다.
일 실시형태에 따르면, 본 발명은 레이저 소성된 선택적 에미터의 형태의 전방 태양 전지 콘택 및 레이저 소성된 국부화된 배면 필드 콘택의 형태의 후방 태양 전지 콘택을 포함할 수도 있다. 선택적 에미터는 약 100 Ω/□ 의 시트 저항을 갖는 저농도로 도핑된 에미터와 같은, 얕은 에미터를 포함할 수도 있다. 얕은 에미터는, 예컨대, 약 850 ℃ 에서 옥시 염화인 (POCl3) 을 사용함으로써, 적은 양의 인 또는 다른 적합한 도펀트를 웨이퍼 안으로 확산시킴으로써 형성 또는 제조될 수 있다.
웨이퍼의 표면으로부터의 잔여 PSG (phosphosilicate glass) 또는 다른 불순물들이 제거될 수 있다. 실리콘 질화물 코팅 또는 다른 적합한 반사방지막 코팅의 증착은, 예컨대 플라즈마 강화형 화학적 기상 증착 등을 사용하여 제조될 수 있다. 바람직하게, 반사망지막 코팅의 상부 상에 인을 이용하여 고농도로 도핑된 실리콘 잉크와 같은, n+ 도핑 잉크의 국부화된 영역을 퇴적하기 위해 잉크젯 인쇄기, 에어로졸 제트 인쇄기 등이 사용될 수 있다. 잉크젯 인쇄기, 에어로졸 제트 인쇄기 등이 또한, 예컨대 은 또는 다른 적합한 전도성 재료로부터 제조된 집전 그리드 및/또는 전도성 핑거를 퇴적할 수도 있다. 국부화된 n+ 도핑 잉크 안에 그리고 실리콘 웨이퍼 안에 전도성 재료 (은) 를 레이저 소성시킴으로써 선택적 에미터 콘택들을 형성하기 위해 레이저가 사용될 수도 있다.
일 실시형태에 따르면, 본 발명은 p-타입 웨이퍼를 갖는 태양 전지의 전면에서 에미터 층을 유도하기 위한 비정질 실리콘 헤테로접합을 포함할 수도 있다. 본 실시형태는 헤테로접합에 오버코트로서 적용된 유전체 반사방시막 코팅을 더 포함할 수도 있다. 태양 전지는 또한, 잉크젯 인쇄기, 에어로졸 제트 인쇄기 등으로 퇴적된 전도성 전극 및 국부화된 도핑 잉크를 포함할 수도 있다. 태양 전지는 또한, 레이저 소성된 선택적 에미터를 포함할 수도 있다. 유도된 에미터의 구조는, 예컨대 약 10 나노미터의 두께의 얇은 진성 비정질 실리콘 층을 포함할 수도 있다. 유도된 에미터의 구조는, 예컨대 인 도펀트로 약 15 나노미터의 두께의 얇은 도핑된 비정질 실리콘 층을 더 포함할 수도 있다. 태양 전지는 또한, 유전체 재료의 층, 예컨대 약 80 나노미터의 두께를 갖는 실리콘 질화물을 포함할 수도 있다.
다르게는, n-타입 웨이퍼에 있어서, 유사한 구조가 사용될 수 있지만, 도핑된 비정질 실리콘 층은 붕소와 같은 p-타입 도펀트를 함유할 수 있다. 태양 전지는 또한, p+ 도핑 잉크를 지나 전도성 재료를 레이저 소성시킴으로써 형성된 선택적 에미터 콘택들을 포함할 수도 있다.
일 실시형태에 따르면, 유도된 에미터는 고정된 전하를 함유하는 유전체 층을 사용함으로써 형성될 수 있다. 예를 들어, p-타입 웨이퍼의 경우에서, 플라즈마 강화형 화학적 기상 증착된 실리콘 질화물은 약 1012/㎠ 의 고정된 포지티브 전하 밀도를 함유할 수도 있다. 전하 밀도는 태양 전지의 전면 가까이에 에미터를 유도할 수 있다. 또한 예를 들어, p-타입 웨이퍼의 경우에서, 원자층 증착된 알루미늄 산화물 (Al2O3) 은 약 1013/㎠ 의 네거티브 고정된 전하 밀도를 함유할 수 있다. 전하 밀도는 태양 전지의 전면 가까이에 에미터를 유도할 수 있다. 임의의 적합한 전하 밀도가 본 발명의 범위 내에 있다.
일 실시형태에 따르면, 본 발명은 실리콘 웨이퍼의 전면의 대부분 위에 형성된 유도된 에미터 또는 얕은 에미터를 포함할 수도 있다. 전면은 유전체 패시베이션 층으로 코팅될 수 있다. 잉크젯 인쇄기 또는 에어로졸 제트 인쇄기가 유전체 위에 에미터 도핑 잉크를 퇴적하는데 사용될 수 있다. 그리드 또는 핑거 패턴이 유전체 및 도핑 잉크 영역의 상부 상에 형성될 수 있다. 에미터 도핑 잉크를 함유하는 이들 영역들에서 실리콘 웨이퍼 안에 금속을 레이저 소성시킴으로써 선택적 에미터 콘택들 및/또는 국부화된 에미터 콘택들을 형성하기 위해 레이저가 사용될 수도 있다.
예컨대 보다 좋은 청색 반응 (blue response) 을 위해, 얕은 에미터를 사용함으로써 태양 전지가 향상될 수 있다. 또한, 태양 전지는 적은 쉐이딩 손실들로 인한 보다 좋은 단락 전류 밀도 (Jsc) 와 같은, 광생성된 (photogenerate) 캐리어의 수집을 돕기 위해, 도핑된 실리콘 핑거들을 사용함으로써 그리고 선택적 에미터 콘택들 (보다 낮은 직렬 저항) 을 사용함으로써 향상될 수 있다.
선택적 에미터 태양 전지는 잉크젯 인쇄기, 에어로졸 제트 인쇄기 등을 사용하여 실리콘 웨이퍼 상에 도핑 잉크 라인들의 패턴을 퇴적함으로써 제조될 수 있다. 얕은 에미터는, 예를 들어 인산 기상 증착 또는 옥시 염화인을 사용하는 도핑에 의해 웨이퍼의 전면의 대부분 위에 형성될 수 있다. 실리콘 질화물 층 또는 다른 적합한 반사방지 층이 증착될 수 있다. 태양 전지는 선택적 에미터 영역들 바로 위에 모선들 및 집전 핑거들 양자 모두를 포함하는 집전 그리드를 포함할 수도 있고, 실리콘 웨이퍼 안에 은 프릿 페이스트 또는 은 잉크와 같은 전도성 재료를 소성시킬 수도 있다. 다르게는, 도핑 잉크 라인들이 또한, 얕은 에미터 형성 후에 그리고 실리콘 질화물 증착 전에 퇴적될 수 있다. 도핑 잉크 라인들은, 예컨대 일반적으로 서로에 대하여 직각 (대략 수직한) 으로 2 개의 라인들 세트를 형성하는 패턴으로 퇴적될 수 있다. 제 1 라인들 세트는 전도성 (은) 핑거들 및/또는 모선들 바로 아래에 놓일 p-타입 에미터에 대한 n+ 선택적 에미터 콘택을 형성할 수 있다. 제 2 라인들 세트는 광전류의 수집을 돕는 얇은 고농도로 도핑된 n+ 실리콘 라인들을 형성할 수 있다. 도핑 잉크 라인들은 네트워크, 그리드, 매트릭스, 웹 등을 형성할 수도 있다.
도핑 잉크 라인들은 비접촉 (non-contact) 인쇄, 잉크젯 인쇄, 에어로졸 제트 인쇄 등을 사용하여 퇴적될 수 있다. 도펀트들은 열 처리, 급속 열 처리 (RTP) 등을 사용하여 실리콘 웨이퍼 안으로 확산될 수 있다. 급속 열 처리는 고농도로 도핑된 선택적 에미터 영역들 및 고농도로 도핑된 집전 핑거들을 보장하도록 얕은 에미터를 형성하기 전에 사용될 수도 있다.
일 실시형태에 따르면, 본 발명은 국부화된 영역들에 선택적 에미터용 도핑 잉크를 퇴적하는 단계를 포함할 수도 있는 한편, 집전 핑거들용 도핑 잉크는 연속적인 라인들로 퇴적될 수 있다. 반사방지막 코팅을 퇴적한 후에, 국부화된 선택적 에미터 영역들 위에 있는 이들 영역들에서 반사망지막 코팅을 지나 소성시킬 수 있는 전도성 프릿이 퇴적 또는 적용될 수 있다. 선택적 에미터 영역들 및 잉크를 지나는 소성을 포함하는 영역들 위에 있는 연속적인 금속 핑거들용 그리고 집전 그리드용 반사방지막 코팅을 지나 소성되지 않는 추가의 전도성 잉크가 적용될 수 있다.
일 실시형태에 따르면, 본 발명은 태양 전지의 전면의 대부분 위에 얕은 에미터를 형성하기 전이나 후에, 선택적 에미터 영역들 및/또는 도핑된 집전 핑거들을 퇴적하기 위해 잉크젯 인쇄 및/또는 에어로졸 제트 인쇄의 사용을 포함할 수도 있다. 실리콘 질화물 또는 다른 적합한 반사방지 층을 퇴적한 후에, 집전 핑거들 및/또는 모선이 선택적 에미터 영역들 바로 위에 퇴적될 수 있다.
우수한 또는 고품질의 레이저 소성된 콘택들을 위한 일 팩터 또는 파라미터는 웨이퍼 상의 레이저 세기 (intensity) 일 수 있다. 이 세기는 레이저 전력, 펄스 반복 주파수 (PRF), 웨이퍼 상의 빔 크기 등에 의해 결정된다. 1064 나노미터에서의 Nd:YAG 레이저로 19 × 19 레이저 소성된 스폿 어레이 상에 20 밀리미터 × 20 밀리미터 면적의 낮은 콘택 저항의 콘택들 (< 0.5 ohm) 이 획득되었다. 예를 들어, 이 애플리케이션에 사용된 일 레이저는 500 헤르츠에서 0.51 와트였고, 다른 일 레이저는 10 킬로헤르츠에서 1.5 와트였다. 펄스 에너지는 각각 1.02 밀리줄 및 0.15 밀리줄이었다. 콘택 스폿 크기는, 예를 들어 약 40 내지 약 150 마이크로미터 범위일 수 있다.
100 헤르츠에서 250 와트 내지 160 와트를 갖는 1064 나노미터에서 Nd:YAG 레이저로, 125 밀리미터 x 125 밀리미터 웨이퍼 상에 124 x 124 스폿 어레이가 동시에 또는 병렬로 레이저 소성될 수 있다. 높은 콘택 밀도는 추가의 개수의 스플릿 레이저 빔들 및/또는 추가의 전력을 사용할 수도 있다. 병렬 레이저 소성된 콘택들은 임의의 적합한 파장, 전력, 펄스 반복 주파수, 지속기간, 및/또는 상이한 레이저, 광학 시스템, 콘택 설계 등에 대응하는 임의의 다른 파라미터를 포함할 수도 있다.
일 실시형태에 따르면, 검류계 및/또는 이동 스테이지를 사용하는 플라잉 (flying) 모드로 125 밀리미터 × 125 밀리미터 웨이퍼 상에 레이저 소성된 콘택들을 만들기 위해 약 10 초 이상이 걸릴 수 있다. 연속적인 레이저 프로세싱은, 예컨대 각각의 라인 및/또는 포인트에서의 가속 및/또는 감속으로 인해, 속도 및/또는 정확도를 제한할 수도 있다. 플라잉 모드의 정확도는 원하는것 보다 덜할 수 있다. 병렬 레이저 소성된 콘택들은 약 1 초 미만까지 (10 배 이상 증가) 프로세스 시간을 감소시킬 수 있다. 또한, 빔 및/또는 웨이퍼가 이동될 필요가 없기 때문에 정확도가 향상될 수 있다. 바람직하게, 레이저 빔의 형상은 적합한 패턴 및/또는 아웃풋, 예컨대 톱햇 (tophat) 등으로 제어될 수 있다. 바람직하게, 빔 성형은 추가의 빔 성형기 컴포넌트 및/또는 어셈블리 없이 행해질 수 있지만, 반드시 필요한 것은 아니다.
병렬 레이저 프로세싱 기술은 웨이퍼 상의 비교적 큰 면적 상에 레이저 빔 분배를 조절하기 위한 임의의 적합한 액션 또는 단계들을 포함할 수도 있다. 레이저 빔 분배는 2 차원 패턴 (어레이), 1 차원 패턴 (라인) 등으로 조절될 수 있다.
일 실시형태에 따르면, 변형은 웨이퍼 상에 복수의 작은 별개의 스폿들을 형성하는 단계를 포함할 수도 있다. 빔 변형은 회절 광학계 (optic) 및/또는 마이크로 렌즈 어레이 다음에 이미징 시스템에 의해 달성될 수 있다.
일 실시형태에 따르면, 변형은 태양 전지 및/또는 다수의 태양 전지의 폭 또는 부분 폭을 스패닝하거나 크로싱하는 것과 같이, 1 차원 프로세스를 포함할 수도 있다. 비교적 저전력 레이저는 1 차원 스폿 어레이와 사용될 수 있고, 1 차원 스캐너 및/또는 1 차원 스테이지와 조합될 수 있다. 예를 들어, 13 와트, 100 헤르츠 레이저 전력이 125 밀리미터 웨이퍼에서 사용될 수 있다. 다중 레이저 구성들이 본 발명의 범위 내에 있다.
부분 면적 프로세스와 같은 다른 적합한 변형이 또한 본 발명의 범위 내에 있다. 저 전력 레이저 프로세스는 2 차원 스캐너 및/또는 2 차원 스테이지를 갖는 부분 면적 또는 부분 라인을 포함할 수도 있다. 다르게는, 고전력 레이저는 하나 이상의 태양 전지들에 대한 모든 콘택들을 동시에 소성시킨다.
일 실시형태에 따르면, 본 발명은 회절 그레이팅 및/또는 마이크로 렌즈 어레이 다음에 이미징 시스템과의 콘택들을 병렬 레이저 소성시키는 단계를 포함할 수도 있다. 본 발명은 실리콘 웨이퍼의 전체 영역 상에 콘택들을 병렬 레이저 소성시키는 단계, 1 차원 모션으로 조합된 라인 상에 콘택들을 병렬 레이저 소성시키는 단계, 2 차원 모션으로 조합된 부분 면적 또는 부분 라인 상에 콘택들을 병렬 레이저 소성시키는 단계 등을 포함할 수도 있다. 콘택들을 병렬 레이저 소성시키는 것은 충분한 전력 및 충분한 파장을 갖는 임의의 적합한 레이저를 사용할 수도 있다. 적합한 레이저는 고체 상태 레이저, 광섬유 레이저, 엑시머 레이저, 이산화탄소 (CO2) 레이저 등을 포함할 수도 있다.
도 1a 는 일 실시형태에 따른 백 콘택 광기전 전지 (12) 의 부분 측 단면도를 나타낸다. 광기전 전지 (10) 는, 예컨대 전방 또는 입사측 상에 콘택이 없는, 백 콘택 광기전 전지 (12) 일 수도 있다. 백 콘택 광기전 전지 (12) 는 도핑된 웨이퍼 (14) 를 포함한다. 도핑된 웨이퍼 (14) 는 배면 (18) 에 반대되는 전면 (16) 을 갖는다. 하나의 적합한 도핑된 웨이퍼 (14) 는 약 100 마이크로미터의 두께 및 0.1 내지 20 Ω-㎝ 의 범위의 비저항을 갖는 p-타입 플로트 존 ( float zone) 실리콘 웨이퍼이다.
도핑된 웨이퍼 (14) 는, 예컨대 n++ 도핑 잉크 및 p++ 도핑 잉크를 사용하여 잉크젯 프린터에 의해 적용되고, 그 후 도핑된 웨이퍼 (14) 안으로 열적으로 확산된 열적으로 확산된 영역 (20) 을 형성하기 위해 처리될 수 있다. 도핑 잉크 및 분산 프로세스는 고농도로 (highly) 도핑된 영역 (22), 예컨대 (n+ 도펀트로부터) 제 1 고농도로 도핑된 영역 (24) 및 (p+ 도펀트로부터) 제 2 고농도로 도핑된 영역 (26) 을 형성한다. 고농도로 도핑된 영역들 (22) 은 약 0.1 내지 약 10 마이크로미터 두께일 수도 있다.
패시베이션 층 (28) 은 광기전 전지 (10) 의 일부를 커버한다. 패시베이션 층 (28) 은 프론트 패시베이션 층 (30) 및/또는 백 패시베이션 층 (32) 을 형성할 수 있다. 패시베이션 층은 실리콘 질화물일 수도 있고, 예를 들어 약 0.1 마이크로미터의 두께를 가질 수도 있다.
배면 (18) 은 또한, 도전체들 (34) 의 네트워크, 예컨대 제 1 도전체 (36) 및 제 2 도전체 (38) 를 포함할 수도 있다. 제 1 도전체 (36) 는 제 1 고농도로 도핑된 영역 (24) 에 대응하고, 콘택 (40) 에 의해 제 1 고농도로 도핑된 영역 (24) 에 전기적으로 연결될 수 있다. 제 2 도전체 (38) 는 제 2 고농도로 도핑된 영역 (26) 에 대응하고, 콘택 (40) 에 의해 제 2 고농도로 도핑된 영역 (26) 에 전기적으로 연결될 수 있다. 도전체들 (34) 의 네트워크는, 예를 들어 약 2 마이크로미터 두께의 두께를 갖는 은 금속의 층을 포함할 수도 있다. 도전체들 (34) 의 네트워크는 깍지형 핑거들 (42) 사이에 갭 (44) 을 갖는 깍지형 핑거들 (42) 을 형성할 수도 있다. 콘택 (40) 은 레이저 소성될 수도 있고, 배면 (18) 에 약 2 마이크로미터 깊이 이하의 크레이터 (crater) 또는 디프레션 (depression) 을 형성할 수도 있다.
도 1 의 광기전 전지 (10) 를 생성하기 위해 이용된 주요 프로세싱 단계들은, 고농도로 도핑된 영역들 (22) 을 형성하기 위해 도핑 잉크를 잉크젯 인쇄하는 단계 및 도펀트들을 열적으로 확산시키는 단계를 포함할 수도 있다. 패시베이션 층 (28) 은 예컨대 멀티 챔버 시스템에서의 플라즈마 강화형 화학적 기상 증착에 의해 양 면들에 적용될 수도 있다. 도전체들 (34) 의 네트워크가 패시베이션 층 (28) 상에 잉크젯 인쇄되고, 그 다음에 레이저 소성되어 콘택들 (40) 을 형성할 수도 있다. 다른 적절한 프로세싱 단계들은 텍스처링 (texturing), 어닐링, 레이저 어블레이션 (laser ablation), 세정, 테스트 등을 포함할 수도 있다.
도 1b 는 일 실시형태에 따른 도 1a 의 백 콘택 광기전 전지 (12) 의 후방 평면도이다. 광기전 전지 (10) 는 전술된 바와 같이 배면 (18) 을 갖는 도핑된 웨이퍼 (14) 를 포함한다. 도 1b 는 패시베이션 층 (28)(미도시) 및 도전체들 (34) 의 네트워크가 제거되거나 형성되기 전의 도 1a 의 광기전 전지를 나타낸다. 열적으로 확산된 영역들 (20) 및 고농도로 도핑된 영역들 (22) 은 제 1 고농도로 도핑된 영역들 (24) 및 제 2 고농도로 도핑된 영역들 (26) 의 매트릭스, 그리드, 어레이 등을 형성하는 것으로 보여진다. n++ 도펀트 잉크는 제 1 고농도로 도핑된 영역들 (24) 을 형성하고, p++ 도펀트 잉크를 제 2 고농도로 도핑된 영역들 (26) 을 형성한다. 고농도로 도핑된 영역들 (22) 은 일반적으로 직사각형 형상, 일반적으로 정사각형 형상, 일반적으로 약 200 마이크로미터의 직경을 갖는 원 형상 등으로 약 200 마이크로미터 × 약 200 마이크로미터의 표면적을 가질 수도 있다. 예를 들어, 동일한 종류 및/또는 타입의 영역들 간의 거리는 약 2 밀리미터일 수 있고, 상이한 종류 및/또는 타입의 영역들 간의 거리는 약 1.4 밀리미터일 수 있다.
도 2 는 일 실시형태에 따른 얕은 에미터 (shallow emitter, 46) 를 갖는 백 콘택 광기전 전지 (12) 의 부분 측 단면도를 나타낸다. 광기전 전지 (10) 는 전면 (16) 및 배면 (18) 을 갖는 도핑된 웨이퍼 (14) 를 포함한다. 열적으로 확산된 영역들 (20) 및 고농도로 도핑된 영역들 (22) 은, 예컨대 제 1 고농도로 도핑된 영역들 (24) 및 제 2 고농도로 도핑된 영역들 (26) 을 형성하기 위해 배면 (18) 상에 배치될 수 있다. 제 1 고농도로 도핑된 영역들 (24) 을 형성하는 것과 동시에, 얕은 에미터 (46) 가, 예컨대 배면 (18) 의 나머지 부분 위에 형성될 수 있다. 얕은 에미터 (46) 는, 예컨대 절엽 갭 (48) 을 형성 또는 만들기 위해 제 2 고농도로 도핑된 영역들 (26) 까지 충분히 연장되지 않을 수도 있다. 다르게는, 절연 갭 (48) 이 생략될 수도 있다.
패시베이이션 층 (28) 은, 예컨대 프론트 패시베이션 층 (30) 및 백 패시베이션 층 (32) 을 형성하기 위해 도핑된 웨이퍼 (14) 에 적용될 수도 있다. 프론트 패시베이션 층 (30) 은 약 0.08 마이크로미터의 두께를 갖는 실리콘 질화물일 수도 있다. 백 패시베이션 층 (32) 은 약 0.1 마이크로미터의 두께를 갖는 실리콘 산화물일 수도 있다. 다르게는, 백 패이베이션 층은 제 2 고농도로 도핑된 영역들 (26) 과 접촉하는 제 2 도전체 (38) 와 배면의 대부분을 커버하는 얕은 에미터 (46) 간의 전기적 절연을 보장하기 위해 약 0.1 마이크로미터보다 두꺼울 수도 있다. 도전체들 (34) 의 네트워크는 백 패시베이션 층 (32) 상에 배치되고, 제 1 도전체 (36) 및 제 2 도전체 (38) 를 포함할 수도 있다.
콘택들 (40) 은 제 1 도전체 (36) 를 갖는 제 1 고농도로 도핑된 영역들 (24) 에 접속하고, 콘택들은 또한, 제 2 도전체 (38) 를 갖는 제 2 고농도로 도핑된 영역들 (26) 에 전기적으로 접속한다. 도전체들 (34) 의 네트워크는 깍지형 핑거들 (42) 사이의 갭들 (44) 을 갖는 깍지형 핑거들 (42) 을 포함할 수도 있다.
도 2 의 광기전 전지 (10) 를 생성하기 위해 이용된 주요 프로세싱 단계들은 제 2 고농도로 도핑된 영역 (26) 을 형성하기 위해 p++ 도핑 잉크를 잉크젯 인쇄하는 단계 및 급속 열 처리하는 단계를 포함할 수도 있다. 프로세스는, 제 1 고농도로 도핑된 영역들 (24) 및/또는 얕은 에미터 (46) 를 형성하기 위해 n++ 도핑 잉크 및 얕은 에미터 잉크를 잉크젯 인쇄하고, 다음에 급속 열처리하는 단계를 포함할 수도 있다. 프로세스는 또한, 그 각각의 전구체 화합물에 의해 패시베이션 층들 (28) 을 내려놓는 단계를 포함할 수도 있다. 프로세스는 또한, 도전체들 (34) 의 네트워크를 에어로졸 제트 인쇄하는 단계 및 콘택들 (40) 을 레이저 소성시키는 단계를 포함할 수도 있다.
도 3 은 일 실시형태에 따른 얕은 에미터 (46) 를 갖는 백 콘택 광기전 전지 (12) 의 부분 측단면도를 나타낸다. 도 3 의 광기전 전지 (10) 는, 예컨대 얕은 에미터 잉크가 반대되는 전도성 타입의 도펀트와 접촉하는 것을 마스킹 또는 블록킹하기 위해 절연 잉크로 인쇄된, 절연 층 (50) 의 추가에 의해 도 2 의 전지와 구조적으로 상이하다.
도 3 의 광기전 전지 (10) 를 생성하기 위해 이용된 주요 프로세싱 단계들은 n++ 도핑 잉크, p++ 도핑 잉크, 및/또는 절연 잉크를 잉크젯 인쇄하는 단계를 포함할 수도 있다. 확산 프로세싱이 고농도로 도핑된 영역들 (22) 및 얕은 에미터 (46) 를 형성할 수 있다. 프로세스는 또한, 그 각각의 전구체 화합물들에 의해 패시베이션 층들 (28) 을 내려놓는 단계를 포함할 수도 있다. 프로세스는 또한, 콘택들 (34) 의 네트워크를 잉크젯 인쇄하는 단계 및 콘택들 (40) 을 레이저 소성하는 단계를 포함할 수도 있다.
도 4a 는 일 실시형태에 따른 얕은 에미터 (46) 를 갖는 다른 백 콘택 광기전 전지 (12) 의 부분 측단면도를 나타낸다. 광기전 전지 (10) 는 전면 (16) 및 배면 (18) 을 갖는 도핑된 웨이퍼 (14) 를 갖는다. 도핑된 웨이퍼 (14) 는 열적으로 확산된 영역들 (20) 및 고농도로 도핑된 영역들 (22), 예컨대 복수의 제 1 고농도로 도핑된 영역 (24) 및 복수의 제 2 고농도로 도핑된 영역 (26) 을 갖는다. 광기전 전지 (10) 는 또한, 얕은 에미터 (46) 를 포함한다.
도 4a 의 광기전 전지 (10) 는, 프론트 패시베이션 층 (30) 및 백 패시베이션 층 (32) 각각을 갖는 패시베이션 층 (28) 이 1 초과의 층 또는 단층 (stratum) 을 포함한다는 점에서 전술된 전지들과 상이하다. 패시베이션 층 (28) 은 제 1 패시베이션 층 (52) 및 제 2 패시베이션 층 (54) 을 포함한다. 제 1 패시베이션 층 (52) 은, 예를 들어 도핑되지 않은 비정질 실리콘일 수도 있다. 제 2 패시베이션 층 (54) 은, 예를 들어 약 80 마이크로미터의 두께를 갖는 실리콘 질화물일 수도 있다. 광기전 전지 (10) 는 제 1 도전체 (36) 및 제 2 도전체 (38) 를 갖는 도전체들 (34) 의 네트워크를 포함한다. 콘택들 (40) 은 고농도로 도핑된 영역들 (22) 및 도전체들 (34) 의 네트워크를 전기적으로 접속시킨다. 도전체들 (34) 의 네트워크는 깍지형 핑거들 (42) 사이에 갭 (44) 을 갖는 깍지형 핑거들 (42) 을 포함할 수도 있다.
도 4a 의 광기전 전지 (10) 를 생성하기 위해 이용된 주요 프로세싱 단계들은, 고농도로 도핑된 영역들 및/또는 얕은 에미터를 형성하기 위해 n++ 도핑 잉크 및 p++ 도핑 잉크를 잉크젯 인쇄하는 단계, 다음에 도핑 잉크들을 열적으로 확산시키는 단계를 포함할 수도 있다. 프로세스는 또한, 도전체들 (34) 의 네트워크를 잉크젯 인쇄하기 전에 패시베이션 층들 (52 및 54) 을 추가하는 단계를 포함할 수도 있다. 콘택들 (40) 은 레이저 소성될 수 있다.
도 4b 는 일 실시형태에 따른 도 4a 의 얕은 에미터 (46) 를 갖는 백 콘택 광기전 전지 (12) 의 후방 평면도를 나타낸다. 예를 들어, 동일한 타입의 고농도로 도핑된 영역들 (22) 간의 공간은 약 1 밀리미터일 수 있고, 상이한 종류의 영역들의 고농도로 도핑된 영역들 간의 거리는 약 0.7 밀리미터일 수 있다.
도 5 는 일 실시형태에 따른 인버전 층 (56) 을 갖는 백 콘택 광기전 전지 (12) 의 부분 측단면도를 나타낸다. 광기전 전지 (10) 는 전면 (16) 및 배면 (18) 을 갖는 도핑된 웨이퍼 (14) 를 포함한다. 도핑된 웨이퍼 (14) 는 열적으로 확산된 영역들 (20) 및 고농도로 도핑된 영역들 (22), 예컨대 제 1 고농도로 도핑된 영역들 (24) 및 제 2 고농도로 도핑된 영역들 (26) 을 포함한다. 이 실시형태에서, 인버전 층 (56) 은 도핑된 웨이퍼 (14) 안에 형성 또는 유도될 수 있다.
인버전 층 (56) 은 인버전 층 구조의 제 1 층 (58) 및 인버전 층 구조의 제 2 층 (60) 을 포함한다. 인버전 층 구조의 제 1 층 (58) 은 배면 (18) 에 적용될 수 있고, 약 10 나노미터의 두께를 갖는 도핑되지 않은 비정질 실리콘을 포함할 수도 있다. 예컨대 도핑된 웨이퍼 (14) 와 동일한 전도성 타입의 고농도로 도핑된 영역들 (22) 을 전기적으로 고립 및/또는 절연시키기 위해 절연 층 (50) 을 형성하도록 절연 잉크가 또한 적용될 수도 있다. 인버전 층 구조의 제 2 층 (60) 은 인버전 층 구조의 제 1 층 (58) 위에 적용될 수 있고, 약 20 나노미터의 두께를 갖는 고농도로 도핑된 비정질 실리콘 재료를 포함할 수도 있다. 인버전 층 구조의 제 2 층 (60) 은 도핑된 웨이퍼 (14) 에 반대되는 전도성 타입을 가질 수 있다.
광기전 전지 (10) 는 또한, 패시베이션 층 (28), 예컨대 프론트 패시베이션 층 (30) 및 백 유전체 층 (32) 을 포함할 수도 있다. 백 유전체 층 (32) 은 약 100 나노미터의 두께를 갖는 실리콘 산화물을 포함할 수도 있다. 도전체들 (34) 의 네트워크는 백 유전체 층 (32) 위에 적용될 수 있다. 도전체들 (34) 의 네트워크는, 약 1 마이크로미터의 두께를 갖는 은과 같은 제 1 도전체 (36) 를 포함할 수도 있다. 도전체들 (34) 의 네트워크는 약 1 마이크로미터의 두께를 갖는 알루미늄과 같은 제 2 도전체 (38) 를 포함할 수도 있다. 도전체들 (34) 의 네트워크는, 제 1 도전체 (36) 및 제 2 도전체 (38) 에 의해 깍지형 핑거들 (42) 사이에 갭 (44) 을 갖는 깍지형 핑거들 (42) 을 포함할 수도 있다.
도 5 의 광기전 전지 (10) 를 생성하기 위해 이용된 주요 프로세싱 단계들은 고농도로 도핑된 영역들 (22) 을 형성하기 위해 n++ 도핑 잉크, p++ 도핑 잉크, 및/또는 절연 잉크를 잉크젯 인쇄하는 단계, 다음에 도핑 잉크들을 열적으로 확산시키는 단계를 포함할 수도 있다. 프로세스는 또한, 전면 (16) 및 배면 (18) 을 세정하는 단계 및 패시베이션 층 (28) 을 증착하는 단계를 포함할 수도 있다. 프로세스는 또한, 도전체들 (34) 의 네트워크를 잉크젯 인쇄하는 단계 및 콘택들 (40) 을 레이저 소성시키는 단계를 포함할 수도 있다.
도 6 은 일 실시형태에 따른, 광기전 전지 (10) 의 부분 측단면도를 나타낸다. 도 6 의 광기전 전지 (10) 는, 프론트 콘택 및 백 콘택을 포함하기 때문에 전술된 전지들과 상이하다. 광기전 전지 (10) 는 전면 (16) 및 배면 (18) 을 갖는 도핑된 웨이퍼 (14) 를 포함한다. 도핑된 웨이퍼 (14) 는 열적으로 확산된 영역들 (20) 및 고농도로 도핑된 영역들 (22) 을 포함한다. 고농도로 도핑된 영역들 (22) 은, 예컨대 전면 (16) 상에 핑거들 (64) 을 포함한다. 광기전 전지 (10) 는 또한, 예컨대 인을 포함하는 핑거들 (64) 사이에 얕은 에미터 (46) 를 포함할 수도 있다. 배면 필드 영역 (62) 은, 예컨대 붕소를 포함하는 배면 (18) 상에 적용될 수도 있다.
광기전 전지 (10) 는, 예컨대 실리콘 질화물로 제조되고 프론트 패시베이션 층 (30) 및 백 패시베이션 층 (32) 을 갖는 패시베이션 층 (28) 을 포함한다. 패시베이션 층 (30) 을 통해 열적으로 소성될 수 있는 은 프릿 (frit) 및 페이스트를 포함하는, 집전 그리드 (66) 가 프론트 패시베이션 층 (30) 위에 적용될 수 있다. 집전 그리드 (66) 는 일반적으로, 전면 (16) 위에 적용된 도전 재료의 어레이 또는 스크린을 포함한다. 집전 그리드 (66) 는 단면도로 도 6 에 도시되고, 전면 (16) 상의 고체 또는 별개의 층이 아니다. 예컨대 알루미늄을 포함하는, 시트 도전체 (68) 가 백 패시베이션 층 (32) 위에 적용될 수 있다. 콘택 (40) 은 시트 도전체 (68) 와 열적으로 확산된 영역들 (20) 을 전기적으로 접속시킬 수 있다. 콘택 (40) 은 딤플 (dimple) 또는 디프레션 (70) 을 형성할 수 있다.
도 6 의 광기전 전지 (10) 를 생성하기 위해 이용된 주요 프로세싱 단계들은 잉크 및/또는 희석 잉크들로 핑거들 (64), 얕은 에미터 (46), 및/또는 배면 필드 영역 (62) 을 에어로졸 제트 인쇄하는 단계를 포함할 수도 있다. 프로세스는 또한, 핑거들 (64), 얕은 에미터 (46), 및/또는 배면 필드 영역 (62) 을 확산시키는 단계를 포함할 수도 있다. 염화수소 및/또는 염화수소산을 이용하는 세정 단계는 원하지 않는 또는 희망하지 않는 부분들 또는 입자들을 제거한다. 패시베이션 층 (28) 이 양면 모두에 적용될 수 있다. 에어로졸 제트 인쇄는 집전 그리드 (66) 및 시트 도전체 (68) 를 통해 소성층 (fire) 을 퇴적 또는 형성할 수 있다. 프로세스는, 예컨대 집전 그리드 (66) 와 핑거들 (64) 을 전기적으로 접속시키기 위해 급속 열 처리 단계를 포함할 수도 있다. 프로세스는 콘택들 (40) 을 레이저 소성하는 단계를 포함할 수도 있다.
도 7 은 일 실시형태에 따른 광기전 전지 (10) 의 부분 측단면도를 나타낸다. 광기전 전지 (10) 는 전면 (16) 및 배면 (18) 을 갖는 도핑된 웨이퍼 (14) 를 포함한다. 도핑된 웨이퍼 (14) 는 열적으로 확산된 영역들 (20) 및 고농도로 도핑된 영역들 (22) 을 포함한다. 얕은 에미터 (46) 는, 예컨대 인 도펀트를 사용함으로써 전면 (16) 상의 핑거들 (64) 및/또는 고농도로 도핑된 영역들 (22) 을 접속시킬 수도 있다. 배면 필드 영역 (62) 은, 예컨대 붕소를 사용함으로써 배면 (18) 에 적용될 수도 있다. 패시베이션 층 (28) 은, 예컨대 실리콘 질화물을 사용함으로써 프론트 패시베이션 층 (30) 및 백 패시베이션 층 (32) 을 형성할 수도 있다. 집전 그리드 (66) 가 프론트 패시베이션 층 (30) 위에 적용될 수도 있고, 콘택들 (40) 예컨대 디프레이션 (70) 을 형성하는 레이저 소성된 은 콘택들에 의해 핑거들 (64) 에 전기적으로 접속할 수도 있다. 시트 도전체 (68) 는 백 패시베이션 층 (32) 위에 적용될 수도 있고, 콘택들, 예컨대 레이저 소성된 은 및/또는 알루미늄 콘택들에 의해 배면 필드 영역 (62) 에 전기적으로 접속할 수도 있다.
도 7 의 광기전 전지 (10) 를 생성하기 위해 사용된 주요 프로세싱 단계들은 전면 (16) 상에 핑거들 (62) 및 얕은 에미터 (46) 용 n++ 잉크를 비 접촉 인쇄하는 단계를 포함할 수도 있다. 프로세스는 또한, 배면 필드 영역 (62) 용 p+ 잉크를 비 접촉 인쇄하는 단계를 포함할 수도 있다. 확산 단계는 고농도로 도핑된 영역들 (22), 얕은 에미터 (46), 및/또는 배면 필드 영역 (62) 을 형성한다. 염화수소산을 이용하는 세정 단계가 유리들을 제거한다. 패시베이션 층 (28) 은 양면 모두에 적용될 수 있다. 비 접촉 인쇄는 집전 그리드 (66) 및 시트 도전체 (68) 를 퇴적 또는 형성할 수 있다. 프로세스는 패시베이션 층 (28) 을 통해 콘택들 (40) 을 레이저 소성시키는 단계를 포함할 수도 있다.
도 8 은 일 실시형태에 따른 도전체들 (34) 의 네트워크의 후방 평면도를 나타낸다. 광기전 전지 (10) 는 백 콘택 광기전 전지 (12) 일 수도 있다. 도전체들 (34) 의 네트워크는 배면 (18) 상에 배치될 수 있고, 제 1 도전체 (36) 및 제 2 도전체 (38) 를 포함할 수 있다. 도전체들 (34) 의 네트워크는 깍지형 핑거들 (42) 사이에 갭 (44) 을 갖는 깍지형 핑거들 (42) 을 형성한다.
도 9 는 일 실시형태에 따른 광기전 전지 (10) 의 부분 측단면도를 나타낸다. 광기전 전지 (10) 는 전면 (16) 및 배면 (18) 을 갖는 도핑된 웨이퍼 (14) 를 포함한다. 웨이퍼 (14) 는 레이저 확산된 영역들 (20) 및 고농도로 도핑된 영역들 (22) 을 포함한다. 웨이퍼는 또한, 패시베이션 층 (28), 예컨대 프론트 패시베이션 층 (30) 및 백 유전체 또는 패시베이션 층 (32) 을 포함한다. 광기전 전지 (10) 는 또한, 콘택들 (40), 예컨대 전면 (16) 및 배면 (18) 상에서 레이저 소성된 콘택들을 포함한다. 광기전 전지는 또한, 얕은 에미터 (46) 및 배면 필드 영역 (62) 을 포함한다. 핑거들 (64) 은 전면 (16) 상에 전류를 모을 수 있고, 시트 도전체 (68) 는 배면 (18) 상에 전류를 모을 수 있다. 광기전 전지는 또한, 예컨대 콘택들을 형성하기 위해 디프레이션 (70) 및 도핑 잉크 (72) 를 포함한다.
도 10 은 일 실시형태에 따른 선택적 에미터 영역 (74) 및 집전 핑거들 (76) 을 갖는 웨이퍼 (14) 를 개략적으로 나타낸다. 선택적 에미터 영역들 (74) 은 일반적으로 트렁크 또는 메인 라인 (모선, busbar) 으로부터 오는 평행한 라인들의 세트를 형성한다. 집전 핑거들 (76) 은 선택적 에미터 영역들 (74) 에 일반적으로 수직하게 배열된 일반적으로 다른 평행한 라인들의 세트로 배치된다.
도 11 은 일 실시형태에 따라, 웨이퍼 (14) 상에 콘택들 (40)(미도시) 을 병렬 레이저 소성시키기 위해 사용된 장치를 개략적으로 나타낸다. 장치는, 예컨대 다수의 레이저 빔들 (80) 을 생성하기 위해 회절 그레이팅 (82) 또는 마이크로렌즈 어레이 (84) 안에 그리고/또는 이를 통해 하나 이상의 빔들을 생성하는 레이저 (78) 를 포함한다. 다수의 레이저 빔들 (80) 은 웨이퍼 (14) 를 치기 전에 이미징 시스템 (86) 을 통과할 수도 있다.
도 12a 는 일 실시형태에 따라, 다수의 빔들 (80) 로 웨이퍼 (14) 상에 콘택들 (40)(미도시) 을 병렬 레이저 소성시키기 위한 1 차원 스캔을 개략적으로 나타낸다. 다수의 빔들 (80) 은 웨이퍼 (14) 전체에 걸쳐 라인 또는 세그먼트를 형성하고, 스캔 방향 화살표 (88) 로 도시된 방향으로 웨이퍼 (14) 에 대하여 이동한다.
도 12b 는 일 실시형태에 따라, 다수의 빔들 (80) 로 웨이퍼 (14) 상에 콘택들 (40)(미도시) 을 병렬 레이저 소성시키기 위한 1 차원 스테이지를 개략적으로 나타낸다. 다수의 빔들 (80) 은 웨이퍼 (14) 전체에 걸쳐 라인 또는 세그먼트를 형성하고, 스테이지 방향 화살표 (90) 에 의해 도시된 방향으로 다수의 빔들 (80) 에 대하여 웨이퍼 (14) 가 이동한다.
도 13a 는 일 실시형태에 따라, 다수의 빔들 (80) 로 웨이퍼 (14) 상에 콘택들 (40)(미도시) 을 병렬 레이저 소성시키기 위한 2 차원 스캔을 개략적으로 나타낸다. 다수의 빔들 (80) 은 웨이퍼 (14) 의 일부에 걸쳐 어레이 또는 그리드를 형성하고, 예컨대 서로에 대하여 직각으로, 스캔 방향 화살표 (88) 로 도시된 방향으로 웨이퍼 (14) 에 대하여 이동한다.
도 13b 는 일 실시형태에 따라, 다수의 빔들 (80) 로 웨이퍼 (14) 상에 콘택들 (40)(미도시) 을 병렬 레이저 소성시키기 위한 2 차원 스캔을 개략적으로 나타낸다. 다수의 빔들 (80) 은 웨이퍼 (14) 의 일부에 걸쳐 라인 또는 세그먼트를 형성하고, 예컨대 일반적으로 서로에 대하여 직각으로, 스캔 방향 화살표 (88) 로 도시된 방향으로 웨이퍼 (14) 에 대하여 이동한다.
도 13c 는 일 실시형태에 따라, 다수의 빔들 (80) 로 웨이퍼 (14) 상에 콘택들 (40)(미도시) 을 병렬 레이저 소성시키기 위한 2 차원 스테이지를 개략적으로 나타낸다. 다수의 빔들 (80) 은 웨이퍼 (14) 의 일부에 걸쳐 어레이 또는 그리드를 형성하고, 예컨대 일반적으로 서로에 대하여 직각으로, 스테이지 방향 화살표 (90) 로 도시된 방향으로 다수의 빔들 (80) 에 대하여 웨이퍼 (14) 가 이동한다.
도 13d 는 일 실시형태에 따라, 다수의 빔들 (80) 로 웨이퍼 (14) 상에 콘택들 (40)(미도시) 을 병렬 레이저 소성시키기 위한 2 차원 스테이지를 개략적으로 나타낸다. 다수의 빔들 (80) 은 웨이퍼 (14) 의 일부에 걸쳐 라인 또는 세그먼트를 형성하고, 예컨대 일반적으로 서로에 대하여 직각으로, 스테이지 방향 화살표 (90) 로 도시된 방향으로 다수의 빔들 (80) 에 대하여 웨이퍼 (14) 가 이동한다. 스캐닝 및 이동 스테이지의 조합이 본 발명의 범위 내에 있다.
일 실시형태에 따르면, 본 발명은 백 콘택 광기전 전지를 포함할 수도 있다. 전지는 전면 및 배면을 갖는 반도체 재료의 도핑된 웨이퍼를 포함할 수도 있다. 도핑된 웨이퍼는 임의의 적합한 반도체 재료, 예컨대 실리콘, 게르마늄, 갈륨 비화물, 실리콘 게르마늄, 갈륨 인듐 비화물, 인듐 안티몬화물, 다른 반도체들 등을 포함할 수도 있다. 반도체 재료는 임의의 적합한 프로세스 또는 제조 단계들, 예컨대 방향성 응결, 방향성 결정화, 플로트 존 프로세스들, 쵸크랄스키 (Czochralski) 프로세스들 등을 포함할 수도 있다. 실리콘에 관하여, 적합한 형태의 실리콘은 단결정 실리콘, 거의 단결정 실리콘, 다결정 실리콘, 기하학적 다결정 실리콘 등을 포함할 수도 있다.
도핑된 웨이퍼는 임의의 적합한 크기 및/또는 형상을 포함할 수도 있다. 도핑된 웨이퍼는 적어도 일반적으로 서로 대향되어 배치된 전면 및 배면을 포함할 수도 있다. 도핑된 웨이퍼는 바람직하게, 길이 및/또는 폭보다 너무 작지 않은 두께를 갖는 일반적으로 평면 형태 또는 형상을 포함한다. 웨이퍼는 형상은 직선의 세그먼트 및/또는 아치형 세그먼트의 임의의 적합한 조합, 예컨대 일반적으로 정사각형 형상, 일반적으로 직사각형 형상, 일반적으로 원 형상 등을 포함할 수도 있다.
도핑된 웨이퍼는 임의의 적합한 타입의 도펀트 및/또는 적합한 농도의 도펀트를 포함할 수도 있다. 도펀트 또는 도핑 에이전트는 광범위하게, 예컨대 반도체의 전기적 특성을 변경 또는 변화시키기 위해 비교적 저 농도의 반도체 래티스 및/또는 크리스탈 래티스에 추가된 화합물 또는 불순물 성분을 지칭한다. 이론에 의해 제한되는 것 없이, 반도체 재료에 도펀트의 추가는, 도펀트 종들에 따라 대부분 네거티브 (n-타입) 전하 캐리어 또는 대부분 포지티브 (p-타입) 전하 캐리어를 갖는 재료를 초래하도록, 재료 내의 페르미 레벨을 시프트할 수도 있다. 도핑된 웨이퍼는 임의의 적합한 전도성 타입, 예컨대 n-타입 및/또는 p-타입을 포함할 수도 있다.
실리콘의 경우 도핑된 웨이퍼에 적합한 도펀트들은 붕소, 알루미늄, 갈륨, 인듐, 인, 비소, 안티몬 등을 포함할 수도 있다. 웨이퍼 내의 도펀트의 적합한 농도는, 실리콘 내의 n-타입 도펀트 (예컨대, 인) 에 있어서 약 7 × 1014 원자/㎤ 와 약 8 × 1016 원자/㎤ 사이, 및 실리콘 내의 p-타입 도펀트 (예컨대, 붕소) 에 있어서 약 2 × 1015 원자/㎤ 와 약 3 × 1017 원자/㎤ 사이에서 포함할 수도 있다.
도핑된 웨이퍼들은 임의의 적합한 비저항, 예컨대 약 0.1 Ω-㎝ 내지 약 20 Ω-㎝ 사이, 약 0.5 Ω-㎝ 내지 약 5 Ω-㎝ 사이 등을 포함할 수도 있다. 하나의 적합한 도핑된 웨이퍼는 약 100 마이크로미터의 두께를 갖는 p-타입 도핑된 실리콘을 포함할 수도 있다.
전면은 일반적으로, 태양 패널 또는 태양 모듈에 사용될 때 입사광을 수신하기 위한 면 또는 방위에 대응한다. 배면은 일반적으로, 전면에 반대되는 면에 대응한다.
동일한 실시형태에 따르면, 전지는 또한, 제 1 전도성 타입을 갖고 배면에 대하여 또는 배면 상에 배치된 복수의 제 1 고농도로 도핑된 영역들을 포함할 수도 있다. 광범위하게 복수는, 다수의 또는 1 보다 많은 아이템 또는 유닛을 지칭한다. 제 1 고농도로 도핑된 영역들은 임의의 적합한 재료, 크기, 형상, 전도성 타입, 및/또는 농도를 포함할 수도 있다. 제 1 고농도로 도핑된 영역의 도펀트는 도핑된 웨이퍼용 도펀트들에 관하여 전술된 재료들 중 어느 하나를 포함할 수도 있다. 고농도로 도핑된 영역들은 약 10 마이크로미터 내지 약 1,000 마이크로미터 사이, 약 50 마이크로미터 내지 약 400 마이크로미터 사이, 약 200 마이크로미터 등의 크기를 가질 수도 있다.
고농도로 도핑된 영역들은 일반적으로 정사각형, 일반적으로 직사각형, 일반적으로 삼각형, 일반적으로 원형 등일 수도 있다. 고농도로 도핑된 영역들은 n-타입 및/또는 p-타입 도펀트들을 포함할 수도 있다. 고농도로 도핑된 영역들은 배면의 임의의 적합한 퍼센티지, 예컨대 약 0.5 퍼센트와 약 50 퍼센트 사이, 약 2 퍼센트와 약 10 퍼센트 사이 등을 커버할 수도 있다. 고농도로 도핑된 영역들은 임의의 적합한 간격, 예컨대 약 0.1 밀리미터와 약 10 밀리미터 사이, 약 0.3 밀리미터와 약 2 밀리미터 사이 등으로 서로 이격될 수도 있다.
고농도로 도핑된 영역들은 임의의 적합한 패턴, 예컨대 그리드, 매트릭스, 어레이 등으로 배치될 수도 있다. 고농도로 도핑된 영역들은, 예컨대 도핑된 웨이퍼 안으로 확산 후에, 약 0.01 마이크로미터와 약 10 마이크로미터 사이, 약 0.1 마이크로미터와 약 1 마이크로미터, 약 0.5 마이크로미터 사이 등 임의의 적합한 깊이를 포함할 수도 있다. 고농도로 도핑된 영역들은 임의의 적합한 프로세스, 예컨대 열 확산, 급속 열 처리 등에 의해 형성될 수도 있다. 고농도로 도핑된 영역들은 열적으로 확산된 영역들을 포함할 수도 있다.
고농도로 도핑된 영역들의 표면 가까이의 도펀트의 적합한 농도는, 실리콘 내 약 5 × 1018 원자/㎤ 와 약 7 × 1014 원자/㎤ 사이의 n-타입 도펀트 (예컨대, 인), 실리콘 내 약 8 × 1018 원자/㎤ 와 1.6 × 1021 원자/㎤ 사이의 p-타입 도펀트 (예컨대, 붕소) 를 포함할 수도 있다. 고농도로 도핑된 영역들용 도펀트 소스는, 예컨대 콘택 인쇄, 스크린 인쇄, 비접촉 인쇄, 잉크젯 인쇄, 에어로졸 제트 인쇄 등의 임의의 적합한 프로세스 또는 디바이스에 의해 형성 또는 적용될 수도 있다. 고농도로 도핑된 영역들의 시트 저항은 약 5 Ω/□ 과 약 50 Ω/□, 약 20 Ω/□ 사이 등일 수도 있다. 고농도로 도핑된 영역의 깊이, 도펀트 농도 및 도핑 프로파일은 원하는 시트 저항을 획득하기 위해 조정될 수 있다.
동일한 실시형태에 따르면, 전지는 또한, 제 1 전도성 타입과 반대되는 전도성 타입을 갖고 배면에 대하여 배치된 복수의 제 2 고농도로 도핑된 영역들을 포함할 수도 있다. 제 2 고농도로 도핑된 영역들은 상이한 또는 반대되는 전도성 타입을 갖는 것을 제외하고 전술된 제 1 고농도로 도핑된 영역들의 특징 및/또는 피처들 모두를 포함할 수도 있다. 바람직하게, 제 2 고농도로 도핑된 영역들은, 예컨대 교대의 행 및/또는 열을 형성하기 위해 제 1 고농도로 도핑된 영역들 사이에서 스캐터링되거나 이와 함께 배치된다. 제 1 고농도로 도핑된 영역들 및 제 2 고농도로 도핑된 영역들의 배열은 체커판 패턴과 같이 설명될 수도 있다.
일 타입의 제 1 고농도로 도핑된 영역과 동일한 타입의 제 2 고농도로 도핑된 영역 사이의 거리에 대하여 일 타입의 제 1 고농도로 도핑된 영역과 다른 타입의 제 2 고농도로 도핑된 영역 사이의 거리의 비율은 임의의 적합한 수, 예컨대 약 0.1 내지 약 1.0 사이, 약 0.5 내지 약 0.8 사이, 약 0.7 등을 포함할 수도 있다. 이 비율은, 동일한 영역들 사이의 거리에 대한 상이한 영역들 사이의 거리로서 표현될 수 있다.
바람직하게, 제 1 고농도로 도핑된 영역들 및 제 2 고농도로 도핑된 영역들은, 예컨대 태양 패널 및/또는 태양 모듈의 광기전 전지에 유용한 콘택들을 형성한다. 하나의 고농도로 도핑된 영역은 실리콘 웨이퍼의 기재 (base material) 에 대한 p-n 접합을 형성할 것이고, 다른 타입은 오믹 콘택을 형성할 것이다. 배면 상에 p-n 접합 및 오믹 콘택을 형성하는 것은, 예컨대 전면 상에 태양으로부터의 전자기 스펙트럼의 일부를 수집하는 에너지의 수집을 위해 증가된 전면 면적을 제공한다. 또한, 배면 상에 p-n 접합을 형성하는 것은 프로세싱 단계들 및/또는 제조 비용들을 감소시킬 수도 있다.
비접촉 인쇄, 잉크젯 인쇄, 에어로졸 제트 인쇄 등은 임의의 적합한 컨디션들에서, 예컨대 불활성 분위기에서, 감소하는 분위기에서, 산화 분위기 등에서 수행될 수 있다. 인쇄 프로세스는 웨이퍼, 기판, 잉크, 인쇄 챔버 등에 대한 온도 상승 (elevated temperatures) 을 포함할 수도 있다. 이론에 의해 제한되는 것 없이, 온도 상승은 용매를 건조시키고/시키거나 잉크를 세팅하는 것을 도울 수도 있다. 온도 상승은 적어도 약 20 ℃, 적어도 약 50 ℃, 적어도 약 100 ℃, 적어도 약 250 ℃, 적어도 약 500 ℃ 등을 포함할 수도 있다.
동일한 실시형태에 따르면, 전지는 복수의 제 1 고농도로 도핑된 영역들, 복수의 제 2 고농도로 도핑된 영역들, 및/또는 배면 각각의 적어도 일부 위에 배치된 패시베이션 층을 포함할 수도 있다. 선택적으로, 전지는 또한, 전면 위에 배치된 패시베이션 층을 포함할 수도 있다. 패시베이션 층은, 비정질 실리콘, 실리콘 디옥사이드 (실리카), 실리콘 질화물 등과 같이 낮은 표면 재결합을 보장하는 임의의 적합한 전기적으로 절연 재료 또는 유전체 재료를 포함할 수도 있다.
패시베이션 층은 임의의 적합한 두께, 예컨대 약 0.01 마이크로미터와 약 10 마이크로미터 사이, 약 0.1 마이크로미터와 약 1 마이크로미터 사이, 약 0.1 마이크로미터 등의 임의의 적합한 두께를 포함할 수도 있다. 바람직하게, 패시베이션 층은 복수의 제 1 고농도로 도핑된 영역들, 복수의 제 2 고농도로 도핑된 영역들, 및/또는 배면의 임의의 노출된 부분들 (고농도로 도핑된 영역들의 일부가 아님) 을 균일하게 커버한다. 패시베이션 층은 임의의 적합한 프로세스 또는 디바이스, 예컨대 플라즈마 강화형 화학적 기상 증착, 마그네트론 스퍼터링, 핫 와이어 화학적 기상 증착 등에 의해 형성될 수도 있다. 패시베이션 층을 형성하기 위한 적합한 온도는 약 50 ℃ 와 약 1,000 ℃ 사이, 약 150 ℃ 와 약 400 ℃ 사이 등을 포함할 수도 있다.
추가적으로 그리고/또는 선택적으로, 패시베이션 층은 적어도 2 개의 층들 (합성물), 예컨대 도핑된 웨이퍼에 대하여 비정질 실리콘의 층 및 비정질 실리콘에 대하여 실리콘 질화물의 층을 포함할 수도 있다. 패시베이션 층들 간의 변화도 (gradient) 는, 예컨대 별개의 층들 및/또는 경계들 대신에 깊이에 대하여 조합을 변화시키는 범위 내에 있다. 제조의 단순화를 위해, 합성 패시베이션 층을 갖는 전지들은 또한 전면 상에 합성 패시베이션 층들을 포함할 수도 있다. 바람직하게, 패시베이션 층은 잘 패시베이션된 면을 형성한다.
동일한 실시형태에 따르면, 전지는 제 1 도전체 및 제 2 도전체를 갖고 패시베이션 층에 대하여 또는 패시베이션 층 상에 배치된 도전체들의 네트워크를 포함할 수도 있다. 네트워크는 광범위하게, 상호접속되거나 상호관련된 그룹, 웹, 시스템 등을 지칭한다. 도전체들은 광범위하게, 전류, 전자 등의 흐름을 용이하게 하거나 인에이블하기 위한 임의의 적합한 재료를 지칭한다. 도전체들은 임의의 적합한 재료, 크기, 및/또는 형상을 포함할 수도 있다. 은, 알루미늄, 백금, 구리, 금 등이 도전체로서 사용될 수도 있다. 도전체들은 임의의 적합한 두께, 예컨대 약 0.1 마이크로미터와 약 10 마이크로미터 사이, 약 1 마이크로미터와 약 5 마이크로미터 사이, 약 2 마이크로미터 등으로 적용될 수도 있다.
바람직하게, 제 1 도전체는 복수의 제 1 고농도로 도핑된 영역들과 정렬 및/또는 오버레이되고, 제 2 도전체는 복수의 제 2 고농도로 도핑된 영역들과 정렬 및/또는 오버레이된다. 도전체들은 배면 패시베이션 층의 임의의 적합한 부분, 예컨대 약 1 퍼센트와 약 100 퍼센트 사이, 약 50 퍼센트와 약 98 퍼센트 사이, 약 90 퍼센트 등을 커버할 수도 있다. 도전체들 사이의 갭 또는 공간은 약 1 마이크로미터와 약 1,000 마이크로미터 사이, 약 10 마이크로미터와 약 200 마이크로미터 사이, 약 80 마이크로미터 등을 포함할 수도 있다.
제 1 도전체 및 제 2 도전체는 일반적으로, 예를 들어 상호록킹 (interlocking) 또는 깍지형 핑거들을 형성하도록 서로 평행할 수도 있다. 핑거들은, 예컨대 전지의 측 및/또는 에지 상에 배치된 트렁크 (trunk) 또는 메인 라인으로부터 연장될 수도 있다. 제 1 도전체 및/또는 제 2 도전체의 다른 구성들이 본 발명의 범위 내에 있다.
동일한 실시형태에 따르면, 전지는 제 1 도전체와 제 1 고농도로 도핑된 영역들을 전기적으로 접속시키고, 제 2 도전체와 제 2 고농도로 도핑된 영역들을 전기적으로 접속시키는 복수의 콘택들을 포함할 수도 있다. 콘택들은 광범위하게, 예컨대 전류의 흐름을 가능하게 하기 위한 임의의 적합한 유니온 또는 접합을 지칭한다. 콘택들은 임의의 적합한 크기, 형상, 밀도 (면적 당 개수) 등을 포함할 수도 있다. 콘택들은 약 10 마이크로미터와 약 300 마이크로미터 사이, 약 50 마이크로미터와 약 150 마이크로미터 사이, 약 100 마이크로미터 등의 크기 (유효 직경) 를 포함할 수도 있다. 콘택들은, 고농도로 도핑된 영역들 및/또는 도핑된 웨이퍼 안에 임의의 적합한 깊이, 예컨대 약 0.01 마이크로미터와 약 10 마이크로미터 사이, 약 0.1 마이크로미터와 약 1.0 마이크로미터 사이, 약 0.5 마이크로미터 등을 포함할 수도 있다.
콘택들은 포인트 콘택일 수도 있다. 일반적으로, 하나 이상의 콘택들은 고농도로 도핑된 영역들 각각에 대응한다. 콘택들은 임의의 적합한 방식, 예컨대 레이저 소성, 도전체들을 증착하기 전에 레이저 흡열 바이어스, 도전체들을 증착하기 전에 에칭 바이어스 등으로 제조될 수도 있다. 콘택들은 배면의 임의의 적합한 부분, 예컨대 약 0.1 퍼센트와 약 50 퍼센트 사이, 약 1 퍼센트와 약 10 퍼센트 사이, 약 2 퍼센트 등을 포함할 수도 있다. 콘택들은, 예컨대 배면 상에 그리고 고농도로 도핑된 영역 안으로, 그리고/또는 도핑된 웨이퍼 안으로 패시베이션 층을 통해 연장되는 크레이터 및/또는 디프레션을 포함할 수도 있다. 크레이터는 임의의 적합한 깊이, 약 0.01 마이크로미터와 약 3 마이크로미터 사이, 약 0.1 마이크로미터와 약 1 마이크로미터 사이, 약 0.3 마이크로미터 등을 포함할 수도 있다. 크레이터는 레이저 소성로부터 형성될 수도 있다.
레이저 소성된 콘택들은, 예컨대 하나 이상의 레이저 빔들을 다수의 빔들로 스플릿하여 동일한 그리고/또는 실질적으로 동일한 시간에 추가의 콘택들을 프로세싱 또는 제조하는, 병렬 레이저 소성된 콘택들을 포함할 수도 있다. 레이저 소성된 콘택들은 다수의 빔들을 형성하기 위해 레이저 빔을 회절 그레이팅 및/또는 마이크로렌즈 어레이에 통과시키고, 다수의 빔들을 이미징 시스템을 선택적으로 통과시킴으로써 형성될 수도 있다. 바람직하게, 이미징 시스템은, 예컨대 웨이퍼 또는 기판 안으로 균등한 침투를 갖는 콘택들을 생성하기 위해 전체 단면에 걸쳐 일반적으로 균일한 세기를 갖는 다수의 빔들을 제공할 수도 있다. 레이저 빔은 임의의 적합한 수의 빔들, 예컨대 적어도 약 16, 적어도 약 100, 적어도 약 500, 적어도 약 1,000 등으로 스플릿될 수도 있다. 다수의 레이저 빔들은, 예컨대 고농도로 도핑된 영역들의 적어도 일부에 일반적으로 대응하는 임의의 적합한 공간을 가질 수도 있다. 선택적으로 그리고/또는 다르게는, 다수의 빔들은 회적 광학계, 마이크로렌즈 어레이, 이미징 시스템 등에 의해 재성형될 수 있다.
다수의 레이저 빔들은 임의의 적합한 형상, 예컨대 라인, 세그먼트, 그리드, 어레이 등을 형성할 수도 있다. 다수의 레이저 빔들은, 다수의 빔들의 라인에 의해 형성된 웨이퍼의 폭의 임의의 적합한 부분, 예컨대 적어도 약 1 퍼센트, 적어도 약 20 퍼센트, 적어도 약 50 퍼센트, 적어도 약 75 퍼센트, 약 100 퍼센트 등을 접촉할 수도 있다. 다르게는, 다수의 레이저 빔들은 다수의 빔들의 둘레에 의해 형성된 웨이퍼의 임의의 적합한 부분, 예컨대 적어도 약 1 퍼센트, 적어도 약 20 퍼센트, 적어도 약 50 퍼센트, 적어도 약 75 퍼센트, 약 100 퍼센트 등을 접촉할 수도 있다. 적합한 콘택을 형성하기 위해 각각의 다수의 빔에 대해 임의의 적합한 세기가 가능하다.
웨이퍼에 대하여 다수의 레이저 빔들을 이동시키는 것은 임의의 적합한 디바이스 또는 시스템, 예컨대 스캐닝 (빔들을 이동) 및/또는 스테이지 (웨이퍼를 이동) 에 의한 것일 수도 있다. 모션은 1 차원, 2 차원, 3 차원 등일 수도 있다. 2 이상의 방향들의 모션들은 서로에 대하여 일반적으로 수직일 수도 있다.
일 실시형태에 따르면, 배면 바로 아래 및/또는 패시베이션 층 아래에 얕은 에미터를 포함할 수도 있다. 얕은 에미터는 복수의 제 1 고농도로 도핑된 영역들 및 복수의 제 2 고농도로 도핑된 영역들 사이에 배치될 수도 있다. 이론에 의해 제한되는 것 없이, 얕은 에미터는 다수의 캐리어들을 수집하기 위한 추가의 표면적을 제공할 수도 있다. 바로 아래는 광범위하게, 도핑된 웨이퍼 안으로 확산되는 그리고/또는 위치하는 것을 지칭한다. 얕은 에미터는 광범위하게, 도펀트를 포함하고, 배면의 전체 남아있는 부분까지 커버하도록 고농도로 도핑된 영역들 밖의 영역 또는 면적을 포함한다.
얕은 에미터는 임의의 적합한 깊이, 예컨대 약 0.01 마이크로미터와 약 1.0 마이크로미터 사이, 약 0.05 마이크로미터와 약 0.5 마이크로미터 사이, 약 0.2 마이크로미터 등을 포함할 수도 있다. 얕은 에미터는 임의의 적합한 도펀트 또는 희석 도펀트의 농도, 예컨대 약 1018 원자/㎤ 및 약 1021 원자/㎤ 및 약 1020 원자/㎤ 등을 포함할 수도 있고, 여기서 농도는 표면에서의 농도이다. 얕은 에미터와 연관된 시트 저항은 약 70 Ω/□ 과 약 300 Ω/□ 사이, 약 100 Ω/□ 등일 수 있다. 얕은 에미터의 깊이, 도펀트 농도 및 도핑 프로파일은 원하는 시트 저항을 획득하기 위해 조정될 수 있다.
얕은 에미터의 표면 상 또는 표면 가까이에서의 도펀트 농도에 대한 고농도로 도핑된 영역들의 표면 상 또는 표면 가까이에서의 도펀트 농도의 비율은 임의의 적합한 값, 예컨대 약 20 대 1 과 약 1.5 대 1 사이, 약 10 대 1 과 약 2 대 1 사이, 약 3 대 1 등을 포함할 수도 있다. 고농도로 도핑된 영역들에서의 시트 저항에 대한 얕은 에미터에서의 시트 저항의 비율은 임의의 적합한 값, 예컨대 약 40 대 1 과 약 1.5 대 1 사이, 약 20 대 1 과 약 3 대 1 사이, 약 10 대 1 등 일 수 있다.
얕은 에미터는 임의의 적합한 전도성 타입을 포함할 수도 있다. 바람직하게, 얕은 에미터는 도핑된 웨이퍼와 반대되는 전도성 타입을 포함할 수도 있다. 또한 바람직하게, 얕은 에미터는 동일한 전도성 타입을 갖는 고농도로 도핑된 영역들과 전기적으로 접속하고/하거나 커플링한다.
추가적으로 그리고/또는 선택적으로, 전지는 얕은 에미터와 반대되는 전도성 타입의 고농도로 도핑된 영역들 사이의 절연 갭을 포함할 수도 있다. 절연 갭은 임의의 적합한 거리 또는 길이, 예컨대 약 5 마이크로미터와 약 500 마이크로미터 사이, 약 10 마이크로미터와 약 200 마이크로미터 사이, 약 100 마이크로미터 등을 포함할 수도 있다. 절연 갭은 얕은 에미터와 얕은 에미터의 반대되는 전도성 타입의 고농도로 도핑된 영역들 사이의 교차점 또는 경계에서 반대되는 타입의 캐리어들의 재결합을 방지할 수도 있다. 절연 갭은 도핑된 웨이퍼의 영역 또는 부분으로부터 형성될 수도 있다. 일반적으로, 절연 갭은, 예컨대 고리 또는 다른 적합한 경계를 형성하기 위해 고농도로 도핑된 영역의 둘레를 둘러싸거나 바인딩한다.
다르게는, 전지는 얕은 에미터와 얕은 에미터와 반대되는 전도성 타입의 고농도로 도핑된 영역들 사이의 절연 층을 포함할 수도 있다. 절연 층은 임의의 적합한 비 전도성 재료, 예컨대 실리콘 디옥사이드, 실리콘 질화물 등을 포함할 수도 있다. 예컨대, 얕은 에미터가 반대되는 전도성 타입의 고농도로 도핑된 영역들과 접촉하는 것을 마스킹 또는 블록킹하도록, 얕은 에미터를 형성하기 전에 절연 층이 적용될 수도 있다. 절연 층은 임의의 적합한 두께, 예컨대 약 0.1 마이크로미터와 약 100 마이크로미터 사이, 약 0.5 마이크로미터와 약 20 마이크로미터 사이, 약 2 마이크로미터 등을 포함할 수도 있다. 절연 층은 절연 갭에 대하여 전술된 바와 같은 임의의 적합한 거리를 가질 수도 있다.
일 실시형태에 따르면, 전지는 배면 및 패시베이션 층 바로 아래의 인버전 층을 포함할 수도 있다. 인버전 층은 기판 안으로 도펀트를 확산시키지 않고 p-n 접합의 일부의 기능성 및/또는 역량을 제공할 수도 있다. 이론에 의해 제한되는 것 없이, 인버전 층은 비정질 실리콘과 같은 도핑되지 않은 층 및 도핑되지 않은 층 위의 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 고농도로 도핑된 층에 의해 형성될 수도 있다. 고농도로 도핑된 층은, 예컨대 전술된 고농도로 도핑된 영역들 사이에서, 그리고 도핑된 웨이퍼의 일부 안에 도핑되지 않은 층을 통해 에미터를 유도한다.
도핑되지 않은 층은 임의의 적합한 두께, 예컨대 약 0.005 마이크로미터와 약 0.1 마이크로미터 사이, 약 0.01 마이크로미터와 약 0.05 마이크로미터 사이, 약 0.02 마이크로미터 등을 포함할 수도 있다. 고농도로 도핑된 층은 임의의 적합한 두께, 예컨대 약 0.01 마이크로미터와 약 0.1 마이크로미터 사이, 약 0.03 마이크로미터 등을 포함할 수도 있다.
선택적으로 그리고/또는 추가적으로, 인버전 층의 일부로서 절연 갭 또는 절연 층은 (인버전 층의 고농도로 도핑된 층에 반대되는) 도핑된 영역과 동일한 전도성 타입의 고농도로 도핑된 영역들 및 도핑되지 않은 층에 대하여 배치될 수도 있다.
인버전 층은 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 고농도로 도핑된 층 및 비정질 실리콘 합금의 도핑되지 않은 층을 포함하고/하거나 이에 의해 유도될 수도 있다.
본 발명의 광기전 전지는 반사방지 코팅 및/또는 텍스처링된 표면과 같은 다른 피처들 및/또는 특징들을 포함할 수도 있다.
일 실시형태에 따르면, 본 발명의 광기전 전지는 적어도 약 15 퍼센트, 적어도 약 18 퍼센트, 적어도 약 20 퍼센트, 적어도 약 22 퍼센트 등의 효율성 (생성된 에너지에 대한 공급된 에너지) 을 포함한다.
일 실시형태에 따르면, 본 발명은 광기전 전지를 포함할 수도 있다. 본 발명의 광기전 전지는, 프론트 콘택 및 백 콘택을 포함할 수도 있다는 점에서 전술된 것들과 상이하다. 전지의 구조가 후술될 것이다. 본 명세서와 일관되는 것으로서, 전술된 전지들에 대하여 임의의 공통 언어는 독자가 (예컨대 반복을 방지하기 위해) 본 또는 다른 실시형태들에 논의된 엘리먼트의 특징 및/또는 피처들 모두 및/또는 임의의 것을 적용하는 것을 가능하게 할 수도 있다.
전지는 전면 및 배면을 갖는 반도체 재료의 도핑된 웨이퍼를 포함할 수도 있다. 전지는 또한, 도핑된 웨이퍼와 반대되는 전도성 타입을 갖고 전면에 대하여 배치된 복수의 고농도로 도핑된 영역들을 포함할 수도 있다. 전지는 또한, 고농도로 도핑된 영역들과 동일한 전도성 타입을 갖고 복수의 고농도로 도핑된 영역들 사이에 배치된 얕은 에미터를 포함할 수도 있다. 고농도로 도핑된 영역들은 고농도로 도핑된 핑거들로서 지칭될 수도 있다.
동일한 실시형태에 따르면, 전지는 또한, 배면 바로 아래의 배면 필드 영역을 포함할 수도 있다. 배면 필드 영역은 전지의 배면 상에 전기적 경로를 제공할 수도 있다. 배면 필드 영역은 도핑된 웨이퍼와 동일한 전도성 타입을 갖는 고농도로 도핑된 영역에 의해 또는 도핑된 웨이퍼와 동일한 전도성 타입의 고농도로 도핑된 층 및 비정질 실리콘 합금의 도핑되지 않은 층에 의해 형성될 수 있다.
전지는 또한, 고농도로 도핑된 영역들 및 얕은 에미터에 대하여 배치된 프론트 패시베이션 층을 포함할 수도 있다. 전지는 또한, 배면 필드 영역에 대하여 배치된 백 패시베이션 층을 포함할 수도 있다.
동일한 실시형태에 따르면, 전지는 프론트 패시베이션 층에 대하여 배치되고 고농도로 도핑된 영역들에 전기적으로 접속된 집전 그리드를 포함할 수도 있다. 집전 그리드는, 레이저 소성 콘택들 및/또는 열 처리와 같은 임의의 적합한 방식으로 전기적으로 접속될 수도 있다. 집전 그리드는 광범위하게, 전기적 수집 및/또는 분배를 위한 임의의 적합한 디바이스 또는 구성을 지칭한다. 집전 그리드는 전술된 바와 같이 하나 이상의 도전체들을 포함할 수도 있다.
동일한 실시형태에 따르면, 전지는 또한 백 패시베이션 층에 대하여 배치된 시트 도전체 및/또는 도전체를 포함할 수도 있다. 전지는 또한, 레이저 소성된 콘택들과 같은 도전체와 배면 필드 영역을 전기적으로 접속시키는 복수의 콘택들을 포함할 수도 있다.
일 실시형태에 따르면, 전지는 전면에 대하여 배치된 집전 핑거들 및 선택적 에미터 영역들의 그리드를 포함할 수도 있다. 바람직하게, 선택적 에미터 영역들은 일반적으로 일련의 평행한 라인들을 포함한다. 집전 핑거들은 선택적 에미터 영역들에 대하여 일반적으로 수직한 일반적으로 일련의 평행한 라인들을 포함할 수도 있다. 선택적 에미터 영역들 및 집전 핑거들은 복수의 교차점들 또는 접합들에서 서로 전기적으로 콘택할 수도 있다.
일 실시형태에 따르면, 전지는 전면에 대하여 배치된 집전 핑거들 및 선택된 에미터 영역들의 그리드를 포함할 수도 있다.
본원에서 사용되는 "갖는", "함유하는", 및 "포함하는" 이라는 용어들은 개방적이고 포괄적인 표현들이다. 다르게는, "구성하는" 이라는 용어는 폐쇄적이고 배타적인 표현이다. 청구항들 및 명세서에서의 임의의 용어를 해석하는데 있어서 임의의 모호함이 존재하는 경우, 기안자의 의도는 개방적이고 포괄적인 표현들을 지향한다.
방법 및 프로세스에서의 단계들에 대한 순서, 수, 시퀀스, 및/또는 반복의 제한에 관하여, 기안자는, 명백하게 제공되지 않는다면, 본 발명의 범위에 단계들에 대한 암시된 순서, 수, 시퀀스, 및/또는 반복의 제한이 없도록 의도한다.
일 실시형태에 따르면, 본 발명은 백 콘택 광기전 전지를 제조하는 프로세스를 포함할 수도 있다. 프로세스는 반도체 재료의 도핑된 웨이퍼의 배면의 일부분에 제 1 도펀트 소스를 적용하는 단계를 포함할 수도 있다. 제 1 도펀트 소스는 제 1 전도성 타입을 갖는다.
적용하는 것은 광범위하게, 임의의 적합한 액션, 예컨대 인쇄, 접촉 인쇄, 스크린 인쇄, 비 접촉 인쇄, 잉크젯 인쇄, 에어로졸 제트 인쇄, 브러싱, 코팅 등을 포함할 수도 있다. 도펀트 소스들은 광범위하게, 임의의 적합한 소스 또는 도펀트 원자 및/또는 분자의 공급을 포함한다. 도펀트 소스는, 잉크, 슬러리, 에멀전, 페이스트, 파우더, 입자, 나노입자, 솔루션 등을 포함할 수도 있다. 도펀트 소스들은 솔벤트, 바인더, 흐름 변경자 등을 포함할 수도 있다. 하나의 적합한 도펀트 소스는 미국 펜실베니아 버틀러의 필름트로닉스 (Filmtronics) 로부터 공급된 붕소 잉크이다. 다른 적합한 도펀트 소스는 미국 로드 아일랜드 프로비던스의 쿡손 일렉트로닉스로부터 공급된 인 잉크이다. 적합한 잉크젯 인쇄기는 미국 캘리포니아 산타클라라의 후지필름 디매틱스 (FujiFilm Dimatix) 로부터 제조된 Dimatix DMP 모델을 포함한다. 적합한 에어로졸 제트 인쇄기는 미국 뉴멕시코의 앨버커키의 옵토멕 (Optomec) 으로부터의 M3D 300SL 모델을 포함할 수도 있다.
동일한 실시형태에 따르면, 프로세스는 또한 반도체 재료의 도핑된 웨이퍼의 배면의 상이한 부분에 제 2 도펀트 소스를 적용하는 단계를 포함할 수도 있다. 제 2 도펀트 소스는 제 1 전도성 타입과 반대되는 전도성 타입을 갖는다.
프로세스는 또한, 복수의 제 1 고농도로 도핑된 영역들 및/또는 복수의 제 2 고농도로 도핑된 영역들 각각을 형성하기 위해 제 1 도펀트 소스 및/또는 제 2 도펀트 소스를 도핑된 웨이퍼로 확산시키는 단계를 포함할 수도 있다. 확산은 도펀트들을 기판 또는 도핑된 웨이퍼로 분자로 그리고/또는 원자로 배치 또는 펼치기 (주입; drive into) 위한 임의의 적합한 단계를 포함할 수도 있다. 열 확산은 임의의 적합한 시간 (지속기간) 동안 그리고 임의의 적합한 온도 상은, 예컨대 적어도 약 700 ℃, 적어도 약 900 ℃, 적어도 약 1,200 ℃ 등을 위해 이용될 수 있다. 열 처리는 가열 또는 램프 업 (ramp up) 시간 또는 주기, 온도 시간 또는 주기에서의 홀드 (hold) 또는 드웰 (dwell), 및/또는 슬로 쿨 다운 시간 또는 주기를 포함할 수도 있다. 가열 및 냉각 레이트는 임의의 적합한 값, 예컨대 ℃/m 내지 수십 ℃/sec 를 포함할 수도 있다.
선택적으로 그리고/또는 추가적으로, 급속 열 어닐링 또는 처리가 재료들을 확산시키기 위해 이용될 수도 있다. 급속 열 처리는 적어도 20 ℃/sec, 적어도 100 ℃/sec 등의 온도 변화를 포함한다. 급속 열 처리는 보다 짧은 제조 시간, 감소된 열적으로 야기된 결함, 증가된 스루풋 등을 제공할 수도 있다. 급속 열 처리는 대류, 전도, 복사 등에 의해 열을 전달할 수도 있다. 급속 열 처리는 임의의 적합한 지속기간 (가열 및 냉각), 예컨대 약 15 초와 약 5 분 사이, 약 30 초와 약 2 분 사이 동안 일 수도 있다.
프로세스는 또한, 배면을 세정하는 단계를 포함할 수도 있다. 세정은 광범위하게, 추가의 프로세싱을 위해 표면을 준비하고 또는 잔해를 제거하기 위한 임의의 적합한 단계를 포함할 수도 있다. 세정은 물로 린스하는 단계, 솔벤트로 린스하는 단계, 화학적 에칭 (산성 및/또는 부식성) 하는 단계, 플라즈마 에칭하는 단계 등을 포함할 수도 있다.
동일한 실시형태에 따르면, 프로세스는 배면, 전면, 복수의 제 1 고농도로 도핑된 영역들, 및/또는 복수의 제 2 고농도로 도핑된 영역들 위에 패시베이션 층을 놓는 단계를 포함할 수도 있다. 놓는 것 (laying) 은 광범위하게, 패시베이션 층을 형성 또는 증착하기 위한 임의의 적합한 액션, 예컨대 화학적 기상 증착, 플라즈마 강화형 화학적 기상 증착, 스퍼터링, 마그네트론 스퍼터링, 핫 와이어 (hot-wire) 화학적 기상 증착 등을 포함할 수도 있다. 선택적으로 그리고/또는 추가적으로, 패시베이션 층을 놓는 단계는 비정질 실리콘의 층 및 실리콘 질화물의 층과 같은 1 보다 많은 층들 및/또는 그레디언트를 형성하는 단계를 포함할 수도 있다.
프로세스는 또한, 예컨대 제 1 도전체 및 제 2 도전체를 형성하기 위해 패시베이션 층의 일부분에 도전체들의 네트워크를 적용하는 단계를 포함할 수도 있다. 도전체들의 네트워크는, 예컨대 알루미늄, 구리, 은 등을 함유하는 전도성 잉크들에 의해 형성될 수도 있다. 하나의 적합한 도전체 잉크는 미국 오하이오, 인디펜던스의 파이브 스타 테크놀로지스 (Five Star Technologies) 로부터의 은 잉크이다.
프로세스는 또한, 예컨대 제 1 고농도로 도핑된 영역들을 서로 전기적으로 접속시키고 제 2 고농도로 도핑된 영역들을 서로 전기적으로 접속시키기 위해 제 1 고농도로 도핑된 영역들 및 제 2 고농도로 도핑된 영역들 양자 모두와 도전체들의 네트워크 사이에 콘택들을 형성하는 단계를 포함할 수도 있다. 콘택들은 임의의 적합한 프로세스, 예컨대 레이저 소성, 열 처리, 급속 열 처리 등에 의해 형성될 수도 있다. 레이저 소성은, 예컨대 스캐닝 시스템 또는 모션 스테이지를 이용하는 단일 (직렬) 빔 레이저 소성 또는 프로세싱을 포함할 수도 있다. 다르게는, 레이저 소성은 콘택들을 만들기 위해 웨이퍼를 접촉하기 전에, 다수의 빔들을 형성하기 위해 레이저 빔을 회절 광학계 또는 마이크로렌즈 어레이에 통과시키고 다수의 빔들을 이미징 시스템을 선택적으로 통과시키는 것을 포함할 수도 있다.
일 실시형태에 따르면, 도전체들의 네트워크를 적용하는 단계는 깍지형 핑거들 및/또는 임의의 다른 적합한 구조를 형성하는 단계를 포함할 수도 있다.
일 실시형태에 따르면, 프로세스는 또한, 복수의 제 1 고농도로 도핑된 영역들과 복수의 제 2 고농도로 도핑된 영역들 사이의 배면 상에 도핑된 웨이퍼와 반대되는 전도성 타입의 희석 도펀트 소스를 적용하는 단계를 포함할 수도 있다. 프로세스는 또한, 희석 도펀트 소스를 도핑된 웨이퍼 안으로 확산시켜 얕은 에미터를 형성하는 단계를 포함할 수도 있다. 희석 도펀트 소스는, 예를 들어 미국 펜실베니아, 버틀러의 필름트로닉스로부터의 인 잉크를 포함할 수도 있다.
선택적으로 그리고/또는 추가적으로, 프로세스는 또한, 얕은 에미터와 얕은 에미터와 반대되는 전도성 타입의 고농도로 도핑된 영역들 사이에 절연 층을 적용하거나 절연 갭을 보장하는 단계를 포함할 수도 있다. 절연 층은 임의의 적합한 재료, 예컨대 절연 잉크 또는 페이스트에 의해 형성될 수도 있다. 적합한 절연 잉크들은, 예를 들어 캐나타 온타리오, 미시소거의 다텍 코딩 코포레이션 (Datec Coating Corporation) 으로부터 실리카 코팅재들을 포함할 수도 있다.
일 실시형태에 따르면, 프로세스는 또한, 배면 및 패시베이션 층 바로 아래에 인버전 층을 형성하는 단계를 포함할 수도 있다. 인버전 층을 형성하는 것은 층들을 놓는 단계 또는 형성하는 단계의 임의의 적합한 조합에 의해 행해질 수도 있다. 인버전 층을 형성하는 단계는 배면 상에 비정질 실리콘 합금의 도핑되지 않은 층을 증착하는 단계를 포함할 수도 있다. 인버전 층을 형성하는 단계는 도핑되지 않은 층 상에 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 고농도로 도핑된 층을 증착하는 단계를 포함할 수도 있다.
일 실시형태에 따르면, 본 발명은 광기전 전지들을 제조하는 프로세스를 포함할 수도 있다. 프로세스는 반도체 재료의 도핑된 웨이퍼의 전면의 일부분에 도펀트 소스를 적용하는 단계를 포함할 수도 있다. 도펀트 소스는 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는다. 프로세스는 또한, 도핑된 웨이퍼의 전면의 나머지에 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 희석 도펀트 소스를 적용하는 단계를 포함할 수도 있다. 프로세스는 또한, 도핑된 웨이퍼의 배면의 일부분에 도펀트 소스를 적용하는 단계를 포함할 수도 있다. 도펀트 소스는 도핑된 웨이퍼와 동일한 전도성 타입을 갖는다.
동일한 실시형태에 따르면, 프로세스는 또한, 도펀트 소스 및/또는 희석 도펀트 소스를 도핑된 웨이퍼 안으로 확산시켜, 고농도로 도핑된 영역들, 얕은 에미터, 및/또는 배면 필드 영역을 형성하는 단계를 포함할 수도 있다. 프로세스는 또한, 고농도로 도핑된 영역들, 얕은 에미터, 전면, 배면 및/또는 배면 필드 영역 위에 패시베이션 층을 놓아서, 프론트 패시베이션 층 및/또는 백 패시베이션 층을 형성하는 단계를 포함할 수도 있다. 프로세스는 또한, 프론트 패시베이션 층 상에 집전 그리드를 적용하는 단계를 포함할 수도 있다. 프로세스는 또한, 백 패시베이션 층 상에 도전체를 적용하는 단계를 포함할 수도 있다. 프로세스는 또한, 고농도로 도핑된 영역들과 집전 그리드 사이에 프론트 콘택을 형성하는 단계를 포함할 수도 있다. 프로세스는 또한, 배면 필드 영역과 도전체 사이에 백 콘택을 형성하는 단계를 포함할 수도 있다.
바람직하지만 반드시 필요하지는 않게, 프론트 콘택을 형성하는 단계 및/또는 백 콘택을 형성하는 단계는, 콘택들을 레이저 소성, 예컨대 병렬 레이저 소성시키는 단계를 포함할 수도 있다.
일 실시형태에 따르면, 프로세스는 전면에 대하여 배치된 선택적 에미터 영역들 및 집전 핑거들의 그리드를 형성하는 단계를 더 포함할 수도 있다.
일 실시형태에 따르면, 프로세스는, 프론트 패시베이션 층 위에 도핑 잉크를 적용하는 단계를 포함하는 도핑된 웨이퍼의 전면의 일부분에 도펀트 소스를 적용하는 단계, 및 고농도로 도핑된 영역들과 집전 그리드 사이에 프론트 콘택들을 형성하는 단계를 선택적으로 수행하면서 프론트 패시베이션 층을 통해 도핑 잉크를 레이저 소성시키는 단계를 포함하는 도펀트 소스들을 확산시키는 단계를 포함할 수도 있다.
실시예
알루미늄 도핑된 배면 필드 영역 안에 실리콘 질화물을 통해 알루미늄 콘택을 소성시키기 위해 레이저를 사용함으로써, 태양 전지들의 배치가 제조되었다. 놀랍게도 그리고 뜻밖으로, 효율성 (인가된 에너지에 대한 변환된 에너지) 은 15.8 퍼센트 만큼 높았다. 레이저 소성된 콘택들이 없는 종래의 제어 태양 전지들은 15.3 퍼센트의 효율성을 가졌다. 본 발명의 전지들은 종래의 전지들에 비해 전력에서 3.3 퍼센트의 상대적 증가를 가졌다.
본 발명의 사상 또는 범위로부터 벗어나지 않으면서 개시된 구조들 및 방법들에서 다양한 변형들 및 변화들이 이루어질 수 있다는 것이 당업자에게 명백할 것이다. 특히, 임의의 일 실시형태의 설명들은 다른 실시형태들의 설명들과 자유롭게 조합되어, 2 개 이상의 엘리먼트들 및/또는 한정들의 조합들 및/또는 변화들을 이루어낼 수 있다. 본 발명의 다른 실시형태들은, 본 명세서에서 개시된 본 발명의 실시 및 명세서의 고려로부터 당업자에게 명백할 것이다. 본 명세서 및 실시예들은 단지 예시적인 것으로 고려되도록 의도되며, 본 발명의 진정한 범위 및 사상은 다음의 청구항들에 의해 나타내어 진다.

Claims (40)

  1. 백 콘택 (back-contact) 광기전 전지로서,
    전면 및 배면을 갖는 반도체 재료의 도핑된 웨이퍼;
    상기 배면에 대하여 배치되고 제 1 전도성 타입을 갖는 복수의 제 1 고농도로 도핑된 영역들;
    상기 배면에 대하여 배치되고 상기 제 1 전도성 타입과 반대되는 전도성 타입을 갖는 복수의 제 2 고농도로 도핑된 영역들;
    상기 복수의 제 1 고농도로 도핑된 영역들, 상기 복수의 제 2 고농도로 도핑된 영역들, 및 상기 배면 각각의 적어도 일부분 위에 배치된 패시베이션 층;
    상기 패시베이션 층에 대하여 배치되고 제 1 도전체 및 제 2 도전체를 갖는 도전체들의 네트워크; 및
    상기 제 1 도전체와 상기 제 1 고농도로 도핑된 영역들을 전기적으로 접속시키고, 상기 제 2 도전체와 상기 제 2 고농도로 도핑된 영역들을 전기적으로 접속시키는 복수의 콘택들을 포함하는, 광기전 전지.
  2. 제 1 항에 있어서,
    상기 제 1 고농도로 도핑된 영역들 및 상기 제 2 고농도로 도핑된 영역들은 비접촉 인쇄에 의해 형성되는, 광기전 전지.
  3. 제 2 항에 있어서,
    상기 비접촉 인쇄는 잉크젯 인쇄, 에어로졸 제트 인쇄, 또는 제트 디스펜싱을 포함하는, 광기전 전지.
  4. 제 1 항에 있어서,
    상기 제 1 고농도로 도핑된 영역들 및 상기 제 2 고농도로 도핑된 영역들은 열적으로 확산된 영역들을 포함하는, 광기전 전지.
  5. 제 1 항에 있어서,
    상기 패시베이션 층은 플라즈마 강화형 화학적 기상 증착, 마그네트론 스퍼터링, 또는 핫 와이어 화학적 기상 증착에 의해 형성된, 광기전 전지.
  6. 제 1 항에 있어서,
    상기 도전체들의 네트워크는 깍지형 (interdigitated) 핑거들을 포함하는, 광기전 전지.
  7. 제 1 항에 있어서,
    상기 복수의 콘택들은 레이저 소성된 콘택들을 포함하는, 광기전 전지.
  8. 제 7 항에 있어서,
    상기 레이저 소성된 콘택들은 병렬 레이저 소성된 콘택들을 포함하는, 광기전 전지.
  9. 제 1 항에 있어서,
    상기 배면 및 상기 패시베이션 층 바로 아래의 얕은 에미터를 더 포함하고,
    상기 얕은 에미터는 상기 복수의 제 1 고농도로 도핑된 영역들과 상기 복수의 제 2 고농도로 도핑된 영역들 사이에 배치되는, 광기전 전지.
  10. 제 9 항에 있어서,
    상기 얕은 에미터는 상기 도핑된 웨이퍼와 반대되는 전도성 타입을 포함하는, 광기전 전지.
  11. 제 9 항에 있어서,
    상기 얕은 에미터와 상기 얕은 에미터와 반대되는 전도성 타입의 고농도로 도핑된 영역들 사이의 절연 층 또는 절연 갭을 더 포함하는, 광기전 전지.
  12. 제 1 항에 있어서,
    상기 패시베이션 층은 적어도 2 개의 층들을 포함하는, 광기전 전지.
  13. 제 13 항에 있어서,
    상기 패시베이션 층은 비정질 실리콘의 층 및 실리콘 질화물의 층을 포함하는, 광기전 전지.
  14. 제 1 항에 있어서,
    상기 배면 및 상기 패시베이션 층 바로 아래의 인버전 층을 더 포함하는, 광기전 전지.
  15. 제 14 항에 있어서,
    상기 인버전 층은 비정질 실리콘 합금의 도핑되지 않은 층 및 상기 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 고농도로 도핑된 층에 의해 유도되는, 광기전 전지.
  16. 광기전 전지로서,
    전면 및 배면을 갖는 반도체 재료의 도핑된 웨이퍼;
    상기 전면에 대하여 배치되고 상기 도핑된 웨이퍼에 반대되는 전도성 타입을 갖는 복수의 고농도로 도핑된 영역들;
    상기 복수의 고농도로 도핑된 영역들 사이에 배치되고 상기 고농도로 도핑된 영역들과 동일한 전도성 타입을 갖는 얕은 에미터;
    상기 배면 바로 아래의 배면 필드 영역으로서, 상기 배면 필드 영역은 상기 도핑된 웨이퍼와 동일한 전도성 타입을 갖는 고농도로 도핑된 영역에 의해, 또는 상기 도핑된 웨이퍼와 동일한 전도성 타입의 고농도로 도핑된 층 및 비정질 실리콘 합금의 도핑되지 않은 층에 의해 형성되는, 상기 배면 필드 영역;
    상기 고농도로 도핑된 영역들 및 상기 얕은 에미터에 대하여 배치된 프론트 (front) 패시베이션 층;
    상기 배면 필드 영역에 대하여 배치된 백 (back) 패시베이션 층;
    상기 프론트 패시베이션 층에 대하여 배치되고 상기 고농도로 도핑된 영역들에 전기적으로 접속된 집전 그리드;
    상기 백 패시베이션 층에 대하여 배치된 도전체; 및
    상기 도전체와 상기 배면 필드 영역을 전기적으로 접속시키는 복수의 콘택들을 포함하는, 광기전 전지.
  17. 제 16 항에 있어서,
    상기 복수의 콘택들은 레이저 소성된 콘택들을 포함하는, 광기전 전지.
  18. 제 17 항에 있어서,
    상기 레이저 소성된 콘택들은,
    다수의 빔들을 형성하기 위해 레이저 빔을 회절 광학계 또는 마이크로렌즈 어레이에 통과시킴으로써; 그리고
    상기 다수의 빔들을 이미징 시스템을 선택적으로 통과시킴으로써 제조되는, 광기전 전지.
  19. 제 18 항에 있어서,
    상기 다수의 빔들은 상기 회절 광학계, 상기 마이크로렌즈 어레이, 또는 상기 이미징 시스템에 의해 재성형되는, 광기전 전지.
  20. 제 16 항에 있어서,
    상기 전면에 대하여 배치된 선택적 에미터 영역들 및 집전 핑거들의 그리드를 더 포함하는, 광기전 전지.
  21. 제 16 항에 있어서,
    상기 고농도로 도핑된 영역들은, 상기 프론트 패시베이션 층의 상부 상으로부터 그리고 상기 프론트 패시베이션 층을 통해 상기 도핑된 웨이퍼 안으로 도핑 잉크를 레이저 소성시킴으로써 형성되는, 광기전 전지.
  22. 백 콘택 (back-contact) 광기전 전지를 제조하는 프로세스로서,
    반도체 재료의 도핑된 웨이퍼의 배면의 일부분에 제 1 전도성 타입을 갖는 제 1 도펀트 소스를 적용하는 단계;
    상기 반도체 재료의 도핑된 웨이퍼의 배면의 상이한 부분에 상기 제 1 전도성 타입과 반대되는 전도성 타입을 갖는 제 2 도펀트 소스를 적용하는 단계;
    상기 제 1 도펀트 소스 및 상기 제 2 도펀트 소스를 상기 도핑된 웨이퍼 안으로 확산시켜, 복수의 제 1 고농도로 도핑된 영역들 및 복수의 제 2 고농도로 도핑된 영역들을 형성하는 단계;
    상기 배면을 세정하는 단계;
    상기 배면, 상기 복수의 제 1 고농도로 도핑된 영역들, 및 상기 복수의 제 2 고농도로 도핑된 영역들 위에 패시베이션 층을 놓는 단계;
    상기 패시베이션 층의 일부분에 도전체들의 네트워크를 적용하는 단계; 및
    상기 도전체들의 네트워크와, 상기 제 1 고농도로 도핑된 영역들 및 상기 제 2 고농도로 도핑된 영역들 양자 모두 사이에 콘택들을 형성하는 단계를 포함하는, 광기전 전지 제조 프로세스.
  23. 제 22 항에 있어서,
    상기 제 1 도펀트 소스를 적용하는 단계 및 상기 제 2 도펀트 소스를 적용하는 단계는 잉크젯 인쇄, 에어로졸 제트 인쇄, 또는 제트 디스펜싱을 포함하는, 광기전 전지 제조 프로세스.
  24. 제 22 항에 있어서,
    상기 제 1 도펀트 소스 및 상기 제 2 도펀트 소스를 상기 도핑된 웨이퍼 안으로 확산시켜, 복수의 제 1 고농도로 도핑된 영역들 및 복수의 제 2 고농도로 도핑된 영역들을 형성하는 단계는 열 확산을 포함하는, 광기전 전지 제조 프로세스.
  25. 제 24 항에 있어서,
    상기 열 확산은 급속 열 처리를 포함하는, 광기전 전지 제조 프로세스.
  26. 제 22 항에 있어서,
    상기 패시베이션 층을 놓는 단계는 플라즈마 강화형 화학적 기상 증착, 마그네트론 스퍼터 증착, 또는 핫 와이어 화학적 기상 증착을 포함하는, 광기전 전지 제조 프로세스.
  27. 제 22 항에 있어서,
    상기 도전체들의 네트워크를 적용하는 단계는 깍지형 (interdigitated) 핑거들을 형성하는 단계를 포함하는, 광기전 전지 제조 프로세스.
  28. 제 22 항에 있어서,
    상기 콘택들을 형성하는 단계는 콘택들을 레이저 소성시키는 단계를 포함하는, 광기전 전지 제조 프로세스.
  29. 제 22 항에 있어서,
    상기 콘택들을 레이저 소성시키는 단계는,
    다수의 빔들을 형성하기 위해 레이저 빔을 회절 광학계 또는 마이크로렌즈 어레이에 통과시키는 단계; 및
    상기 다수의 빔들을 이미징 시스템을 선택적으로 통과시키는 단계를 포함하는, 광기전 전지 제조 프로세스.
  30. 제 29 항에 있어서,
    상기 다수의 빔들은 상기 회절 광학계, 상기 마이크로렌즈 어레이, 또는 상기 이미징 시스템에 의해 재성형되는, 광기전 전지 제조 프로세스.
  31. 제 22 항에 있어서,
    상기 복수의 제 1 고농도로 도핑된 영역들과 상기 복수의 제 2 고농도로 도핑된 영역들 사이의 상기 배면 상에 상기 도핑된 웨이퍼에 반대되는 전도성 타입의 희석 도펀트 소스를 적용하는 단계; 및
    상기 희석 도펀트 소스를 상기 도핑된 웨이퍼 안으로 확산시켜 얕은 에미터를 형성하는 단계를 더 포함하는, 광기전 전지 제조 프로세스.
  32. 제 31 항에 있어서,
    상기 얕은 에미터와 상기 얕은 에미터와 반대되는 전도성 타입의 고농도로 도핑된 영역들 사이에 절연 층을 적용하거나 절연 갭을 보장하는 단계를 더 포함하는, 광기전 전지 제조 프로세스.
  33. 제 22 항에 있어서,
    상기 패시베이션 층을 놓는 단계는 비정질 실리콘의 층을 형성하는 단계 및 실리콘 질화물의 층을 형성하는 단계를 포함하는, 광기전 전지 제조 프로세스.
  34. 제 22 항에 있어서,
    상기 배면 및 상기 패시베이션 층 바로 아래에 인버전 층을 형성하는 단계를 더 포함하는, 광기전 전지 제조 프로세스.
  35. 제 22 항에 있어서,
    상기 인버전 층을 형성하는 단계는,
    상기 배면 상에 비정질 실리콘 합금의 도핑되지 않은 층을 증착하는 단계; 및
    상기 도핑되지 않은 층 상에 상기 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 고농도로 도핑된 층을 증착하는 단계를 포함하는, 광기전 전지 제조 프로세스.
  36. 광기전 전지들을 제조하는 프로세스로서,
    반도체 재료의 도핑된 웨이퍼의 전면의 일부분에 상기 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 도펀트 소스를 적용하는 단계;
    상기 도핑된 웨이퍼의 상기 전면의 나머지에 상기 도핑된 웨이퍼와 반대되는 전도성 타입을 갖는 희석 도펀트 소스를 적용하는 단계;
    도핑된 웨이퍼의 배면의 일부분에 상기 도핑된 웨이퍼와 동일한 전도성 타입을 갖는 도펀트 소스를 적용하는 단계;
    상기 도펀트 소스 및 상기 희석 도펀트 소스를 상기 도핑된 웨이퍼 안으로 확산시켜, 고농도로 도핑된 영역들, 얕은 에미터, 및 배면 필드 영역을 형성하는 단계;
    상기 고농도로 도핑된 영역들, 상기 얕은 에미터, 상기 배면 및 상기 배면 필드 영역 위에 패시베이션 층을 놓아, 프론트 (front) 패시베이션 층 및 백 (back) 패시베이션 층을 형성하는 단계;
    상기 프론트 패시베이션 층 상에 집전 그리드를 적용하는 단계;
    상기 백 패시베이션 층 상에 도전체를 적용하는 단계;
    상기 고농도로 도핑된 영역들과 상기 집전 그리드 사이에 프론트 콘택들을 형성하는 단계; 및
    상기 배면 필드 영역과 상기 도전체 사이에 백 콘택 (back-contact) 들을 형성하는 단계를 포함하는, 광기전 전지 제조 프로세스.
  37. 제 36 항에 있어서,
    상기 프론트 콘택들을 형성하는 단계 또는 상기 백 콘택들을 형성하는 단계는 콘택들을 레이저 소성시키는 단계를 포함하는, 광기전 전지 제조 프로세스.
  38. 제 37 항에 있어서,
    상기 프론트 콘택들을 형성하는 단계 또는 상기 백 콘택들을 형성하는 단계는 콘택들을 병렬 레이저 소성시키는 단계를 포함하는, 광기전 전지 제조 프로세스.
  39. 제 36 항에 있어서,
    상기 전면에 대하여 배치된 선택된 에미터 영역들 및 집전 핑거들의 그리드를 형성하는 단계를 더 포함하는, 광기전 전지 제조 프로세스.
  40. 제 36 항에 있어서,
    상기 도핑된 웨이퍼의 상기 전면의 일부분에 도펀트 소스를 적용하는 단계는 상기 프론트 패시베이션 층 위에 도핑 잉크를 적용하는 단계를 포함하고,
    상기 도펀트 소스 및 상기 희석 도펀트 소스를 상기 도핑된 웨이퍼 안으로 확산시켜, 고농도로 도핑된 영역들, 얕은 에미터, 및 배면 필드 영역을 형성하는 단계는, 상기 고농도로 도핑된 영역들과 상기 집전 그리드 사이에 프론트 콘택들을 형성하는 단계를 선택적으로 수행하면서 상기 프론트 패시베이션 층을 통해 상기 도핑 잉크를 레이저 소성시키는 단계를 포함하는, 광기전 전지 제조 프로세스.
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