KR20110128532A

KR20110128532A - Substrate for a semiconductor package and manufacturing method thereof

Info

Publication number: KR20110128532A
Application number: KR1020100048034A
Authority: KR
Inventors: 박정현; 조민정; 신영환; 윤경로; 염광섭
Original assignee: 삼성전기주식회사
Priority date: 2010-05-24
Filing date: 2010-05-24
Publication date: 2011-11-30
Also published as: KR101156917B1

Abstract

PURPOSE: A semiconductor package substrate and a manufacturing method thereof are provided to reduce conspicuously manufacture costs by manufacturing a pair of cross section circuit boards at the same time using a carrier. CONSTITUTION: A circuit pattern is formed in one side of an insulating layer(104) and includes a connection pad. A metal bump(103) is formed in the insulating layer for inter-layer electrical connection. An outer connection terminal is formed on the metal bump of the other side of the insulating layer and is electrically connected with a circuit pattern of one side of the insulating layer through the metal bump. A protective layer(108) is formed on both sides of the insulating layer. The protective layer has an opening which exposes the surface of the metal bump in which the connection pad and the outer connection terminal are formed.

Description

Substrate for a semiconductor package and manufacturing method

본 발명은 반도체 패키지 기판 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package substrate and a method of manufacturing the same.

DRAM(동적 랜덤 억세스 메모리) 메모리 소자를 위한 반도체 패키징 기술에서의 최근의 발달은 보드-온-칩(board-on-chip), 즉 BOC 패키지이다. 이러한 패키지는 윈도우형 반도체 패키지로도 지칭되는 것으로, 신호수가 급격히 증가하고 있으며, 이에 대응하기 위하여 플립 칩 본딩 신호연결을 모색하고 있다.
Recent developments in semiconductor packaging technology for DRAM (Dynamic Random Access Memory) memory devices are board-on-chip, or BOC packages. Such a package is also referred to as a window-type semiconductor package, and the number of signals is rapidly increasing. In order to cope with this, flip chip bonding signal connections are sought.

이하, 도 1 내지 도 7을 참조하여 종래기술에 따른 반도체 패키지용 양면 회로 기판의 제조방법을 설명한다.Hereinafter, a method of manufacturing a double-sided circuit board for a semiconductor package according to the prior art will be described with reference to FIGS. 1 to 7.

우선, 도 1을 참조하면, 절연층(11)의 양면에 동박층(12)이 적층된 양면 동박적층판(10)을 준비한 후, 도 2에 나타낸 바와 같이, 기계적 드릴 또는 레이저를 이용하여 동박적층판(10)을 관통하는 비아홀(13)을 형성한다. First, referring to FIG. 1, after preparing the double-sided copper-clad laminate 10 in which the copper foil layer 12 is laminated on both surfaces of the insulating layer 11, as shown in FIG. 2, the copper-clad laminate using a mechanical drill or a laser. A via hole 13 penetrating through 10 is formed.

다음, 도 3에 나타낸 바와 같이, 무전해 동도금을 통해서 약 1㎛ 이하의 시드층을 형성하고, 약 10㎛ 이상의 도금 두께를 갖도록 전해 동도금을 수행하여 동도금층(14)을 형성한 후, 도 4에 나타낸 바와 같이, 소정의 패턴에 따라 패터닝하여 양면에 회로 패턴(15)을 형성한다.Next, as shown in FIG. 3, after forming a seed layer of about 1 μm or less through electroless copper plating, and performing electrolytic copper plating to have a plating thickness of about 10 μm or more, the copper plating layer 14 is formed. As shown in Fig. 6, the circuit pattern 15 is formed on both surfaces by patterning according to a predetermined pattern.

이어서, 도 5를 참조하면, 상기 상부 회로 패턴 중 접속 패드와, 하부 회로 패턴 중 솔더볼 패드가 노출되도록 개구부를 갖는 솔더레지스트층(16)을 형성하고, 도 6에 나타낸 바와 같이, 상기 노출된 접속 패드와 솔더볼 패드 상에 Ni/Au 도금과 같은 통상의 표면처리 과정을 통해서 표면처리층(17)을 형성한다.Subsequently, referring to FIG. 5, a solder resist layer 16 having openings is formed to expose the connection pads of the upper circuit patterns and the solder ball pads of the lower circuit patterns, and as shown in FIG. 6, the exposed connections. The surface treatment layer 17 is formed on the pad and the solder ball pad through a conventional surface treatment process such as Ni / Au plating.

마지막으로, 도 7에 나타낸 바와 같이, 기판의 상면에 전자 부품(IC)을 실장하고 접속 부재, 예를 들어, 와이어 본딩을 통해서 접속 패드와 연결하고, 기판의 하면에 노출된 솔더볼 패드에는 솔더볼(18)을 형성한다.
Lastly, as shown in FIG. 7, an electronic component (IC) is mounted on the upper surface of the substrate and connected to the connection pad through a connection member, for example, wire bonding, and solder balls are exposed on the solder ball pad exposed on the lower surface of the substrate. 18).

이처럼, 양면 이상 반도체 실장용 회로기판을 구현하기 위해서는 미세 비아가공 및 홀 내 도금 등이 필요하게 되나 비아 수가 증가할수록 비용 또한 증가하게 된다. 또한, 양면에의 회로 구성에 의해서 회로 기판의 두께를 낮추는데 한계가 있다.As such, in order to implement a circuit board for double-sided semiconductor mounting, fine via processing and plating in holes are required, but the cost increases as the number of vias increases. In addition, there is a limit in reducing the thickness of the circuit board by the circuit configuration on both surfaces.

이에 따라, BOC 제품에서 신호수의 증가에 대응할 수 있도록 효율적이고 경제적인 공정을 통해서 고 신뢰성의 플립 칩 본딩을 구현할 수 있는 기술이 절실히 요구되고 있다.Accordingly, there is an urgent need for a technology capable of implementing high reliability flip chip bonding through an efficient and economical process to cope with an increase in the number of signals in a BOC product.

본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 신호수가 많은 칩에 대응할 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.The present invention is to solve the above-mentioned problems of the prior art, an aspect of the present invention is to provide a semiconductor package substrate and a method for manufacturing the same that can correspond to a chip having a large number of signals.

본 발명의 다른 측면은 종래 양면 회로기판에서와 동일하게 증가된 I/O를 수용하면서도 제작 경비는 감소하게 되는 단면 회로기판 및 그 제조방법을 제공하는 것이다.Another aspect of the present invention is to provide a single-sided circuit board and a method of manufacturing the same that accommodates increased I / O as in the conventional double-sided circuit board while reducing the manufacturing cost.

본 발명의 또 다른 측면은 금속 범프의 도입으로 디자인의 한계를 극복할 수 있는 반도체 패키지 기판 및 그 제조방법을 제공하는 것이다.Another aspect of the present invention is to provide a semiconductor package substrate and a method of manufacturing the same that can overcome the limitations of the design by the introduction of metal bumps.

본 발명의 또 다른 측면은 BOC 제품에서 신호수의 증가에 대응할 수 있도록 플립 칩 본딩을 할 수 있는 단면 회로기판 및 그 제조방법을 제공하는 것이다.Another aspect of the present invention is to provide a single-sided circuit board capable of flip chip bonding and a method of manufacturing the same so as to cope with an increase in the number of signals in a BOC product.

본 발명의 또 다른 측면은 캐리어를 이용하여 한 쌍의 단면 회로기판을 동시에 제작하여 제조 비용을 줄일 수 있는 반도체 패키지 기판의 제조방법을 제공하는 것이다.
Another aspect of the present invention is to provide a method of manufacturing a semiconductor package substrate that can reduce the manufacturing cost by simultaneously producing a pair of single-sided circuit board using a carrier.

본 발명의 바람직한 제1측면에 따르면:According to a first preferred aspect of the invention:

절연층;Insulating layer;

상기 절연층의 일면에 형성되며, 접속 패드를 포함하는 회로 패턴;A circuit pattern formed on one surface of the insulating layer and including a connection pad;

층간 전기적 접속을 위하여 상기 절연층에 형성되는 금속 범프; 및A metal bump formed on the insulating layer for interlayer electrical connection; And

상기 절연층의 타면의 금속 범프 상에 형성되어 상기 금속 범프를 통해서 상기 절연층 일면의 회로 패턴과 전기적으로 연결되는 외부접속 단자;An external connection terminal formed on the metal bump of the other surface of the insulating layer and electrically connected to the circuit pattern of one surface of the insulating layer through the metal bump;

를 포함하는 반도체 패키지 기판이 제공된다.There is provided a semiconductor package substrate comprising a.

상기 반도체 패키지 기판에서, 상기 금속 범프는 금속 자재를 에칭하여 형성될 수 있다.In the semiconductor package substrate, the metal bumps may be formed by etching a metal material.

상기 금속 범프는 또한 회로 패턴이 형성되는 면보다 외부접속 단자가 형성되는 면의 직경이 크도록 테이퍼 형상을 가질 수 있다.The metal bump may also have a tapered shape so that the diameter of the surface on which the external connection terminal is formed is larger than the surface on which the circuit pattern is formed.

상기 반도체 패키지 기판은 상기 절연층의 양면 상에 형성되며, 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 개구부를 갖는 보호층을 더 포함할 수 있다. 이때, 상기 보호층의 개구부를 통해서 노출된 접속 패드 및 금속 범프 상에 형성되는 표면처리층을 더 포함할 수 있다.The semiconductor package substrate may further include a protective layer formed on both surfaces of the insulating layer and having an opening exposing the metal bump surface of the portion where the connection pad and the external connection terminal are to be formed. In this case, the method may further include a surface treatment layer formed on the connection pad and the metal bump exposed through the opening of the protective layer.

상기 반도체 패키지 기판은 또한 전자 부품을 실장하기 위하여 상기 접속 패드 상에 형성되는 플립 칩 본딩 범프를 더 포함할 수 있다.The semiconductor package substrate may further include a flip chip bonding bump formed on the connection pad to mount the electronic component.

상기 절연층은 수지 절연층 또는 세라믹 절연층일 수 있다.The insulating layer may be a resin insulating layer or a ceramic insulating layer.

상기 외부접속 단자는 솔더볼일 수 있다.
The external connection terminal may be a solder ball.

본 발명의 바람직한 제2측면에 따르면:According to a second preferred aspect of the invention:

일면에 범프용 금속이 적층된 지지층을 준비하는 단계; Preparing a support layer having bump metal stacked on one surface thereof;

상기 범프용 금속을 에칭하여 층간 전기적 접속을 위한 금속 범프를 형성하는 단계; Etching the bump metal to form a metal bump for interlayer electrical connection;

상기 금속 범프가 형성된 지지층 상에 절연층을 적층하고 접속 패드를 포함하는 회로 패턴을 형성하는 단계; Stacking an insulating layer on the support layer on which the metal bumps are formed and forming a circuit pattern including a connection pad;

상기 지지층을 두께 방향으로 제거하여 금속 범프 및 절연층의 표면을 노출시키는 단계; 및Removing the support layer in a thickness direction to expose surfaces of metal bumps and insulating layers; And

상기 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계;Forming an external connection terminal on the exposed metal bumps;

를 포함하는 반도체 패키지 기판의 제조방법이 제공된다.A method for manufacturing a semiconductor package substrate is provided.

상기 제2측면에 따른 제조방법에서, In the manufacturing method according to the second aspect,

상기 외부접속 단자 형성 단계 이전에: Before the external connection terminal forming step:

상기 지지층이 제거된 절연층의 양면 상에 상기 접속 패드 및 상기 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 개구부를 갖는 보호층을 형성하는 단계를 더 포함할 수 있다.
The method may further include forming a protective layer on both surfaces of the insulating layer from which the support layer has been removed, the protective layer having an opening exposing the metal bump surface of the portion where the connection pad and the external connection terminal are to be formed.

본 발명의 바람직한 제3측면에 따르면, According to a third preferred aspect of the invention,

상기 지지층에 개구부를 형성하여 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 단계; 및Forming an opening in the support layer to expose a metal bump surface of a portion where an external connection terminal is to be formed; And

상기 개구부를 통해 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계;Forming an external connection terminal on the metal bumps exposed through the openings;

상기 제3측면에 따른 제조방법에서, In the manufacturing method according to the third aspect,

상기 외부접속 단자 형성 단계 이전에:Before the external connection terminal forming step:

상기 회로 패턴이 형성된 절연층 상에 상기 접속 패드를 노출시키는 개구부를 갖는 보호층을 형성하는 단계를 더 포함할 수 있다. 한편, 상기 지지층은 보호층인 것이 바람직하다.
The method may further include forming a protective layer having an opening exposing the connection pad on the insulating layer on which the circuit pattern is formed. On the other hand, the support layer is preferably a protective layer.

상기 제2측면 및 제3측면에 따른 제조방법에서, In the manufacturing method according to the second side and the third side,

상기 금속 범프를 형성하는 단계에서 회로 패턴이 형성되는 면보다 외부접속 단자가 형성되는 면의 직경이 큰 테이퍼 형상을 갖도록 상기 범프용 금속의 에칭이 수행될 수 있다.In the forming of the metal bumps, the bump metal may be etched to have a tapered shape having a larger diameter of a surface on which an external connection terminal is formed than a surface on which a circuit pattern is formed.

제1실시예에 따르면, 상기 회로 패턴을 형성하는 단계는: According to a first embodiment, the step of forming the circuit pattern is:

상기 금속 범프가 형성된 지지층 상에 일면에 시드층을 갖는 절연층을 적층하여 상기 금속 범프를 절연층에 매립하는 단계;Depositing the metal bumps in the insulating layer by stacking an insulating layer having a seed layer on one surface on the support layer on which the metal bumps are formed;

상기 금속 범프에 대응되는 위치의 절연층 및 시드층에 홀을 형성하여 금속 범프의 표면을 노출시키는 단계;Exposing a surface of the metal bump by forming a hole in the insulating layer and the seed layer corresponding to the metal bump;

상기 노출된 금속 범프의 표면 및 시드층 상에 패턴화된 금속층을 형성하는 단계; 및Forming a patterned metal layer on the surface of the exposed metal bumps and on the seed layer; And

상기 시드층 중 패턴화된 금속층이 형성되지 않은 부위의 시드층을 제거하여 회로 패턴을 형성하는 단계;Removing a seed layer of a portion of the seed layer in which the patterned metal layer is not formed to form a circuit pattern;

를 포함할 수 있다.It may include.

제2실시예에 따르면, 상기 회로 패턴을 형성하는 단계는: According to a second embodiment, the step of forming the circuit pattern is:

상기 금속 범프가 형성된 지지층 상에 상기 금속 범프의 표면이 노출되도록 절연층을 적층하는 단계; 및Stacking an insulating layer on the support layer on which the metal bumps are formed to expose a surface of the metal bumps; And

상기 노출된 금속 범프 및 절연층 상에 회로 패턴을 형성하는 단계;Forming a circuit pattern on the exposed metal bumps and insulating layers;

를 포함할 수 있다.It may include.

여기서, 상기 제2실시예의 절연층을 적층하는 단계는:Here, the step of stacking the insulating layer of the second embodiment is:

상기 금속 범프가 형성된 지지층 상에 절연층을 적층하여 상기 금속 범프를 절연층에 매립하는 단계; 및Depositing the metal bumps in the insulating layer by laminating an insulating layer on the support layer on which the metal bumps are formed; And

상기 금속 범프 상의 절연층을 두께 방향으로 제거하여 금속 범프의 표면을 노출시키는 단계;Removing the insulating layer on the metal bump in a thickness direction to expose a surface of the metal bump;

를 포함할 수 있다.It may include.

상기 보호층 형성 단계 이후에:After the protective layer forming step:

상기 보호층의 개구부를 통해서 노출된 접속 패드 및 금속 범프 상에 표면처리층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a surface treatment layer on the connection pads and the metal bumps exposed through the openings of the protective layer.

또한, 상기 보호층 형성 단계 이후에:In addition, after the protective layer forming step:

전자 부품을 실장하기 위하여 상기 접속 패드 상에 플립 칩 본딩 범프를 형성하는 단계를 더 포함할 수 있다.The method may further include forming a flip chip bonding bump on the connection pad to mount the electronic component.

상기 지지층을 준비하는 단계는: Preparing the support layer is:

캐리어를 준비하는 단계; 및Preparing a carrier; And

상기 캐리어의 양면에, 일면에 범프용 금속이 적층된 지지층을 형성하는 단계;Forming support layers having bump metals stacked on one surface of both surfaces of the carrier;

를 포함하며, Including;

상기 회로 패턴을 형성하는 단계 이후에, After forming the circuit pattern,

상기 캐리어로부터 상기 지지층을 분리하는 단계를 더 포함할 수 있다.
The method may further include separating the support layer from the carrier.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.The features and advantages of the present invention will become more apparent from the following detailed description based on the accompanying drawings.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.Prior to that, terms and words used in the present specification and claims should not be construed in a conventional and dictionary sense, and the inventor may properly define the concept of the term in order to best explain its invention It should be construed as meaning and concept consistent with the technical idea of the present invention.

본 발명의 일 측면에 따르면, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응할 수 있다.According to an aspect of the present invention, a flip chip bonding structure may correspond to a chip having a large number of signals.

본 발명의 다른 측면에 따르면, 단면 회로 기판을 적용하고, 에칭 공정에 의해 층간 연결용 범프를 구현함으로써 원가를 절감할 수 있다.According to another aspect of the present invention, it is possible to reduce the cost by applying a single-sided circuit board, and by implementing the bump for interlayer connection by the etching process.

본 발명의 또 다른 측면에 따르면, 일반적인 에칭 공정으로 층간 연결 범프를 형성할 경우 상면의 크기(top size)와 하면의 크기(bottom size)의 차가 커서 적용이 어렵지만, 본 발명에서는 에칭 후 넓은 영역인 하면을 외부접속 단자와의 결합을 위한 패드, 예를 들어, 솔더볼 패드로 사용하고, 좁은 영역인 상면을 회로와 연결함으로써 디자인의 한계를 극복할 수 있다.According to another aspect of the present invention, when the interlayer bump is formed by a general etching process, it is difficult to apply a large difference between the top size and the bottom size, but in the present invention, a large area after etching By using the lower surface as a pad for coupling with an external connection terminal, for example, a solder ball pad, and connecting the upper surface, which is a narrow area, with a circuit, the limitation of the design can be overcome.

본 발명의 또 다른 측면에 따르면, 캐리어를 이용하여 한 쌍의 단면 회로기판을 동시에 제작함으로써 제작 비용을 획기적으로 줄일 수 있다.According to another aspect of the present invention, by manufacturing a pair of cross-sectional circuit board at the same time using a carrier it can significantly reduce the manufacturing cost.

도 1 내지 도 7은 종래기술에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 8은 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 구조를 개략적으로 설명하기 위한 단면도이다.
도 9 내지 도 14는 본 발명의 제1실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 15 내지 도 20은 본 발명의 제2실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 21 내지 도 25는 본 발명의 제3실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.
도 26 내지 도 32는 본 발명의 제4실시예에 따른 반도체 패키지 기판의 제작과정을 개략적으로 설명하기 위한 공정 흐름도이다.1 to 7 are process flowcharts schematically illustrating a manufacturing process of a semiconductor package substrate according to the prior art.
8 is a cross-sectional view schematically illustrating a structure of a semiconductor package substrate according to one preferred embodiment of the present invention.
9 to 14 are process flowcharts schematically illustrating a manufacturing process of a semiconductor package substrate according to a first embodiment of the present invention.
15 to 20 are process flowcharts schematically illustrating a manufacturing process of a semiconductor package substrate according to a second exemplary embodiment of the present invention.
21 through 25 are flowcharts illustrating a manufacturing process of a semiconductor package substrate in accordance with a third embodiment of the present invention.
26 to 32 are flowcharts illustrating a manufacturing process of a semiconductor package substrate in accordance with a fourth embodiment of the present invention.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.The objects, specific advantages and novel features of the present invention will become more apparent from the following detailed description and the preferred embodiments associated with the accompanying drawings. In the present specification, in adding reference numerals to the components of each drawing, it should be noted that the same components as possible, even if displayed on different drawings have the same number as possible. In addition, in describing the present invention, if it is determined that the detailed description of the related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. In this specification, terms such as first and second are used to distinguish one component from another component, and a component is not limited by the terms.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

반도체 패키지 기판Semiconductor package substrate

도 8은 본 발명의 바람직한 일 실시형태에 따른 반도체 패키지 기판의 구조를 개략적으로 나타낸 단면도이다.
8 is a cross-sectional view schematically showing the structure of a semiconductor package substrate according to one preferred embodiment of the present invention.

도 8을 참조하면, 본 발명의 일 실시형태에 따른 반도체 패키지 기판은 전자 부품 실장 면에만 접속 패드(107a)와 배선(107b)을 포함하는 회로 패턴이 구비된 단면 기판 구조로서, 금속 범프(103)를 적용하여 하면에 접속 패드를 포함하는 별도의 회로 패턴을 구비하지 않고도 하면의 금속 범프(103)의 표면(103b)을 접속 패드로 사용하여 외부접속 단자(109)를 직접 연결함으로써 상면의 회로 패턴과 하면의 외부접속 단자(109)를 금속 범프(103)를 통해 연결할 수 있다.
Referring to FIG. 8, the semiconductor package substrate according to the exemplary embodiment is a single-sided board structure having a circuit pattern including a connection pad 107a and a wiring 107b only on an electronic component mounting surface, and includes a metal bump 103. ) By connecting the external connection terminal 109 directly using the surface 103b of the metal bump 103 on the lower surface as a connection pad without providing a separate circuit pattern including the connection pad on the lower surface. The external connection terminal 109 of the pattern and the lower surface may be connected through the metal bump 103.

좀 더 구체적으로는, 본 발명의 일 실시형태에 따른 반도체 패키지 기판은:More specifically, the semiconductor package substrate according to one embodiment of the present invention is:

절연층(104)과, 상기 절연층(104)의 일면에 형성되며, 접속 패드(107a)와 배선(107b)을 포함하는 회로 패턴과, 층간 전기적 접속을 위하여 상기 절연층(104)에 형성되는 금속 범프(103)와, 상기 절연층(104)의 타면의 금속 범프(103)의 하면(103b)에 형성되어 상기 금속 범프(103)를 통해서 상기 절연층(104) 일면의 회로 패턴과 전기적으로 연결되는 외부접속 단자(109)를 포함한다.The insulating layer 104 is formed on one surface of the insulating layer 104, and a circuit pattern including a connection pad 107a and a wiring 107b is formed on the insulating layer 104 for interlayer electrical connection. It is formed on the metal bump 103 and the bottom surface 103b of the metal bump 103 of the other surface of the insulating layer 104 and electrically connected to the circuit pattern of one surface of the insulating layer 104 through the metal bump 103. It includes an external connection terminal 109 to be connected.

상기 절연층(104)으로는 인쇄회로기판의 절연층으로서 사용되는 수지 절연층 또는 반도체 기판의 절연층으로서 사용되는 세라믹 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.The insulating layer 104 may be a resin insulating layer used as an insulating layer of a printed circuit board or a ceramic insulating layer used as an insulating layer of a semiconductor substrate. As the resin insulating layer, a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, for example, a prepreg may be used, and also a thermosetting resin. And / or photocurable resins may be used, but is not particularly limited thereto.

상기 금속 범프(103)의 상면(103a)에는 배선(107b)을 포함하는 회로 패턴이 형성되고 하면(103b)에는 외부접속 단자(109)가 형성됨으로써, 상기 금속 범프(103)는 상면과 하면의 신호를 연결하는 기능, 즉 층간 전기적 접속 기능을 하는 동시에, 솔더볼과 같은 외부전속 단자(109)가 형성되는 접속 패드로서의 기능을 한다.The circuit pattern including the wiring 107b is formed on the top surface 103a of the metal bump 103, and the external connection terminal 109 is formed on the bottom surface 103b, so that the metal bump 103 is formed on the top and bottom surfaces thereof. A function of connecting a signal, that is, an electrical connection function between layers, and at the same time serves as a connection pad on which an externally conductive terminal 109 such as a solder ball is formed.

상기 금속 범프(103)의 금속 및 회로 패턴은 회로 기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.The metal and circuit patterns of the metal bumps 103 may be used without limitation as long as they are used as conductive metals for circuits in the circuit board field, and copper is typically used in a printed circuit board.

상기 외부접속 단자(109)는 바람직하게는 솔더볼일 수 있다.
The external connection terminal 109 may be preferably a solder ball.

바람직하게는, 상기 금속 범프(103)는 금속 자재를 에칭하여 형성될 수 있으며, 좀 더 바람직하게는 회로 패턴이 형성되는 면보다 외부접속 단자(109)가 형성되는 면의 직경이 크도록 테이퍼 형상을 가질 수 있다.Preferably, the metal bumps 103 may be formed by etching a metal material. More preferably, the metal bumps 103 may have a tapered shape such that a diameter of a surface on which the external connection terminal 109 is formed is larger than a surface on which a circuit pattern is formed. Can have

이에 따라, 에칭 후 넓은 영역인 하면(103b)을 외부접속 단자가 형성되는, 예를 들어, 솔더볼 패드와 같은 접속 패드로 사용하고, 좁은 영역인 상면(103a)을 회로 패턴과 연결함으로써 디자인의 한계를 극복할 수 있다.
Accordingly, a limit of design is achieved by using the lower surface 103b, which is a wide area after etching, as a connection pad, for example, a solder ball pad, in which external connection terminals are formed, and connecting the upper surface 103a, which is a narrow area, with a circuit pattern. Can overcome.

선택적으로, 상기 절연층(104)의 양면 상에는 접속 패드(107a) 및 외부접속 단자(109)가 형성될 부분의 금속 범프(103)의 표면, 즉 하면(103b)을 노출시키는 개구부를 갖는 보호층(108)이 더 형성될 수 있다.Optionally, a protective layer having openings exposing the surfaces of the metal bumps 103, ie, the bottom surfaces 103b, of the portions where the connection pads 107a and the external connection terminals 109 are to be formed on both surfaces of the insulating layer 104. 108 may be further formed.

상기 보호층(108)은 최외층의 회로 패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드부(107a, 103b)를 노출시키기 위해 개구부가 형성된다. 상기 보호층(108)은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트층 또는 캡슐화제 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
The protective layer 108 is formed to protect the circuit pattern of the outermost layer and is formed for electrical insulation, and an opening is formed to expose the pad portions 107a and 103b of the outermost layer connected to the external product. As known in the art, the protective layer 108 may be formed of, for example, a solder resist layer or an encapsulant, but is not particularly limited thereto.

또한, 상기 보호층(108)의 개구부를 통해서 노출된 접속 패드(107a) 및 금속 범프(103)의 하면(103b)에는 표면처리층(도시되지 않음)이 선택적으로 추가 형성될 수 있다.In addition, a surface treatment layer (not shown) may be selectively formed on the connection pad 107a exposed through the opening of the protective layer 108 and the bottom surface 103b of the metal bump 103.

상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다. 이와 같은 과정을 통해서 형성된 패드부(107a, 103b)는 적용목적에 따라 와이어본딩 패드 또는 플립 칩 본딩 범프 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼 패드로 사용될 수 있다.
The surface treatment layer is not particularly limited as long as it is known in the art, for example, electrolytic gold plating, electroless gold plating, organic solderability preservative or electroless tin plating Immersion Tin Plating, Immersion Silver Plating, Direct Immersion Gold Plating, Hot Air Solder Leveling (HASL) and the like. The pad portions 107a and 103b formed through the above process may be used as wire bonding pads or flip chip bonding bump pads or solder ball pads for mounting external connection terminals such as solder balls, depending on the application purpose.

바람직하게는, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(107a)가 플립 칩 본딩 범프 패드로 사용되어, 접속 패드(107a) 상에 플립 칩 본딩 범프(110)가 더 형성될 수 있다. 이때, 범프 타입으로는 주변부 타입(Peripheral bump), SOP, 논(Non)-SOP 등, 당업계에 공지된 것이라면 특별히 한정되지 않고 모두 적용 가능하다. 이 경우, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응 가능하다.
Preferably, the connection pad 107a may be used as a flip chip bonding bump pad so that the electronic component may be flip chip bonded, so that the flip chip bonding bump 110 may be further formed on the connection pad 107a. In this case, the bump type is not particularly limited and may be applied to any one known in the art, such as a peripheral type, a SOP, a non-SOP, and the like. In this case, the flip chip bonding structure can cope with a chip having a large number of signals.

반도체 패키지 기판의 제조방법Manufacturing Method of Semiconductor Package Substrate

도 9 내지 도 32는 본 발명의 제1 내지 제4실시예에 따른 반도체 패키지 기판의 제조공정을 개략적으로 설명하기 위하여 나타낸 공정 흐름도이다.
9 to 32 are flowcharts illustrating the manufacturing process of the semiconductor package substrate according to the first to fourth embodiments of the present invention.

본 발명의 바람직한 실시형태에 따른 반도체 패키지 기판의 제조방법은:A method of manufacturing a semiconductor package substrate according to a preferred embodiment of the present invention is:

일면에 범프용 금속이 적층된 지지층을 준비하는 단계와, 상기 범프용 금속을 에칭하여 층간 전기적 접속을 위한 금속 범프를 형성하는 단계와, 상기 금속 범프가 형성된 지지층 상에 절연층을 적층하고 접속 패드를 포함하는 회로 패턴을 형성하는 단계를 포함할 수 있다.Preparing a support layer in which bump metal is stacked on one surface; etching the bump metal to form metal bumps for interlayer electrical connection; laminating an insulating layer on the support layer on which the metal bumps are formed, and connecting pads. It may include forming a circuit pattern including a.

이어서, 제1실시형태에 따르면, 지지층과 보호층을 개별적으로 구성하는 경우로서, 상기 지지층을 두께 방향으로 제거하여 금속 범프 및 절연층의 표면을 노출시키는 단계와, 상기 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계를 포함할 수 있다.Subsequently, according to the first embodiment, when the support layer and the protective layer are separately configured, removing the support layer in the thickness direction to expose the surfaces of the metal bumps and the insulating layer, and externally on the exposed metal bumps. Forming a connection terminal.

제2실시형태에 따르면, 상기 지지층을 보호층으로서 사용하는 경우로서, 상기 회로 패턴 형성 단계에 이어서, 상기 지지층에 개구부를 형성하여 외부접속 단자가 형성될 부분의 금속 범프 표면을 노출시키는 단계와, 상기 개구부를 통해 노출된 금속 범프 상에 외부접속 단자를 형성하는 단계를 포함할 수 있다.According to the second embodiment, when using the support layer as a protective layer, following the circuit pattern forming step, an opening is formed in the support layer to expose the metal bump surface of the portion where the external connection terminal is to be formed; The method may include forming an external connection terminal on the metal bump exposed through the opening.

이때, 상기 회로 패턴 형성 단계는, 일 실시예로서, (i) 금속 범프가 형성된 지지층 상에 시드층을 갖는 절연층을 적층한 후, 상기 시드층을 이용하여 회로 패턴을 형성하는 경우와, 다른 실시예로서, (ii) 금속 범프가 형성된 지지층 상에 절연층만을 적층한 후 회로 패턴을 형성하는 경우를 포함할 수 있다.
At this time, the circuit pattern forming step is different from (i) stacking an insulating layer having a seed layer on a support layer on which metal bumps are formed, and then forming a circuit pattern using the seed layer. For example, (ii) it may include a case of forming a circuit pattern after laminating only an insulating layer on a support layer on which metal bumps are formed.

이하, 본 발명을 제1실시예로서, 지지층과 보호층을 별도로 구성하고, 시드층을 갖는 절연층 적층 후 회로 패턴을 형성하는 경우(도 9 내지 도 14)와, 제2실시예로서, 제1실시예에서 지지층을 제거하지 않고 보호층 대용으로 사용하는 경우(도 15 내지 도 20)와, 제3실시예로서, 제1실시예에서 절연층만을 적층한 후 별도의 공정에서 회로 패턴을 형성하는 경우(도 21 내지 도 25)와, 제4실시예로서, 제1실시예에서 캐리어를 이용하여 한 쌍의 회로 기판을 동시 제작하는 경우(도 26 내지 도 32)를 들어 좀 더 구체적으로 설명하지만 이에 본 발명의 범주가 한정되는 것은 아니다.
Hereinafter, as the first embodiment, the support layer and the protective layer are separately configured, and a circuit pattern is formed after lamination of an insulating layer having a seed layer (FIGS. 9 to 14), and as a second embodiment, In the first embodiment, when the support layer is used without removing the support layer (FIGS. 15 to 20), and in the third embodiment, only the insulating layer is laminated in the first embodiment, and a circuit pattern is formed in a separate process. 21 to 25, and as a fourth embodiment, a case in which a pair of circuit boards are simultaneously manufactured using a carrier in the first embodiment (FIGS. 26 to 32) will be described in more detail. However, the scope of the present invention is not limited thereto.

(i) 제1실시예(도 9 내지 도 14)(i) First Embodiment (FIGS. 9-14)

우선, 도 9에 나타낸 바와 같이, 일면에 범프용 금속(202)이 적층된 지지층(201)을 준비한다.First, as shown in FIG. 9, the support layer 201 in which bump metal 202 is laminated on one surface is prepared.

상기 범프용 금속(202)의 금속으로는 회로 기판 분야에서 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.The metal of the bump metal 202 may be applied without limitation as long as it is commonly used as a conductive metal in the circuit board field, and copper is typically used in a printed circuit board.

상기 지지층(201)으로는 추후 에칭 공정 시 범프용 금속(202)을 지지하기 위한 자재로서, 지지가 가능한 소재라면 통상의 금속 또는 폴리머 등, 특별히 한정되지 않고 사용 가능하다.
The support layer 201 is a material for supporting the bump metal 202 during an etching process, and may be used without any particular limitation as long as it is a material that can be supported.

다음, 도 10을 참조하면, 상기 범프용 금속(202)을 에칭하여 층간 전기적 접속을 위한 금속 범프(203)를 형성한다.Next, referring to FIG. 10, the bump metal 202 is etched to form a metal bump 203 for interlayer electrical connection.

상기 에칭 공정은 특별히 한정되지 않고 당업계에 공지된 화학적, 기계적 방법 중 하나 또는 2 이상을 조합하여 수행할 수 있다.The etching process is not particularly limited and may be performed by combining one or two or more chemical and mechanical methods known in the art.

바람직하게는, 상기 에칭 공정을 통해서 상기 금속 범프(203)는 테이퍼 형상으로 형성되어 좀 더 좁은 직경의 상면(top: 203a)과 보다 넓은 직경의 하면(bottom: 203b)을 갖는 것이 일반적이다. 본 발명에서는 이러한 에칭에 의해 형성되는 범프 고유의 형상을 그대로 적용하여, 좁은 직경의 상면(203a)을 회로 패턴과 연결하고 넓은 직경의 하면(203b)을 외부접속 단자와의 접속을 위한 패드부로 직접 사용함으로써 디자인의 한계를 극복할 수 있다.
Preferably, through the etching process, the metal bumps 203 are formed in a tapered shape to have a narrower upper surface 203a and a wider diameter lower surface 203b. In the present invention, the bump-specific shape formed by such etching is applied as it is, so that the upper surface 203a of narrow diameter is connected with the circuit pattern and the lower surface 203b of wide diameter is directly connected to the pad portion for connection with the external connection terminal. By using it, you can overcome the limitations of the design.

다음, 도 11을 참조하면, 상기 금속 범프(203)가 형성된 지지층(201)의 일면에 시드층(205)을 갖는 절연층(204)을 적층하여 상기 금속 범프(203)를 절연층(204)에 매립한다.Next, referring to FIG. 11, an insulating layer 204 having a seed layer 205 is laminated on one surface of the support layer 201 on which the metal bumps 203 are formed, thereby forming the metal bumps 203 as the insulating layer 204. Landfill

상기 시드층(205)은 무전해 도금 등의 화학적 방법을 통해서 절연층(204) 상에 적용되거나, 또는 동박을 사용하는 것이 전형적이나, 특별히 이에 한정되는 것은 아니다.The seed layer 205 is typically applied to the insulating layer 204 through a chemical method such as electroless plating or the like, but copper foil is typically used, but is not particularly limited thereto.

상기 절연층(204)으로는 인쇄회로기판의 절연층으로서 사용되는 수지 절연층 또는 반도체 기판의 절연층으로서 사용되는 세라믹 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
The insulating layer 204 may be a resin insulating layer used as an insulating layer of a printed circuit board or a ceramic insulating layer used as an insulating layer of a semiconductor substrate. As the resin insulating layer, a thermosetting resin such as epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, for example, a prepreg may be used, and also a thermosetting resin. And / or photocurable resins may be used, but is not particularly limited thereto.

다음, 도 12를 참조하면, 이후 형성될 회로 패턴과 상기 금속 범프(203)를 연결하기 위하여 상기 금속 범프(203)에 대응되는 위치의 절연층(204) 및 시드층(205)에 홀(206)을 형성하여 금속 범프(203)의 상면(203a)을 노출시킨다.Next, referring to FIG. 12, holes 206 are formed in the insulating layer 204 and the seed layer 205 at positions corresponding to the metal bumps 203 to connect the circuit patterns to be formed later with the metal bumps 203. ) Is formed to expose the top surface 203a of the metal bump 203.

이때, 상기 홀 형성 공정은 당업계에 공지된 바에 따라 통상의 CNC 드릴(Computer Numerial Control drill), CO₂ 또는 Yag 레이저 드릴과 같은 드릴링 작업에 의해 가공될 수 있다. 홀 가공후에는 드릴링 작업에 의해 발생하는 버(burr) 및 스미어(smear)를 제거하기 위해 디버링(deburring) 및 디스미어(desmear)를 행하는 것이 바람직하다.
At this time, the hole forming process may be processed by a drilling operation such as a conventional CNC drill (Computer Numerial Control drill), CO ₂ or Yag laser drill as known in the art. After the hole processing, it is preferable to perform deburring and desmear to remove burrs and smears generated by the drilling operation.

다음, 도 13을 참조하면, 상기 노출된 금속 범프(203)의 상면(203a) 및 시드층(205) 상에 패턴화된 금속층을 형성하고, 시드층(205) 중 패턴화된 금속층이 형성되지 않은 부위의 시드층(205)을 제거하여 접속 패드(207a)와 배선(207b)을 포함하는 회로 패턴을 형성한다.Next, referring to FIG. 13, a patterned metal layer is formed on the top surface 203a and the seed layer 205 of the exposed metal bump 203, and the patterned metal layer of the seed layer 205 is not formed. The seed layer 205 in the portion not removed is removed to form a circuit pattern including the connection pad 207a and the wiring 207b.

상기 패턴화된 금속층 형성방법으로는, 특별히 한정되지 않고, 당업계에 공지된 통상의 무전해/전해 도금, 증착, 에칭 등을 이용한 모든 방법이 적용 가능하다.The patterned metal layer forming method is not particularly limited, and any method using conventional electroless / electrolytic plating, vapor deposition, etching, or the like known in the art can be applied.

상기 시드층(205)의 제거는 예를 들어 플레시 에칭에 의해 수행될 수 있으나, 특별히 이에 한정되는 것은 아니다.Removal of the seed layer 205 may be performed by, for example, flash etching, but is not particularly limited thereto.

상기 패턴화된 금속층의 금속으로는 회로 기판 분야에서 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
The metal of the patterned metal layer may be applied without limitation as long as it is commonly used as a conductive metal in the circuit board field, and copper is typically used in a printed circuit board.

다음, 도 14에 나타낸 바와 같이, 상기 지지층(201)을 두께 방향으로 제거하여 금속 범프(203)의 하면(203b) 및 절연층(204) 표면을 노출시킨 후, 노출된 금속 범프(203)의 하면(203b)에 외부접속 단자(209)를 형성한다.Next, as shown in FIG. 14, the support layer 201 is removed in the thickness direction to expose the bottom surface 203b of the metal bump 203 and the surface of the insulating layer 204, and then the exposed portion of the metal bump 203. An external connection terminal 209 is formed on the lower surface 203b.

상기 지지층(201)의 제거는 특별히 한정되지 않고 실제 사용된 지지층 자재에 따라 물리적 또는 기계, 화학적 연마, 에칭 등의 다양한 방법으로 수행될 수 있다. The removal of the support layer 201 is not particularly limited and may be performed by various methods such as physical or mechanical, chemical polishing, and etching, depending on the support layer material actually used.

상기 외부접속 단자(209)는 바람직하게는 솔더볼일 수 있다.The external connection terminal 209 may be preferably a solder ball.

여기서, 상기 외부접속 단자(209)를 형성하기 이전에, 상기 지지층이 제거된 절연층(204)의 양면 상에 상기 접속 패드(207a) 및 외부접속 단자(209)가 형성될 부분의 금속 범프(203)의 표면, 즉 하면(203b)을 노출시키는 개구부를 갖는 보호층(208)을 추가 형성할 수 있다.Here, before forming the external connection terminal 209, the metal bumps of portions where the connection pads 207a and the external connection terminal 209 are to be formed on both surfaces of the insulating layer 204 from which the support layer is removed ( A protective layer 208 may be further formed having an opening exposing the surface of 203, that is, the bottom surface 203b.

상기 보호층(208)은 최외층의 회로 패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드부(207a, 203b)를 노출시키기 위해 개구부가 형성된다. 상기 보호층(208)은 당업계에 공지된 바에 따라, 예를 들어, 솔더레지스트층 또는 캡슐화제 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.The protective layer 208 protects the circuit pattern of the outermost layer and is formed for electrical insulation, and an opening is formed to expose the pad portions 207a and 203b of the outermost layer connected to the external product. The protective layer 208 may be formed of, for example, a solder resist layer or an encapsulant, as is known in the art, but is not particularly limited thereto.

상기 개구부는 LDA(Laser direct ablation) 등과 같은 기계적 가공을 통해 형성 가능하다.
The opening may be formed through mechanical processing such as laser direct ablation (LDA).

선택적으로, 상기 보호층(208)의 개구부를 통해서 노출된 접속 패드(207a) 및 금속 범프(203)의 하면(203b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있다.Optionally, a surface treatment layer (not shown) may be further formed on the connection pad 207a exposed through the opening of the protective layer 208 and the lower surface 203b of the metal bump 203.

또한, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(207a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(207a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 이때, 범프 타입으로는 주변부 타입(Peripheral bump), SOP, 논(Non)-SOP 등, 당업계에 공지된 것이라면 특별히 한정되지 않고 모두 적용 가능하다. 이 경우, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응 가능하다.
In addition, the flip pad bonding bumps (not shown) may be further formed on the pads 207a by using the connection pads 207a as flip chip bonding bump pads so that the electronic components can be flip chip bonded. In this case, the bump type is not particularly limited and may be applied to any one known in the art, such as a peripheral type, a SOP, a non-SOP, and the like. In this case, the flip chip bonding structure can cope with a chip having a large number of signals.

(ii) 제2실시예(도 15 내지 도 20)(ii) Second Embodiment (FIGS. 15-20)

이하, 도 15 내지 도 20을 참고하여 지지층을 보호층 대용으로 사용하는 실시형태를 설명한다. 다만, 제1실시예와 중복되는 상세 설명은 생략한다.
Hereinafter, with reference to FIGS. 15-20, embodiment which uses a support layer as a substitute for a protective layer is described. However, detailed description overlapping with the first embodiment will be omitted.

우선, 도 15에 나타낸 바와 같이, 일면에 범프용 금속(302)이 적층된 지지층(301)을 준비한다.First, as shown in FIG. 15, the support layer 301 in which the bump metal 302 was laminated | stacked on one surface is prepared.

상기 범프용 금속(302)의 금속으로는 회로 기판 분야에서 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.The metal of the bump metal 302 may be applied without limitation as long as it is commonly used as a conductive metal in the circuit board field, and copper is typically used in a printed circuit board.

상기 지지층(301)으로는 추후 에칭 공정 시 범프용 금속(302)을 지지하는 기능과 함께, 보호층 대용으로 사용이 가능한 소재라면 특별히 한정되지 않는다.The support layer 301 is not particularly limited as long as it is a material that can be used as a substitute for the protective layer, together with a function of supporting the bump metal 302 during an etching process.

예를 들어, 통상의 보호층 부재로서 사용되는 솔더레지스트층으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
For example, it may be composed of a solder resist layer used as a conventional protective layer member, but is not particularly limited thereto.

다음, 도 16을 참조하면, 상기 범프용 금속(302)을 에칭하여 층간 전기적 접속을 위한 금속 범프(303)를 형성한다. 상기 금속 범프(303) 형성 과정에 대해서는 도 10에서 상술한 바와 같다.
Next, referring to FIG. 16, the bump metal 302 is etched to form a metal bump 303 for interlayer electrical connection. The formation process of the metal bump 303 is as described above with reference to FIG. 10.

다음, 도 17을 참조하면, 상기 금속 범프(303)가 형성된 지지층(301)의 일면에 시드층(305)을 갖는 절연층(304)을 적층하여 상기 금속 범프(303)를 절연층(304)에 매립한다. 상기 절연층(304)에의 매립 과정에 대해서는 도 11에서 상술한 바와 같다.
Next, referring to FIG. 17, an insulating layer 304 having a seed layer 305 is stacked on one surface of the support layer 301 on which the metal bumps 303 are formed, thereby forming the metal bumps 303 as the insulating layer 304. Landfill The embedding process in the insulating layer 304 has been described above with reference to FIG. 11.

다음, 도 18을 참조하면, 이후 형성될 회로 패턴과 상기 금속 범프(303)를 연결하기 위하여 상기 금속 범프(303)에 대응되는 위치의 절연층(304) 및 시드층(305)에 홀(306)을 형성하여 금속 범프(303)의 상면(303a)을 노출시킨다. 상기 금속 범프(303)의 상면(303a)의 노출 과정에 대해서는 도 12에서 상술한 바와 같다.
Next, referring to FIG. 18, a hole 306 is formed in the insulating layer 304 and the seed layer 305 at a position corresponding to the metal bump 303 to connect the circuit pattern to be formed later with the metal bump 303. ) Is formed to expose the top surface 303a of the metal bump 303. An exposure process of the upper surface 303a of the metal bump 303 is as described above with reference to FIG. 12.

다음, 도 19를 참조하면, 상기 노출된 금속 범프(303)의 상면(303a) 및 시드층(305) 상에 패턴화된 금속층을 형성하고, 시드층(305) 중 패턴화된 금속층이 형성되지 않은 부위의 시드층(305)을 제거하여 접속 패드(307a)와 배선(307b)을 포함하는 회로 패턴을 형성한다. 상기 회로 패턴 형성 과정에 대해서는 도 13에서 상술한 바와 같다.
Next, referring to FIG. 19, a patterned metal layer is formed on the top surface 303a and the seed layer 305 of the exposed metal bump 303, and the patterned metal layer of the seed layer 305 is not formed. The seed layer 305 of the portion that is not formed is removed to form a circuit pattern including the connection pad 307a and the wiring 307b. The circuit pattern forming process is as described above with reference to FIG. 13.

다음, 도 20에 나타낸 바와 같이, 상기 지지층에 개구부를 형성하여 보호층용 지지층(301a)으로 사용하고 외부접속 단자(309)가 형성될 부분의 금속 범프(303)의 표면, 즉 하면(303b)을 노출시킨 후, 노출된 금속 범프(303)의 하면(303b)에 외부접속 단자(309)를 형성한다.Next, as shown in FIG. 20, an opening is formed in the support layer to be used as the support layer 301a for the protective layer, and the surface of the metal bump 303, ie, the bottom surface 303b, at the portion where the external connection terminal 309 is to be formed. After exposure, the external connection terminal 309 is formed on the lower surface 303b of the exposed metal bump 303.

상기 개구부는 LDA(Laser direct ablation) 등과 같은 기계적 가공을 통해 형성 가능하다.The opening may be formed through mechanical processing such as laser direct ablation (LDA).

상기 외부접속 단자(309)는 바람직하게는 솔더볼일 수 있다.The external connection terminal 309 may be preferably a solder ball.

여기서, 외부접속 단자(309)를 형성하기 이전에, 상기 회로 패턴이 형성된 절연층(304) 상에 상기 접속 패드(307a)를 노출시키는 개구부를 갖는 보호층(308)을 추가 형성할 수 있다. 상기 보호층(308) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.
Here, before forming the external connection terminal 309, a protective layer 308 having an opening exposing the connection pad 307a may be further formed on the insulating layer 304 on which the circuit pattern is formed. The formation of the protective layer 308 is as described above with reference to FIG. 14.

또한, 선택적으로, 상기 보호층(308)의 개구부를 통해서 노출된 접속 패드(307a) 및 금속 범프(303)의 하면(303b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있고, 나아가, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(307a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(307a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 상기 표면처리층 형성 과정 및 플립 칩 본딩 범프 형성 과정에 대해서는 제1실시예에서 상술한 바와 같다.
Also, optionally, a surface treatment layer (not shown) may be further formed on the connection pad 307a exposed through the opening of the protective layer 308 and the lower surface 303b of the metal bump 303. Furthermore, the flip chip bonding bumps (not shown) may be further formed on the connection pads 307a by using the connection pads 307a as flip chip bonding bump pads so as to flip chip bond electronic components. The surface treatment layer forming process and the flip chip bonding bump forming process are as described above in the first embodiment.

(iii) 제3실시예(도 21 내지 도 25)(iii) Third Embodiment (FIGS. 21-25)

이하, 도 21 내지 도 25를 참고하여 절연층 조합에 따라 홀 가공 과정을 생략하는 실시형태를 설명한다. 다만, 제1실시예와 중복되는 상세 설명은 생략한다.
Hereinafter, an embodiment in which a hole machining process is omitted according to an insulating layer combination will be described with reference to FIGS. 21 to 25. However, detailed description overlapping with the first embodiment will be omitted.

우선, 도 21에 나타낸 바와 같이, 일면에 범프용 금속(402)이 적층된 지지층(401)을 준비한다. 상기 지지층(401) 준비 과정에 대해서는 도 9에서 상술한 바와 같다.
First, as shown in FIG. 21, the support layer 401 by which bump metal 402 is laminated on one surface is prepared. The preparation process of the support layer 401 is as described above with reference to FIG. 9.

다음, 도 22를 참조하면, 상기 범프용 금속(402)을 에칭하여 층간 전기적 접속을 위한 금속 범프(403)를 형성한다. 상기 금속 범프(403) 형성 과정에 대해서는 도 10에서 상술한 바와 같다.
Next, referring to FIG. 22, the bump metal 402 is etched to form a metal bump 403 for interlayer electrical connection. The metal bump 403 forming process is as described above with reference to FIG. 10.

다음, 도 23을 참조하면, 상기 금속 범프(403)가 형성된 지지층(401) 상에 금속 범프(403)의 표면, 즉 상면(403a)이 노출되도록 절연층(404)을 적층한다.Next, referring to FIG. 23, an insulating layer 404 is stacked on the support layer 401 on which the metal bumps 403 are formed, so that the surface of the metal bumps 403, that is, the upper surface 403a, is exposed.

이때, 상기 금속 범프(403)가 절연층(404)에 매립되도록 적층한 후, 통상의 표면 연마, 또는 표면 평탄화 공정을 통해서 절연층(404)을 두께 방향으로 제거하여 금속 범프(403)의 표면을 노출시켜도 무방하다.At this time, the metal bumps 403 are stacked so as to be embedded in the insulating layer 404, and then the surface of the metal bumps 403 is removed by removing the insulating layer 404 in the thickness direction through a normal surface polishing or surface planarization process. May be exposed.

상기 절연층(404)에 대해서는 도 11에서 상술한 바와 같다.
The insulating layer 404 has been described above with reference to FIG. 11.

다음, 도 24를 참조하면, 상기 노출된 금속 범프(403), 즉 상면(403a) 및 절연층(404) 상에 접속 패드(407a)와 배선(407b)을 포함하는 회로 패턴을 형성한다. Next, referring to FIG. 24, a circuit pattern including a connection pad 407a and a wiring 407b is formed on the exposed metal bump 403, that is, the upper surface 403a and the insulating layer 404.

상기 회로 패턴 형성 방법으로는 특별히 한정되지 않고 당업계에 공지된 통상의 무전해/전해 도금, 증착, 에칭 등을 이용한 모든 방법이 적용 가능하다.The circuit pattern forming method is not particularly limited, and any method using conventional electroless / electrolytic plating, vapor deposition, etching, or the like known in the art may be applied.

상기 회로 패턴을 구성하는 자재로는 회로 기판 분야에서 회로용 전도성 금속으로서 통상적으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
The material constituting the circuit pattern may be applied without limitation as long as it is commonly used as a conductive metal for circuits in the circuit board field, and copper is typically used in a printed circuit board.

다음, 도 25에 나타낸 바와 같이, 상기 지지층(401)을 두께 방향으로 제거하여 금속 범프(403)의 하면(403b) 및 절연층(404) 표면을 노출시킨 후, 노출된 금속 범프(403)의 하면(403b)에 외부접속 단자(409)를 형성한다. 상기 지지층(401) 제거 및 외부접속 단자(409) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.Next, as shown in FIG. 25, the support layer 401 is removed in the thickness direction to expose the bottom surface 403b and the insulating layer 404 surface of the metal bump 403, and then the exposed metal bump 403 may be exposed. An external connection terminal 409 is formed on the lower surface 403b. The removal of the support layer 401 and the formation of the external connection terminal 409 have been described above with reference to FIG. 14.

여기서, 상기 외부접속 단자(409)를 형성하기 이전에, 상기 지지층이 제거된 절연층(404)의 양면 상에 상기 접속 패드(407a) 및 외부접속 단자(409)가 형성될 부분의 금속 범프(403)의 표면, 즉 하면(403b)을 노출시키는 개구부를 갖는 보호층(408)을 추가 형성할 수 있다. 상기 보호층(408) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.
Here, before forming the external connection terminal 409, the metal bumps of the portions in which the connection pad 407a and the external connection terminal 409 are to be formed on both surfaces of the insulating layer 404 from which the support layer is removed are formed. A protective layer 408 may be further formed having an opening exposing the surface of 403, that is, the lower surface 403b. The formation of the protective layer 408 is as described above with reference to FIG. 14.

또한, 선택적으로, 상기 보호층(408)의 개구부를 통해서 노출된 접속 패드(407a) 및 금속 범프(403)의 하면(403b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있고, 나아가, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(407a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(407a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 상기 표면처리층 형성 과정 및 플립 칩 본딩 범프 형성 과정에 대해서는 제1실시예에서 상술한 바와 같다.
Also, optionally, a surface treatment layer (not shown) may be further formed on the connection pad 407a exposed through the opening of the protective layer 408 and the bottom surface 403b of the metal bump 403. Further, the flip chip bonding bumps (not shown) may be further formed on the connection pads 407a by using the connection pads 407a as flip chip bonding bump pads so as to flip chip bond electronic components. The surface treatment layer forming process and the flip chip bonding bump forming process are as described above in the first embodiment.

(iv) 제4실시예(도 26 내지 도 32)(iv) Fourth Embodiment (Figs. 26 to 32)

이하, 도 26 내지 도 32를 참고하여 캐리어를 이용하여 한 쌍의 회로 기판을 동시 제작하는 실시형태를 설명한다. 다만, 제1실시예와 중복되는 상세 설명은 생략한다.
Hereinafter, with reference to FIGS. 26-32, embodiment which simultaneously manufactures a pair of circuit board using a carrier is described. However, detailed description overlapping with the first embodiment will be omitted.

우선, 도 26에 나타낸 바와 같이, 캐리어(511)의 양면에 일면에 범프용 금속(502)이 적층된 지지층(501)을 형성하여 범프용 금속(502)이 적층된 지지층(501)을 준비한다.First, as shown in FIG. 26, the support layer 501 in which the bump metal 502 is laminated is formed on both surfaces of the carrier 511 to prepare the support layer 501 in which the bump metal 502 is laminated. .

상기 캐리어(511)는 당업계에 공지된 것이라면 특별히 한정되지 않고 사용할 수 있으며, 예를 들어, 금속 또는 중합체, 특히 박리성 중합체로 이루어진 재료 모두 사용 가능하다.The carrier 511 may be used without particular limitation, as long as it is known in the art, and for example, a material made of a metal or a polymer, particularly a peelable polymer may be used.

상기 캐리어(511)를 제외한 상기 지지층(501) 준비 과정에 대해서는 도 9에서 상술한 바와 같다.
The preparation process of the support layer 501 except for the carrier 511 is as described above with reference to FIG. 9.

다음, 도 27을 참조하면, 상기 범프용 금속(502)을 에칭하여 층간 전기적 접속을 위한 금속 범프(503)를 형성한다. 상기 금속 범프(503) 형성 과정에 대해서는 도 10에서 상술한 바와 같다.
Next, referring to FIG. 27, the bump metal 502 is etched to form a metal bump 503 for interlayer electrical connection. The process of forming the metal bumps 503 is as described above with reference to FIG. 10.

다음, 도 28을 참조하면, 상기 금속 범프(503)가 형성된 지지층(501)의 일면에 시드층(505)을 갖는 절연층(504)을 적층하여 상기 금속 범프(503)를 절연층(504)에 매립한다. 상기 절연층(504)에의 매립 과정에 대해서는 도 11에서 상술한 바와 같다.
Next, referring to FIG. 28, an insulating layer 504 having a seed layer 505 is stacked on one surface of a support layer 501 on which the metal bumps 503 are formed to form the metal bumps 503 as an insulating layer 504. Landfill The embedding process in the insulating layer 504 is as described above with reference to FIG. 11.

다음, 도 29를 참조하면, 이후 형성될 회로 패턴과 상기 금속 범프(503)를 연결하기 위하여 상기 금속 범프(503)에 대응되는 위치의 절연층(504) 및 시드층(505)에 홀(506)을 형성하여 금속 범프(503)의 상면(503a)을 노출시킨다. 상기 금속 범프(503)의 상면(503a)의 노출 과정에 대해서는 도 12에서 상술한 바와 같다.
Next, referring to FIG. 29, a hole 506 is formed in the insulating layer 504 and the seed layer 505 corresponding to the metal bump 503 to connect the circuit pattern to be formed later with the metal bump 503. ) Is formed to expose the top surface 503a of the metal bump 503. An exposure process of the upper surface 503a of the metal bump 503 is as described above with reference to FIG. 12.

다음, 도 30을 참조하면, 상기 노출된 금속 범프(503)의 상면(503a) 및 시드층(505) 상에 패턴화된 금속층을 형성하고, 시드층(505) 중 패턴화된 금속층이 형성되지 않은 부위의 시드층(505)을 제거하여 접속 패드(507a)와 배선(507b)을 포함하는 회로 패턴을 형성한다. 상기 회로 패턴 형성 과정에 대해서는 도 13에서 상술한 바와 같다.
Next, referring to FIG. 30, a patterned metal layer is formed on the top surface 503a and the seed layer 505 of the exposed metal bump 503, and the patterned metal layer is not formed in the seed layer 505. The seed layer 505 of the portion not removed is removed to form a circuit pattern including the connection pad 507a and the wiring 507b. The circuit pattern forming process is as described above with reference to FIG. 13.

다음, 도 31을 참조하면, 상기 캐리어(511)로부터 상기 지지층(501)을 분리하여 한 쌍의 단면 회로 기판 구조물을 얻는다.Next, referring to FIG. 31, the support layer 501 is separated from the carrier 511 to obtain a pair of cross-sectional circuit board structures.

상기 캐리어(511)로부터 상기 지지층(501)을 분리하는 방법은 당업계에 공지된 방법이라면 특별히 한정되지 않고 모두 적용 가능하며, 예를 들어, 박리성 중합체를 사용하여 소정의 박리 조건을 가하여 분리하거나, 또는 필요에 따라 캐리어(511)와 지지층(501) 사이에 이형층을 더 형성하여 분리를 용이하게 할 수 있다.
The method of separating the support layer 501 from the carrier 511 is not particularly limited as long as it is known in the art, and all of them may be applied. For example, the separation may be performed by applying a predetermined peeling condition using a peelable polymer. Alternatively, if necessary, a release layer may be further formed between the carrier 511 and the support layer 501 to facilitate separation.

다음, 도 32에 나타낸 바와 같이, 상기 지지층(501)을 두께 방향으로 제거하여 금속 범프(503)의 하면(503b) 및 절연층(504) 표면을 노출시킨 후, 노출된 금속 범프(503)의 하면(503b)에 외부접속 단자(509)를 형성한다. 상기 지지층(501) 제거 및 외부접속 단자(509) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.Next, as shown in FIG. 32, the support layer 501 is removed in the thickness direction to expose the bottom surface 503b and the insulating layer 504 surface of the metal bump 503. An external connection terminal 509 is formed on the lower surface 503b. The removal of the support layer 501 and the formation of the external connection terminal 509 have been described above with reference to FIG. 14.

여기서, 상기 외부접속 단자(509)를 형성하기 이전에, 상기 지지층이 제거된 절연층(504)의 양면 상에 상기 접속 패드(507a) 및 외부접속 단자(509)가 형성될 부분의 금속 범프(503)의 표면, 즉 하면(503b)을 노출시키는 개구부를 갖는 보호층(508)을 추가 형성할 수 있다. 상기 보호층(508) 형성 과정에 대해서는 도 14에서 상술한 바와 같다.
Here, before forming the external connection terminal 509, the metal bumps of portions where the connection pads 507a and the external connection terminal 509 are to be formed on both surfaces of the insulating layer 504 from which the support layer is removed are formed. A protective layer 508 may be further formed having an opening that exposes the surface of 503, that is, the bottom surface 503b. The process of forming the protective layer 508 is as described above with reference to FIG. 14.

또한, 선택적으로, 상기 보호층(508)의 개구부를 통해서 노출된 접속 패드(507a) 및 금속 범프(503)의 하면(503b) 상에 표면처리층(도시되지 않음)을 더욱 형성할 수 있고, 나아가, 전자 부품을 플립 칩 본딩할 수 있도록, 접속 패드(507a)를 플립 칩 본딩 범프 패드로 사용하여, 접속 패드(507a) 상에 플립 칩 본딩 범프(도시되지 않음)를 더욱 형성할 수 있다. 상기 표면처리층 형성 과정 및 플립 칩 본딩 범프 형성 과정에 대해서는 제1실시예에서 상술한 바와 같다.
Also, optionally, a surface treatment layer (not shown) may be further formed on the connection pad 507a exposed through the opening of the protective layer 508 and the lower surface 503b of the metal bump 503. Further, the flip chip bonding bumps (not shown) may be further formed on the connection pads 507a by using the connection pads 507a as flip chip bonding bump pads so that the electronic components can be flip chip bonded. The surface treatment layer forming process and the flip chip bonding bump forming process are as described above in the first embodiment.

전술한 바와 같이, 본 발명의 바람직한 일 실시형태에 따르면, 플립 칩 본딩 구조로 신호수가 많은 칩에 대응할 수 있다.As described above, according to one preferred embodiment of the present invention, a flip chip bonding structure can correspond to a chip having a large number of signals.

또한, 단면 회로 기판 구조로서, 에칭에 의해 층간연결용 금속 범프를 구현함으로써 원가를 절감할 수 있다.In addition, as a single-sided circuit board structure, it is possible to reduce the cost by implementing a metal bump for interlayer connection by etching.

나아가, 일반적인 에칭 공정으로 층간 연결을 위한 범프 형성 시 상면의 크기(직경)와 하면의 크기(직경)에 차이가 크게 발생하여 적용이 어렵지만, 본 발명에 따르면, 금속 범프의 에칭 후 넓은 영역인 하면을 외부접속 단자가 형성되는 솔더볼 패드와 같은 패드부로 사용하고, 좁은 영역인 상면을 회로와 연결함으로써 디자인의 한계를 극복할 수 있다.Furthermore, when the bumps for interlayer connection are formed by a general etching process, a large difference occurs in the size (diameter) of the upper surface and the size (diameter) of the lower surface, but it is difficult to apply, but according to the present invention, It is possible to overcome the limitations of the design by using a pad part such as a solder ball pad in which an external connection terminal is formed and connecting the upper surface, which is a narrow area, with a circuit.

뿐만 아니라, 캐리어를 이용하여 한 쌍의 단면 회로기판을 동시 제작함으로써 제작 비용을 획기적으로 줄일 수 있다.
In addition, the manufacturing cost can be drastically reduced by simultaneously producing a pair of single-sided circuit boards using a carrier.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 패키지 기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
Although the present invention has been described in detail through specific embodiments, this is for explaining the present invention in detail, and the semiconductor package substrate and its manufacturing method according to the present invention are not limited thereto. It is apparent that modifications and improvements are possible by those skilled in the art.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.All simple modifications and variations of the present invention fall within the scope of the present invention, and the specific scope of protection of the present invention will be apparent from the appended claims.

100 : 반도체 패키지 기판
201, 301, 401, 501 : 지지층
202, 302, 402, 502 : 범프용 금속층
103, 203, 303, 403, 503 : 금속 범프
104, 204, 304, 404, 504 : 절연층
205, 305, 505 : 시드층
206, 306, 506 : 홀
107a, 207a, 307a, 407a, 507a : 접속 패드
107b, 207b, 307b, 407b, 507b : 배선
108, 208, 308, 408, 508 : 보호층
109, 209, 309, 409, 509 : 외부접속 단자
110 : 플립 칩 본딩 범프
511 : 캐리어100: semiconductor package substrate
201, 301, 401, 501: support layer
202, 302, 402, 502: bump metal layer
103, 203, 303, 403, 503: metal bump
104, 204, 304, 404, 504: insulation layer
205, 305, 505: seed layer
206, 306, 506: Hall
107a, 207a, 307a, 407a, 507a: connection pad
107b, 207b, 307b, 407b, 507b: wiring
108, 208, 308, 408, 508: protective layer
109, 209, 309, 409, 509: External connection terminal
110: flip chip bonding bump
511 carrier

Claims

Insulating layer;
A circuit pattern formed on one surface of the insulating layer and including a connection pad;
A metal bump formed on the insulating layer for interlayer electrical connection; And
An external connection terminal formed on the metal bump of the other surface of the insulating layer and electrically connected to the circuit pattern of one surface of the insulating layer through the metal bump;
Semiconductor package substrate comprising a.

The method according to claim 1,
The metal bumps are formed by etching a metal material.

The method according to claim 1,
The metal bump has a tapered shape such that a diameter of a surface on which an external connection terminal is formed is larger than a surface on which a circuit pattern is formed.

The method according to claim 1,
And a protective layer formed on both surfaces of the insulating layer and having an opening for exposing a metal bump surface of a portion where the connection pad and the external connection terminal are to be formed.

The method of claim 4,
The semiconductor package substrate further comprising a surface treatment layer formed on the connection pad and the metal bump exposed through the opening of the protective layer.

The method according to claim 1,
And a flip chip bonding bump formed on the connection pad for mounting electronic components.

The method according to claim 1,
The semiconductor package substrate, wherein the insulating layer is a resin insulating layer or a ceramic insulating layer.

The method according to claim 1,
A semiconductor package substrate wherein the external connection terminal is a solder ball.

Preparing a support layer having bump metal stacked on one surface thereof;
Etching the bump metal to form a metal bump for interlayer electrical connection;
Stacking an insulating layer on the support layer on which the metal bumps are formed and forming a circuit pattern including a connection pad;
Removing the support layer in a thickness direction to expose surfaces of metal bumps and insulating layers; And
Forming an external connection terminal on the exposed metal bumps;
Method of manufacturing a semiconductor package substrate comprising a.

Preparing a support layer having bump metal stacked on one surface thereof;
Etching the bump metal to form a metal bump for interlayer electrical connection;
Stacking an insulating layer on the support layer on which the metal bumps are formed and forming a circuit pattern including a connection pad;
Forming an opening in the support layer to expose a metal bump surface of a portion where an external connection terminal is to be formed; And
Forming an external connection terminal on the metal bumps exposed through the openings;
Method of manufacturing a semiconductor package substrate comprising a.

The method according to claim 9 or 10,
And forming the metal bumps by etching the metal for bumps to have a tapered shape having a larger diameter of a surface on which an external connection terminal is formed than a surface on which a circuit pattern is formed.

The method according to claim 9 or 10,
The step of forming the circuit pattern is:
Depositing the metal bumps in the insulating layer by stacking an insulating layer having a seed layer on one surface on the support layer on which the metal bumps are formed;
Exposing a surface of the metal bump by forming a hole in the insulating layer and the seed layer corresponding to the metal bump;
Forming a patterned metal layer on the surface of the exposed metal bumps and on the seed layer; And
Removing a seed layer of a portion of the seed layer in which the patterned metal layer is not formed to form a circuit pattern;
Method of manufacturing a semiconductor package substrate comprising a.

The method according to claim 9 or 10,
The step of forming the circuit pattern is:
Stacking an insulating layer on the support layer on which the metal bumps are formed to expose a surface of the metal bumps; And
Forming a circuit pattern on the exposed metal bumps and insulating layers;
Method of manufacturing a semiconductor package substrate comprising a.

The method according to claim 13,
Laminating the insulating layer is:
Depositing the metal bumps in the insulating layer by laminating an insulating layer on the support layer on which the metal bumps are formed; And
Removing the insulating layer on the metal bump in a thickness direction to expose a surface of the metal bump;
Method of manufacturing a semiconductor package substrate comprising a.

The method according to claim 9,
Before the external connection terminal forming step:
And forming a protective layer having openings on both surfaces of the insulating layer from which the support layer is removed, the openings exposing the surface of the metal bumps of the portions where the connection pads and the external connection terminals are to be formed.

The method according to claim 10,
Before the external connection terminal forming step:
And forming a protective layer having an opening for exposing the connection pad on the insulating layer on which the circuit pattern is formed.

The method according to claim 15 or 16,
After the protective layer forming step:
And forming a surface treatment layer on the connection pads and the metal bumps exposed through the openings of the protective layer.

The method according to claim 15 or 16,
After the protective layer forming step:
And forming flip chip bonding bumps on the connection pads to mount electronic components.

The method according to claim 9 or 10,
Preparing the support layer is:
Preparing a carrier; And
Forming support layers having bump metals stacked on one surface of both surfaces of the carrier;
Including;
After forming the circuit pattern,
And separating the support layer from the carrier.

The method according to claim 9 or 10,
The method of manufacturing a semiconductor package substrate, wherein the insulating layer is a resin insulating layer or a ceramic insulating layer.

The method according to claim 10,
A method for manufacturing a semiconductor package substrate, wherein the support layer is a protective layer.