KR20110122411A - Ｓｒａｍ 셀 - Google Patents

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KR20110122411A
KR20110122411A KR1020100041914A KR20100041914A KR20110122411A KR 20110122411 A KR20110122411 A KR 20110122411A KR 1020100041914 A KR1020100041914 A KR 1020100041914A KR 20100041914 A KR20100041914 A KR 20100041914A KR 20110122411 A KR20110122411 A KR 20110122411A
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Abstract

제1 비트라인에 연결된 소스를 갖는 제1 PMOS 트랜지스터와, 제1 워드라인에 연결된 소스와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 드레인 및 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제1 NMOS 트랜지스터와, 제2 비트라인에 연결된 소스를 갖는 제2 PMOS 트랜지스터 및 제2 워드라인에 연결된 소스와, 상기 제2 PMOS 트랜지스터의 드레인에 연결된 드레인 및 상기 제2 PMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제2 NMOS 트랜지스터로 구성되는 SRAM 셀이 개시된다. 상기SRAM 셀은, 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 드레인과 연결되고, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 드레인과 연결되며, 상호 연결된 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 드레인이 저장된 데이터 값을 나타낼 수 있다.

Description

ＳＲＡＭ 셀 {SRAM CELL}
본 발명의 SRAM 셀에 관한 것으로, 더욱 상세하게는 종래의 6-트랜지스터 메모리 셀 구조가 갖는 여러 가지 단점을 해소할 수 있는 4 개의 트랜지스터로 구성된 SRAM 셀에 관한 것이다.
정보기술의 발전에 따라 휴대폰, PDA, MP3, PMP, 디지털 카메라 등 배터리를 전원으로 사용하는 휴대용 기기들이 소형화되고 그 기능이 다양해지고 있다. 이러한 휴대용 기기들은 제한된 배터리 전원으로 다양한 기능과 뛰어난 성능을 발휘하기 위해서 전력소모를 작고 고속 동작이 가능해야한다. 따라서 이들 휴대용 기기들은 내부 시스템에서 사용하는 메모리에 대해 고속 동작과 낮은 전력소모를 요구하고 있다. SRAM은 위와 같은 이유로 다른 메모리에 비해 낮은 전력 소모와 고속 동작 특성으로 인해 휴대용 기기에 주로 사용되고 있다. 하지만 이러한 SRAM 메모리는 전체 시스템에서 차지하는 면적이 커서 전체 전력소모 또한 시스템에서 차지하는 비율이 매우 크다. 그리고 이러한 SRAM의 동작 속도가 전체 시스템의 동작 속도 결정에 큰 영향을 준다. 이에 따라 전체 시스템에서 전력 소모를 줄이고 고속 동작을 구현하기 위한 SRAM에 대한 다양한 연구가 이루어지고 있다.
일반적으로 CMOS 로직 회로에서는 전력 소모는 하기 식 1과 같다.
[식 1]
Figure pat00001
상기 식 1에서, C 는 부하와 기생 커패시턴스의 평균값, VDD는 공급전압, f는 회로의 동작 주파수를 의미한다. 상기 식 1에 의해서 전력 소모는 공급전압의 제곱에 비례함을 알 수 있으며, 따라서 전력 소모를 줄이기 위한 가장 효율적인 방법은 공급 전압을 낮추는 것이다. 하지만 시스템의 공급전압을 낮추는 것은 시스템의 성능을 저하시키는 원인이 된다. 특히 SRAM의 공급전압이 낮아지게 되면 읽기 동작 시에 데이터 감지를 위한 셀 전류가 감소하게 되고, 이로 인해 데이터 감지에서의 지연시간을 증가시키게 된다. 이 문제를 극복하기 위하여 SRAM의 설계에서 기존의 데이터 감지 증폭기를 대체하는 새로운 연구가 활발히 진행되고 있다. 그리고 통상의 6T SRAM은 2개의 access 트랜지스터, 2개의 PMOS load 트랜지스터 그리고 2개의 NMOS dirve 트랜지스터로 구성되어 총 6개의 트랜지스터를 가진다. 이러한 6T SRAM은 1T1C 구조를 가지는 DRAM, 1T 구조를 가지고 있는 플래쉬 메모리에 비해 고용량의 메모리를 SoC에 집적하는데 불리한 단점을 가지고 있다. 그리고 CMOS 공정의 미세화로 인하여 문턱전압이 감소하게 되어 전체 시스템의 동작 속도를 향상 시키게 되었지만, 대기시의 누설전류 증가로 인하여 시스템의 대기 전력이 커지게 되는 문제가 나타나게 되었고, 이를 해결하기 위한 연구가 진행되어 지고 있다. 이와 같이 문턱전압은 감소는 6T SRAM의 누설전류 증가에 큰 영향을 준다. 특히 저전력 특성이 요구되는 휴대용 기기에 누설전류가 큰 6T SRAM이 사용되기에 불리한 단점이 있다.
본 발명은 종래의 6-트랜지스터 구조 메모리 셀이 갖는 단점을 해결하기 위한 것으로 누설전류에 의한 SRAM의 소비전력을 감소시키고 시스템 온 칩과 같이 집적화에 유리한 SRAM 구조를 제공하는 것을 해결하고자 하는 기술적 과제로 한다.
상기 기술적 과제를 달성하기 위해 본 발명은, 제1 비트라인에 연결된 소스를 갖는 제1 PMOS 트랜지스터; 제1 워드라인에 연결된 소스와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 드레인 및 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제1 NMOS 트랜지스터; 제2 비트라인에 연결된 소스를 갖는 제2 PMOS 트랜지스터; 및 제2 워드라인에 연결된 소스와, 상기 제2 PMOS 트랜지스터의 드레인에 연결된 드레인 및 상기 제2 PMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제2 NMOS 트랜지스터로 구성되며, 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 드레인과 연결되고, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 드레인과 연결되며, 상호 연결된 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 드레인이 저장된 데이터 값을 나타내는 데이터 노드가 되는 것을 특징으로 하는 SRAM 셀을 제공한다.
본 발명의 일실시형태는, 읽기 동작시, 상기 제2 워드 라인에 제1 전압을 인가한 경우 발생하는 상기 제1 비트라인의 전류 변화에 따라 저장된 값을 판단할 수 있다.
더욱 구체적으로, 본 발명의 일실시형태는, 읽기 동작시, 상기 제2 워드 라인에 제1 전압을 인가한 경우, 상기 제1 비트라인에 흐르는 전류의 변화가 발생하면 저장된 데이터 값을 '0'으로 판단하고, 상기 제1 비트라인에 흐르는 전류가 발생하지 않으면 저장된 데이터 값을 '1'로 판단할수 있다.
이 실시형태에서, 상기 제1 전압은 상기 제1 및 제2 NMOS 트랜지스터의 문턱전압보다 크고 전원전압의 1/2보다 작은 전압값을 가질 수 있다.
본 발명의 일실시형태는, 쓰기 동작시, 저장할 데이터 값에 따라 상기 제1 및 제2 비트라인에 제1 전압 및 상기 제1 전압보다 작은 값을 갖는 제2 전압을 선택적으로 인가한 후, 상기 제2 및 제1 워드 라인에 순차적으로 제3 전압을 번갈아 인가하여 상기 데이터 노드에 나타나는 데이터 값을 결정할 수 있다.
더욱 구체적으로, 본 발명의 일실시형태는, 쓰기 동작시, 저장할 데이터 값이 '1'인 경우, 상기 제1 및 제2 비트라인에 각각 상기 제1 전압 및 상기 제2 전압을 인가한 후, 상기 제2 및 제1 워드 라인에 순차적으로 제3 전압을 번갈아 인가하여 상기 데이터 노드에 나타나는 데이터 값을 '0'으로 결정할 수 있다. 또한, 본 발명의 일실시형태는, 쓰기 동작시, 저장할 데이터 값이 '1'인 경우, 상기 제1 및 제2 비트라인에 각각 상기 제2 전압 및 상기 제1 전압을 인가한 후, 상기 제2 및 제1 워드 라인에 순차적으로 제3 전압을 번갈아 인가하여 상기 데이터 노드에 나타나는 데이터 값을 '1'로 결정할 수 있다.
이 실시형태에서, 상기 제1 전압은 전원 전압과 실질적으로 동일한 전압값을 가지며, 상기 제2 전압은 상기 전원 전압보다 작고 상기 전원 전압에서 상기 제1 및 제2 PMOS 트랜지스터의 문턱 전압을 뺀 전압보다 큰 전압값을 가지며, 상기 제3 전압은 상기 제1 및 제2 NMOS 트랜지스터의 문턱전압보다 크고 전원전압의 1/2보다 작은 전압값을 가질 수 있다.
본 발명에 따르면, 4 개의 MOS 트랜지스터로 메모리 셀을 구성함으로써 종래의 6-트랜지스터 메모리 셀구조에 비해 동작 소비 전력이 현저하게 감소되며, 6-트랜지스터 메모리 셀 구조가 갖는 대기시의 큰 누설전류에 의한 단점을 현저하게 개선할 수 있다. 또한, 본 발명에 따르면, 사용되는 트랜지스터의 수를 줄여 시스템 온 칩(SoC)화가 용이한 효과가 있다.
도 1은 본 발명의 일실시형태에 따른 SRAM 셀을 도시한 회로도이다.
도 2는 도 1의 SRAM 셀을 행렬구조로 배치한 SRAM 셀 어레이를 도시한 회로도로서, 본 발명의 일실시형태에 따른 SRAM 셀의 읽기 방법을 설명하기 위한 도면이다.
도 3은 도 1의 SRAM 셀을 행렬구조로 배치한 SRAM 셀 어레이를 도시한 회로도로서, 본 발명의 일실시형태에 따른 SRAM 셀의 쓰기 방법을 설명하기 위한 도면이다.
도 4는 도 1에 도시된 본 발명의 일실시형태에 따른 SRAM 셀의 읽기 및 쓰기 동작의 파형을 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 보다 상세하게 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명되는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에 도시된 구성요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다는 점을 유념해야 할 것이다.
도 1은 본 발명의 일실시형태에 따른 SRAM 셀을 도시한 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 일실시형태에 따른 SRAM 셀은, 두 개의 PMOS 트랜지스터(MP1, MP2) 및 두 개의 NMOS 트랜지스터(MN1, MN2)로 구성된 4-T(트랜지스터) 메모리 셀이다.
더욱 구체적으로, 제1 PMOS 트랜지스터(MP1)는 제1 비트라인(BL)에 연결된 소스를 가지며, 제1 NMOS 트랜지스터(MN1)는, 제1 워드라인(WL_W)에 연결된 소스와, 상기 제1 PMOS 트랜지스터(MP1)의 드레인에 연결된 드레인 및 상기 제1 PMOS 트랜지스터(MP1)의 게이트에 연결된 게이트를 갖는다. 또한, 제2 PMOS 트랜지스터(MP2)는 제2 비트라인(/BL)에 연결된 소스를 가지며, 제2 NMOS 트랜지스터(MN2)는 제2 워드라인(WL_RW)에 연결된 소스와, 상기 제2 PMOS 트랜지스터(MP2)의 드레인에 연결된 드레인 및 상기 제2 PMOS 트랜지스터(MP2)의 게이트에 연결된 게이트를 갖는다.
상기 제1 PMOS 트랜지스터(MP1)와 상기 제1 NMOS 트랜지스터(MN1)의 게이트는 상기 제2 PMOS 트랜지스터(MP2)와 상기 제2 NMOS 트랜지스터(MN2)의 드레인과 연결되고, 상기 제2 PMOS 트랜지스터(MP2)와 상기 제2 NMOS 트랜지스터(MN2)의 게이트는 상기 제1 PMOS 트랜지스터(MP1)와 상기 제1 NMOS 트랜지스터(MN1)의 드레인과 연결되며, 상호 연결된 상기 제2 PMOS 트랜지스터(MP2)와 상기 제2 NMOS 트랜지스터(MN2)의 드레인이 저장된 데이터 값을 나타내는 데이터 노드(DN)가 된다.
제1 워드라인(WL_W)은 쓰기동작 시 전압을 인가하기 위한 라인이고, 제2 워드라인(LW_RW)은 읽기 및 쓰기동작 시 전압을 인가하기 위한 라인이다. PMOS 트랜지스터(MP1, MP2)의 바디(body)와 NMOS 트랜지스터(MN1, MN2)의 바디는 각각 고정된 전압값을 갖는 전원전압(VDD)와 접지에 연결될 수 있다.
전술한 바와 같이, 도 1에 도시된 본 발명의 일실시형태에 따른 4-트랜지스터 SRAM 셀은 데이터를 저장하기 위해서 PMOS 트랜지스터(MP1, MP2)와 NMOS 트랜지스터(MN1, MN2)의 드레인이 연결된 부분에 데이터 노드(DN)와 반전 데이터 노드(/DN)를 갖는다. 제1 워드라인(WL_W)에 연결된 NMOS 트랜지스터(MN1)의 드레인과 제1 비트 라인(BL)에 연결된 PMOS 트랜지스터(MP1)의 드레인이 연결된 노드는 반전 데이터 노드(/DN)이고, 제2 워드라인(WL_RW)에 연결된 NMOS 트랜지스터(MN2)의 드레인과 제2 비트라인(/BL)에 연결된 PMOS 트랜지스터(MP2)의 드레인이 연결된 노드는 데이터 노드(DN)이다. 데이터 노드(DN)의 전위가 '하이(high)'일 때를 SRAM 셀에 저장된 데이터값을 '1'로 판단하고, 데이터 노드(DN)의 전위가 '로우(low)'일 때를 SRAM 셀에 저장된 데이터값이 '0'인 것으로 판단한다. 4-트랜지스터 SRAM 셀의 구조는 두 인버터가 래치로 연결된 형태이기 때문에 데이터 노드(DN)와 반전 데이터 노드(DN)는 4-트랜지스터 메모리가 동작할 때 항상 서로 반전된 신호를 가진다.
도 2는 도 1의 SRAM 셀을 행렬구조로 배치한 SRAM 셀 어레이를 도시한 회로도로서, 본 발명의 일실시형태에 따른 SRAM 셀의 읽기 방법을 설명하기 위한 도면이다. 또한, 도 3은 도 1의 SRAM 셀을 행렬구조로 배치한 SRAM 셀 어레이를 도시한 회로도로서, 본 발명의 일실시형태에 따른 SRAM 셀의 쓰기 방법을 설명하기 위한 도면이다. 본 발명에 따른 4-트랜지스터 SRAM 셀의 읽기 및 쓰기 구동방법은 제1 및 제2 비트라인(BL, /BL) 및 제1 및 제2 워드라인(WL_W, WL_RW)에 전압을 인가하는 방식으로 이루어질 수 있다
먼저 도 2를 참조하여 SRAM 셀의 읽기 방법을 설명한다. 일반적으로 SRAM 셀을 구현하기 위해서는 도 1에 도시된 SRAM 셀을 행렬으로 배치한 셀 어레이를 구성하고 이 셀 어레이를 구동하기 위한 주변 회로들이 포함될 수 있다. 예를 들어, 기준전류를 흘려주기 위한 기준 셀(reference cell)이 SRAM 셀의 위쪽에 배치될 수 있다. 또한, 비트라인 쌍(BL, /BL)은 열(column)로 이웃하게 연결하였고, 두 개의 워드 라인(WL_W, WL_RW)은 행(row)으로 이웃하게 연결하여 복수의 SRAM 셀으로 이루어지는 셀 어레이를 형성할 수 있다. N 개의 행중에서 N 번째 행(WL_RW[N]와 WL_W[N]을 갖는 행)이 선택되었다고 가정하여 설명하기로 한다. 도 2에서 VRW/W과 VREF은 NMOS 트랜지스터(MN1, MN2)의 문턱전압인 VTHN보다 크고 전원전압의 1/2(VDD/2)보다 작은 값을 가질 수 있다. 본 발명에서 읽기동작은 기준 셀과 SRAM 셀이 연결된 제1 및 제2 비트라인(BL, /BL)으로 흐르는 전류의 차이를 판별(또는 제1 비트라인(BL)에 흐르는 전류의 변화를 판별)하여 이루어질 수 있다. 본 발명에서는 제1 비트라인(BL)과 제2 비트라인(/BL)에 흐르는 전류의 차이를 만들기 위해서 VTHN < VREF < VRW/W < VDD/2 범위에서 SRAM 셀의 소스단자에 연결된 제2 워드라인(WL_RW)에 VRW/W (> VREF) 전압을 인가하고 기준셀의 소스단자에 연결된 REF라인에 VREF (< VRW/W) 전압을 인가한다. 이 때, 기준셀의 경우 제2 비트라인(/BL)에서 REFSET라인으로 제1 비트라인(BL)에서 제1 워드라인(WL_W)으로 흐르는 전류의 약 1/2만큼의 기준전류를 항상 흘리도록 설정한다. 데이터 '0'이 저장된 RAM 셀_01과 RAM 셀_03의 경우 데이터 노드(DN)가 '로우(low)' 이고, 반전 데이터 노드(/DN)가 '하이(high)' 이므로, 트랜지스터(MP1, MN2)는 턴-온 상태이고, 트랜지스터(MP2, MN1)는 턴-오프 상태이다. 따라서, 제2 워드라인(WL_RW)에 VRW/W 전압을 인가하면 트랜지스터(MN2)가 턴-온 상태이므로, 데이터 노드(DN)의 전압은 제2 워드라인(WL_RW)의 전압을 따라 올라가게 된다. 이 때 트랜지스터(MN1)의 문턱전압 보다 데이터 노드(DN)의 전압이 큰 전압이 되고 트랜지스터(MP1)는 포화상태를 유지한다. 따라서, 트랜지스터(MP1, MN1)는 데이터 노드(DN)의 전압에 따라 턴-온 상태가 되어 제1 비트라인(BL)에서 제1 워드라인(WL_W)으로 흐르는 전류가 흐르게 된다. 반면에 데이터 '1'이 저장된 RAM 셀_00과 RAM 셀_02의 경우 데이터 노드(DN)가 '하이(high)' 이고, 반전 데이터 노드(/DN)가 '로우(low)'일 때 트랜지스터(MP2, MN1)는 턴-온 상태이고, 트랜지스터(MP1, MN2)는 턴-오프 상태가 된다. 이때 제2 워드라인(WL_RW)에 VRW/W 전압을 인가하면 트랜지스터(MN2)가 턴-오프 상태이므로 데이터 노드(DN)의 전압은 아무런 변화가 없다. 따라서 제1 비트라인(BL)으로부터 제1 워드라인(WL_W)으로 전류가 흐르지 않는다. 이렇게 제1 비트라인(BL)과 제2 비트라인(/BL)에서 흐르는 전류를 데이터 감지 증폭기에서 감지하여 데이터 판별이 이루어질 수 있다.
다음으로, 도 3을 참조하여 본 발명의 일실시형태에 따른 SRAM 셀의 쓰기 방법을 설명한다.
도 3에서, VW'high'은 VDD(전원전압)와 같고, VW'low'는 VDD보다 작지만 VDD-VTHP보다 큰 값을 가진다(VTHP: PMOS 트랜지스터의 문턱전압). 도 3은, 쓰기동작 시 셀 회로의 내부에서 플립이 일어 날 때의 제1 및 제2 비트라인(BL, /BL)과 제1 및 제2 워드라인(WL_W, WL_RW)에 인가되는 전압을 도시한다. 쓰기동작은 셀에 저장하는 데이터 값에 따라 비트라인 쌍에 VW'high'(=VDD)와 VW'low'(VDD > VW'low' > VDD-VTHP) 전압을 인가 한 후 제1 및 제2 워드라인(WL_W, WL_RW)에 순차적으로 VRW/W(VTHN < VRW/W <VDD/2) 전압을 번갈아 인가하여 데이터 노드(DN) 및 반전 데이터 노드(/DN)에 원하는 값이 저장되도록 한다. 도 3에서 SRAM 셀_00과 SRAM 셀_02는 셀에 데이터 '0'을 쓰고자 할 때 플립이 일어나는 각 노드의 전압을 나타내었다. 즉 데이터 노드(DN)가 '하이(high)'이고, 반전 데이터 노드(/DN)가 '로우(low)' 일 때 제2 비트라인(/BL)에는 VW'low'의 전압을 인가하고 제1 비트 라인(BL)에는 VW'high' 전압을 인가한다. 그리고 제2 및 제1 워드라인(WL_RW, WL_W)에 VRW/W 전압을 순차적으로 번갈아 인가한다. 이 때 NMOS 트랜지스터(MN1)이 턴-온 상태이므로 제1 워드라인(WL_W)의 전압을 따라 /DN 노드의 전압이 올라가게 된다. 때문에 제2 비트라인(/BL)의 전압이 VW'low'이므로 트랜지스터(MP2, MN2)로 구성된 인버터는 플립이 되어 데이터 노드(DN)의 전압이 '로우(low)' 가 된다. 도 3에서 SRAM 셀_01과 SRAM 셀_03는 셀에 데이터 '1'을 쓸 경우 플립이 일어나는 때의 각 노드전압을 나타내었다. 즉 데이터 노드(DN)가 '로우(low)' 이고, 반전 데이터 노드(/DN)가 '하이(high)'인 경우 제2 비트라인(/BL)에는 VW'high' 전압을 인가하고 제1 비트라인(BL)에는 VW'low' 전압을 인가한다. 그리고 제2 및 제1 워드라인(WL_RW, WL_W)에 VRW/W 전압을 번갈아 인가한다. 이 때 제2 워드 라인(WL_RW) 라인의 전압을 따라 데이터 노드(DN)의 전압이 올라 트랜지스터(MP1, MN1)으로 구성된 인버터가 플립되어 DN 노드의 전압이 '하이(high)' 가 된다.
도 4는 전술한 SRAM 셀의 읽기 및 쓰기 동작의 파형을 도시한 도면이다.
도 4에 도시된 바와 같이, 읽기동작은 제2 워드 라인(WL_RW)에 VRW/W을 인가했을 때 제1 비트라인(BL)에서 흐르는 전류를 감지하여 이루어진다. 셀에 데이터 '1'이 저장되어 있을 경우 제1 비트라인(BL)으로 전류는 흐르지 않고, 셀에 데이터 '0'이 저장되어 있을 경우 제1 비트라인(BL)으로 전류가 흐르게 된다. 쓰기동작은 저장할 데이터 값에 따라 비트라인 쌍에 VW'high'와 VW'low'의 전압을 인가 한 후 제2 및 제1 워드라인(WL_RW, WL_W)에 VRW/W 전압을 번갈아 인가함으로써 이루어진다. 셀에 데이터 '1'을 쓸 경우 제1 비트라인(BL)과 제2 비트라인(/BL)에 각각 VW'low'와 VW'high'의 전압을 인가한 후 제2 및 제1 워드라인(WL_RW, WL_W)에 VRW/W 전압을 인가한다. 셀에 데이터 '0'을 쓸 경우에는 제1 비트라인(BL)과 제2 비트라인(/BL)에 각각 VW'high'와 VW'low'의 전압을 인가한 후 제2 및 제1 워드라인(WL_RW, WL_W)에 VRW/W 전압을 인가한다.
이상에서 설명한 바와 같이, 본 발명에 따르면, 4 개의 MOS 트랜지스터로 메모리 셀을 구성함으로써 종래의 6-트랜지스터 메모리 셀구조에 비해 동작 소비 전력이 현저하게 감소되며, 6-트랜지스터 메모리 셀 구조가 갖는 대기시의 큰 누설전류에 의한 단점을 현저하게 개선할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위 및 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
MP1: 제1 PMOS 트랜지스터 MP2: 제2 PMOS 트랜지스터
MN1: 제1 NMOS 트랜지스터 MN2: 제2 NMOS 트랜지스터
BL: 제1 비트라인 /BL: 제2 비트라인
WL_W: 제1 워드라인 WL_RW: 제2 워드라인
DN: 데이터 노드 /DN: 반전 데이터 노드

Claims (8)

  1. 제1 비트라인에 연결된 소스를 갖는 제1 PMOS 트랜지스터;
    제1 워드라인에 연결된 소스와, 상기 제1 PMOS 트랜지스터의 드레인에 연결된 드레인 및 상기 제1 PMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제1 NMOS 트랜지스터;
    제2 비트라인에 연결된 소스를 갖는 제2 PMOS 트랜지스터; 및
    제2 워드라인에 연결된 소스와, 상기 제2 PMOS 트랜지스터의 드레인에 연결된 드레인 및 상기 제2 PMOS 트랜지스터의 게이트에 연결된 게이트를 갖는 제2 NMOS 트랜지스터로 구성되며,
    상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 게이트는 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 드레인과 연결되고, 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터와 상기 제1 NMOS 트랜지스터의 드레인과 연결되며, 상호 연결된 상기 제2 PMOS 트랜지스터와 상기 제2 NMOS 트랜지스터의 드레인이 저장된 데이터 값을 나타내는 데이터 노드가 되는 것을 특징으로 하는 SRAM 셀.
  2. 제1항에 있어서,
    읽기 동작시, 상기 제2 워드 라인에 제1 전압을 인가한 경우 발생하는 상기 제1 비트라인의 전류 변화에 따라 저장된 값을 판단하는 것을 특징으로 하는 SRAM 셀.
  3. 제2항에 있어서,
    읽기 동작시, 상기 제2 워드 라인에 제1 전압을 인가한 경우, 상기 제1 비트라인에 흐르는 전류의 변화가 발생하면 저장된 데이터 값을 '0'으로 판단하고, 상기 제1 비트라인에 흐르는 전류가 발생하지 않으면 저장된 데이터 값을 '1'로 판단하는 것을 특징으로 하는 SRAM 셀.
  4. 제2항 또는 3항에 있어서,
    상기 제1 전압은 상기 제1 및 제2 NMOS 트랜지스터의 문턱전압보다 크고 전원전압의 1/2보다 작은 전압값을 갖는 것을 특징으로 하는 SRAM 셀.
  5. 제1항에 있어서,
    쓰기 동작시, 저장할 데이터 값에 따라 상기 제1 및 제2 비트라인에 제1 전압 및 상기 제1 전압보다 작은 값을 갖는 제2 전압을 선택적으로 인가한 후, 상기 제2 및 제1 워드 라인에 순차적으로 제3 전압을 번갈아 인가하여 상기 데이터 노드에 나타나는 데이터 값을 결정하는 것을 특징으로 하는 SRAM 셀.
  6. 제5항에 있어서,
    쓰기 동작시, 저장할 데이터 값이 '0'인 경우, 상기 제1 및 제2 비트라인에 각각 상기 제1 전압 및 상기 제2 전압을 인가한 후, 상기 제2 및 제1 워드 라인에 순차적으로 제3 전압을 번갈아 인가하여 상기 데이터 노드에 나타나는 데이터 값을 '0'으로 결정하는 것을 특징으로 하는 SRAM 셀.
  7. 제5항에 있어서,
    쓰기 동작시, 저장할 데이터 값이 '1'인 경우, 상기 제1 및 제2 비트라인에 각각 상기 제2 전압 및 상기 제1 전압을 인가한 후, 상기 제2 및 제1 워드 라인에 순차적으로 제3 전압을 번갈아 인가하여 상기 데이터 노드에 나타나는 데이터 값을 '1'로 결정하는 것을 특징으로 하는 SRAM 셀.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 전압은 전원 전압과 실질적으로 동일한 전압값을 가지며, 상기 제2 전압은 상기 전원 전압보다 작고 상기 전원 전압에서 상기 제1 및 제2 PMOS 트랜지스터의 문턱 전압을 뺀 전압보다 큰 전압값을 가지며, 상기 제3 전압은 상기 제1 및 제2 NMOS 트랜지스터의 문턱전압보다 크고 전원전압의 1/2보다 작은 전압값을 갖는 것을 특징으로 하는 SRAM 셀.
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