KR20110118332A - 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법 - Google Patents

발광 소자, 발광 소자 패키지 및 발광 소자 제조방법 Download PDF

Info

Publication number
KR20110118332A
KR20110118332A KR1020100037871A KR20100037871A KR20110118332A KR 20110118332 A KR20110118332 A KR 20110118332A KR 1020100037871 A KR1020100037871 A KR 1020100037871A KR 20100037871 A KR20100037871 A KR 20100037871A KR 20110118332 A KR20110118332 A KR 20110118332A
Authority
KR
South Korea
Prior art keywords
semiconductor layer
light emitting
emitting device
pad
compound semiconductor
Prior art date
Application number
KR1020100037871A
Other languages
English (en)
Other versions
KR101125457B1 (ko
Inventor
조범철
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020100037871A priority Critical patent/KR101125457B1/ko
Publication of KR20110118332A publication Critical patent/KR20110118332A/ko
Application granted granted Critical
Publication of KR101125457B1 publication Critical patent/KR101125457B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes

Abstract

실시예에 따른 발광 소자는 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및 화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함한다.

Description

발광 소자, 발광 소자 패키지 및 발광 소자 제조방법{LIGHT EMITTING DEVICE, LIGHT EMITTING DEVICE PACKAGE AND METHOD FOR FABRICATING THE SAME}
실시예는 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다. 최근 발광 다이오드는 휘도가 점차 증가하게 되어 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 사용이 증가하고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
발광 다이오드의 휘도 및 성능을 더욱 향상시키기 위해 광 추출 구조를 개선하는 방법, 활성층의 구조를 개선하는 방법, 전류 퍼짐을 향상하는 방법, 전극의 구조를 개선하는 방법, 발광 다이오드 패키지의 구조를 개선하는 방법 등 다양한 방법들이 시도되고 있다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법을 제공한다.
실시예는 신뢰성이 향상된 발광 소자 및 그 제조방법을 제공한다.
실시예에 따른 발광 소자는 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및 화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함한다.
실시예에 따른 발광 소자 제조방법은 성장기판에 칩 경계 영역을 따라 경계홈을 형성하는 단계; 성장기판 상에 화합물 반도체층을 성장하고, 상기 화합물 반도체층의 일측에 제1패드 및 상기 화합물 반도체층의 타측에 제2패드를 구비하여 칩 구조체를 형성하는 단계; 상기 제1패드 및 제2패드에 대응되는 제1리드 패턴 및 제2리드 패턴이 형성된 지지기판을 형성하는 단계; 및 상기 제1패드 및 제2패드가 상기 제1리드 패턴 및 제2리드 패턴과 대응되도록 상기 칩 구조체와 상기 지지기판을 결합하는 단계를 포함한다.
실시예에 따른 발광 소자 패키지는 몸체부; 상기 몸체부에 설치된 제1 전극 및 제2 전극; 상기 몸체부에 설치되어 상기 제1 전극 및 제2 전극과 전기적으로 연결되는 발광 소자; 및 상기 발광 소자를 포위하는 몰딩부재를 포함하며, 상기 발광 소자는 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및 화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함한다.
실시예는 새로운 구조를 갖는 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법을 제공할 수 있다.
실시예는 신뢰성이 향상된 발광 소자 및 그 제조방법을 제공할 수 있다.
도 1은 제1 실시예에 따른 발광 소자의 단면도이다.
도 2 내지 도 7은 제1 실시예에 따른 발광 소자의 제조방법을 설명하는 도면이다.
도 8은 제2 실시예에 따른 발광 소자의 단면도이다.
도 9 내지 도 14는 제2 실시예에 따른 발광 소자의 제조방법을 설명하는 도면이다.
도 15는 제3 실시예에 따른 발광 소자의 단면도이다.
도 16은 제4 실시예에 따른 발광 소자의 단면도이다.
도 17은 제1 실시예에 따른 발광 소자의 제조방법을 나타낸 흐름도이다.
도 18은 제2 실시예에 따른 발광 소자의 제조방법을 나타낸 흐름도이다.
도 19는 실시예들에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 실시예들에 따른 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지에 대해 설명한다.
<제1 실시예>
도 1은 제1 실시예에 따른 발광 소자(100)를 나타낸 단면도이다.
도 1을 참조하면, 상기 발광 소자(100)는 지지기판(101) 및 칩 구조체(103)를 포함한다. 상기 발광 소자(100)는 상기 지지기판(101)의 직경과 상기 칩 구조체(103)의 직경이 동일하게 형성될 수 있다.
상기 지지기판(101)은 실리콘(Si) 기판, 알루미나(AlN) 기판, 단층 또는 다층의 LTCC(low temperature co-fired ceramic) 기판, 단층 또는 다층의 HTCC(High temperature co-fired ceramic), 일반 PCB, 메탈 코어 PCB(Metal core PCB), 연성 PCB(Flexible PCB) 중 어느 하나로 형성될 수 있다.
상기 지지기판(101)은 몸체(110)를 포함하며, 복수개의 비아 홀(113A)을 포함하는 비아 구조를 가진다. 다만, 이에 대해 한정하지는 않는다.
상기 몸체(110)의 표면 및 상기 비아 홀(113A)에는 제1절연층(111,113,115)이 형성될 수 있다. 상기 제1절연층(111,113,115)은 상기 몸체(110) 상면에 상면 절연층(111)이 형성되고, 상기 몸체(110)의 복수개의 비아 홀(113A)에 비아 절연층(113)이 형성되며, 상기 몸체(110) 하면에 하면 절연층(115)이 형성될 수 있다.
상기 제1절연층(111,113,115)은 절연 물질로 형성될 수 있으며, 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
한편, 상기 제1절연층(111,113,115)은 상기 지지기판(101)의 몸체(110)가 도전성이 없는 재질인 경우에는 형성되지 않을 수도 있다.
상기 지지기판(101)의 상면에는 제1리드 패턴(122) 및 제2리드 패턴(112)이 형성된다. 상기 제1,2리드 패턴(122,112)은 오픈부(121A)에 의해 서로 이격되어 전기적으로 절연된다. 상기 제1,2리드 패턴(122,112)은 미리 설정된 회로 설계의 패턴에 따라 다양한 크기 및 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1리드 패턴(122)과 상기 제2리드 패턴(112)의 상면은 동일 평면 상에 배치될 수 있다. 이에 상기 지지기판(101) 상에 상기 칩 구조체(103)가 기울어지지 않고 접합될 수 있다.
상기 비아 홀(113A)에는 상기 비아 절연층(113)이 형성되며, 상기 비아 절연층(113) 내부에는 비아 전극(114,124)이 형성된다. 상기 제1비아 전극(124)는 상기 제1리드 패턴(122)으로부터 분기된 형태이고, 상기 제2비아 전극(114)은 상기 제2리드 패턴(112)으로부터 분기된 형태로 형성된다.
상기 지지기판(101)의 하면에는 외부전극(116,126)이 형성되며, 제1외부전극(126)과 상기 제2외부전극(116)은 오픈부(121B)에 의해 서로 이격된다. 외부 전극(116,126)은 상기 미리 설정된 회로 설계의 패턴에 따라 다양한 크기 및 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1비아 전극(124)은 상기 제1리드 패턴(122)과 상기 제1외부 전극(126) 사이를 서로 연결해 주며, 상기 제2비아 전극(114)은 상기 제2리드 패턴(112)과 상기 제2외부 전극(116) 사이를 서로 연결해 준다.
상기 지지기판(101)의 외측 하부 둘레, 즉, 칩 경계부에는 노치(Notch) 에칭에 의해 상기 발광 소자(100)를 칩 단위로 분리하는 과정에서 다이싱 홈(170)이 형성될 수 있으며, 상기 다이싱 홈(170)은 상기 하면 절연층(115) 및 상기 몸체(110)의 일부를 에칭한 형태로 형성될 수 있다.
상기 칩 구조체(103)는 2족 내지 6족 화합물 반도체를 포함하는 복수의 화합물 반도체층을 포함하며, 일 예로서, 3족-5족 화합물 반도체를 이용한 LED 칩으로 구현될 수 있다. 상기 LED 칩은 청색, 녹색, 또는 적색 등과 같은 광을 방출하는 유색 LED 칩이거나 UV LED 칩일 수 있다. 상기 LED 칩의 반도체 재료 및 그 방출 광은 실시예의 기술적 범위 내에서 다양하게 구현될 수 있다.
상기 칩 구조체(103)는 성장기판(130), 상기 성장기판(130) 아래에 제1도전형 반도체층(131), 상기 제1도전형 반도체층(131) 아래에 활성층(132), 상기 활성층(132) 아래에 제2도전형 반도체층(133), 상기 제1도전형 반도체층(131) 아래에 제1패드(135) 및 상기 제2도전형 반도체층(133) 아래에 제2패드(136)를 포함한다.
상기 성장기판(130)은 빛을 투과할 수 있는 재질로 형성되며, 예를 들어, 사파이어(Al2O3), GaAs, GaN, ZnO 중 적어도 하나로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 성장기판(130)의 면적은 상기 제1도전형 반도체층(131) 상면의 면적보다 작도록 형성된다. 구체적으로는, 상기 성장기판(130)은 상기 제1도전형 반도체층(131) 상면의 둘레 영역(131A)이 예를 들어, 0μm를 초과하고 20μm 이하의 너비(w1)를 가지면서 노출되도록 형성될 수 있다.
이와 같이, 상기 제1도전형 반도체층(131) 상면의 둘레 영역(131A)이 노출되는 것은, 상기 발광 소자(100)의 제조 과정에서 상기 성장기판(130)에 경계홈(139)이 형성되기 때문이다. 이에 대해서는 자세히 후술한다.
상기 성장기판(130)의 두께(h1)는 예를 들어, 30μm 내지 100μm 일 수 있다. 상기 성장기판(130)은 박층화(thinning) 공정, 예를 들어, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정에 의해 상기 두께(h1)를 갖도록 형성될 수 있다. 상기 성장기판(130)은 빛을 투과하는 재질로 형성되고 상기 두께(h1)를 가지므로, 상기 활성층(132)으로부터 방출되는 빛이 상기 성장기판(130)을 통해 외부로 방출될 수 있다.
또한, 상기 발광 소자(100)의 제조 과정에서, 상기 성장기판(130)을 제거하기 위한 레이저 리프트 오프(LLO : Laser Lift Off) 공정 등이 생략될 수 있으므로, 상기 발광 소자(100)에 크랙(Crack)이나 균열 등이 발생하는 것을 원천적으로 방지할 수 있어, 상기 발광 소자(100)의 신뢰성이 향상될 수 있다.
상기 제1도전형 반도체층(131)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(131)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 N형 도펀트를 포함한다.
상기 제1도전형 반도체층(131) 아래에는 상기 활성층(132)이 형성되며, 상기 활성층(132)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(132)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기, 예를 들면 InGaN 우물층/GaN 장벽층의 주기로 형성될 수 있다.
상기 활성층(132)은 발광시키는 빛의 파장에 따른 밴드 갭 에너지를 갖는 재료로 선택될 수 있다. 상기 활성층(132)은 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
또한, 상기 활성층(132)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 예를 들어, AlGaN층으로 형성될 수 있다.
상기 활성층(132) 아래에는 제2도전형 반도체층(133)이 형성된다. 상기 제 2도전형 반도체층(133)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaAsP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(133)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 Mg, Ze 등과 같은 P형 도펀트를 포함한다.
여기서, 상기 제1도전형 반도체층(131), 상기 활성층(132) 및 상기 제2도전형 반도체층(133)은 최소한의 발광 구조물로 정의될 수 있다. 또한, 상기 제1도전형 반도체층(131)은 P형 반도체이고, 상기 제2도전형 반도체층(133)은 N형 반도체로 형성될 수 있다. 또한, 상기 제2도전형 반도체층(133) 아래에는 제3도전형 반도체층 예를 들어, N형 반도체층 또는 P형 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조물은 N-P 접합, P-N 접합, N-P-N 접합, P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 제1도전형 반도체층(131)의 아래에는 제1패드(135)가 형성될 수 있다. 상기 제1패드(135)는 원 형상, 다각형 형상, 링 형상, 가지 형상으로 분기되거나 절곡된 형상, 다지창 형상 등의 패턴으로 형성될 수 있다. 상기 제1패드(135)는 칩 구조체(103) 내에 단일개 또는 복수개로 형성될 수 있으며, 이러한 제1패드(135)의 위치, 형성, 개수는 실시예의 기술적 범위 내에서 변경될 수 있다. 상기 제1패드(135)의 패턴 형상은 상기 활성층(132)의 발광 면적을 고려하여 형성될 수 있다.
한편, 상기 칩 구조체(103)에 상기 제1도전형 반도체층(131)이 노출되도록 메사 에칭(Mesa Etching)을 실시한 후 상기 제1패드(135)를 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(133)의 아래에는 제2패드(136)가 형성된다. 상기 제2패드(136)는 상기 제2도전형 반도체층(133)의 아래면 전체 또는 일부분에 형성될 수 있다.
상기 제1패드(135) 또는/및 상기 제2패드(136)는 Ag, Rh, Ni, Au, Pd, Ir, Ti, Pt, W, Al 등 중에서 적어도 하나 또는 복수의 합금 물질로 형성될 수 있다.
한편, 상기 제2패드(136)와 상기 제2도전형 반도체층(133) 사이에는 오믹 접촉층(미도시)이 패턴 또는 층 형상으로 형성될 수 있다. 상기 오믹 접촉층(미도시)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함할 수 있다.
상기 칩 구조체(103)의 외측 둘레에는 제2절연층(137)이 형성될 수 있다. 상기 제2절연층(137)은 예를 들어, 상기 칩 구조체(103)의 하면의 상기 제2패드(136) 및 제1패드(135)를 제외한 전 영역에 형성될 수 있다.
상기 제2절연층(137)은 상기 제1패드(135)의 둘레에 형성되므로 다른 층(132,133,136)과의 쇼트 문제를 방지하게 된다. 상기 제2절연층(137)은 절연 물질로 형성될 수 있는 데 예를 들어, SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 등에서 선택적으로 형성될 수 있다.
상기 제1패드(135)와 상기 제2패드(136)는 동일 평면상에 형성될 수 있다. 상기 제1패드(135)는 상대적으로 두껍게 형성하여 상기 제2패드(136)와 동일 평면에 놓이도록 하거나, 상기 제1패드(135)의 하면에 접합 물질을 두껍게 하여, 상기 제2패드(136)와의 높이 차이를 없앨 수 있다. 상기 접합 물질은 예를 들어 유테틱(Eutectic) 금속으로 Ti, AuSn, NiSn 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 칩 구조체(103)와 상기 지지기판(101)은 다이 접합 방식으로 본딩되어 서로 결합된다. 상기 칩 구조체(103)의 제1패드(135)는 상기 지지기판(101)의 제1리드 패턴(122)에 다이 접합되며, 상기 제2패드(136)는 상기 지지기판(101)의 제2리드 패턴(112)에 다이 접합된다. 상기 다이 본딩은 전도성 접착제를 이용하여 본딩되거나, 솔더 범프, 스터드(Stud) 범프, 솔더 범프를 이용하여 선택적으로 본딩될 수 있으며, 이에 대해 한정하지는 않는다.
상기 칩 구조체(103)의 두 패드(135,136)는 상기 지지기판(101) 위의 리드 패턴(122,112)에 직접 접합되므로 상기 발광 소자(100)의 방열 특성이 향상될 수 있다.
이하, 도면을 참조하여 제1 실시예에 따른 발광 소자(100)의 제조방법에 대해 상세히 설명한다. 다만, 앞에서 설명한 내용과 중복되는 내용에 대해서는 간단히 설명하거나 생략한다.
도 2 내지 도 7은 제1 실시예에 따른 발광 소자(100)의 제조방법을 나타낸 도면이며, 도 17은 상기 발광 소자(100)의 제조방법을 나타낸 흐름도이다.
도 2를 참조하면, 성장기판(130)에 경계홈(139)을 형성하고(도 17의 S101), 상기 성장기판(130) 상에 2족 내지 6족의 화합물 반도체층이 형성된다(도 17의 S102).
상기 성장기판(130)은 빛을 투과할 수 있는 재질로 형성되며, 예를 들어, 사파이어(Al2O3), GaAs, GaN, ZnO 중 적어도 하나로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 성장기판(130)에는 상기 경계홈(139)이 형성된다. 상기 경계홈(139)은 복수개의 칩을 서로 구분하는 칩 경계 영역에 형성될 수 있다.
상기 경계홈(139)은 예를 들어, 포토리소그래피(Photolithography) 공정에 의해 형성될 수 있다. 구체적으로는, 상기 경계홈(139)에 대응하는 패턴이 형성된 패턴마스크층을 형성하고, 상기 패턴마스크층을 이용하여 상기 성장기판(130)에 에칭을 실시하여 상기 경계홈(139)을 형성할 수 있다. 이때, 상기 패턴마스크층은 Cr, SiO2, SiNx 또는 포토레지스트(Photo Resist) 중 적어도 하나로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 경계홈(139)의 높이(h)는 예를 들어, 30μm 내지 100μm로 형성될 수 있으며, 너비(w)는 예를 들어, 0μm를 초과하고 20μm 이하로 형성될 수 있다.
상기 2족 내지 6족의 화합물 반도체층은 전자빔 증착(E-beam deposition), PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착(dual-type thermal evaporation) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), MBE(Molecular Beam Epitaxy) 등의 방법에 의해 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 2족 내지 6족 화합물 반도체층은 제1도전형 반도체층(131), 활성층(132) 및 제2도전형 반도체층(133)을 포함하며, 상기 제1도전형 반도체층(131) 아래에는 버퍼층(미도시) 또는/및 비전도성 반도체층(미도시) 등이 더 포함될 수 있다.
도 2 및 도 3을 참조하면, 상기 2족 내지 6족 화합물 반도체층에 메사 에칭(Mesa Etching)을 실시하여 에칭 홈(141)을 형성하고(도 17의 S103), 상기 에칭 홈(141)에 제2절연층(137) 및 전극(135,136)을 형성한다(도 17의 S106,S107).
상기 에칭 홈(141)은 상기 제1패드(135)의 형성 영역에 대응되는 형상으로 형성될 수 있으며, 그 깊이는 상기 제1도전형 반도체층(131)이 노출되도록 형성될 수 있다.
상기 에칭 홈(141)에는 절연층 형성 공정을 통해 상기 제2절연층(137)이 형성되며, 상기 제1패드(135)의 두께 정도로 형성될 수 있다. 상기 제2절연층(137)은 상기 제1패드(135)의 둘레에 형성되며, 상기 제1패드(135)와 상기 제2도전형 반도체층(133), 상기 활성층(132) 및 상기 제2패드(136)와의 전기적인 접촉을 차단시켜 준다.
상기 제2절연층(137)을 형성한 후, 전극 형성 공정을 통해 제1,2패드(135,136)를 형성하게 된다. 상기 전극 형성 공정에 의해 상기 제1도전형 반도체층(131) 상에 상기 제1패드(135)가 형성되며, 상기 제2도전형 반도체층(133) 상에 상기 제2패드(136)가 형성된다.
한편, 상기 제1,2패드(135,136)를 먼저 형성한 후 상기 제2절연층(137)을 형성할 수도 있으므로, 상기 전극 형성 공정과 상기 절연층 형성 공정은 선후 관계가 변경될 수 있으며, 이에 대해 한정하지는 않는다.
이러한 방식으로 상기 칩 구조체(103)가 제공될 수 있다.
도 4 및 도 5를 참조하면, 상기 칩 구조체(103)는 180도 뒤집은 후, 미리 제조된 상기 지지기판(101)에 대향한 후, 도 5와 같이 상기 지지기판(101)에 접합시킬 수 있다.
상기 지지기판(101)은 실리콘(Si) 기판, 알루미나(AlN) 기판, 단층 또는 다층의 LTCC(low temperature co-fired ceramic) 기판, 단층 또는 다층의 HTCC(High temperature co-fired ceramic), 일반 PCB, 메탈 코어 PCB(Metal core PCB), 연성 PCB(Flexible PCB) 중 어느 하나로 형성될 수 있다.
상기 지지기판(101)은 상기 비아 홀(113A) 형성 과정을 통해 상기 비아 홀(113A)을 형성하고(도 17의 S121), 개별 칩을 구분하기 위해 칩 경계 영역을 에칭하여 상기 다이싱 홈(170)을 형성하고(도 17의 S123), 상기 제1절연층(111,113,115)을 형성하고(도 17의 S124), 상기 비아 홀(113A)에 전도성 물질을 채워 상기 비아 전극(114,124)을 형성하고(도 17의 S125), 배선 공정을 통해 상기 리드 패턴(122,112) 및 상기 외부 전극(126,116)을 형성한다(도 17의 S127).
상기 지지기판(101)의 하부에는 개별 칩(1CHIP)의 간격에 대응되는 다이싱 홈(170)이 형성되며, 상기 다이싱 홈(170)은 칩 경계 영역으로서, 상기 지지기판(101)에 노치 에칭(notch etching)을 실시하여 형성될 수 있다. 상기 노치 에칭 과정은 상기 절연층 형성 전에 수행될 수 있으며, 이러한 과정에 대해 한정하지는 않는다.
상기 다이싱 홈(170)은 마스크층을 이용하여 마스크 패터닝 후, 습식 에칭 또는/및 건식 에칭을 통해 진행될 수 있다. 상기 습식 에칭은 마스크층이 형성되지 않는 영역에 대해 KOH 또는 HNA용액(불산, 질산, 초산 혼합물)을 이용하여 수행하며, 상기 건식 에칭은 예를 들어, SF6 또는 XeF2 계 반응가스를 이용하여 에칭을 수행하게 된다.
상기 지지기판(101) 및 상기 칩 구조체(103)가 형성된 후에는, 상기 지지기판(101)과 상기 칩 구조체(103)를 대향하여, 다이 접합 방식으로 결합할 수 있다(도 17의 S129).
구체적으로 설명하면, 상기 지지기판(101)의 제1리드 패턴(122)에 상기 칩 구조체(103)의 제1패드(135)을 대향시키고, 상기 제2리드 패턴(112)에 상기 칩 구조체(103)의 제2패드(136)을 대향시킨다. 그리고 상기 제1패드(135) 및 상기 제2패드(136)은 상기 제1리드 패턴(122) 및 상기 제2리드 패턴(122)에 각각 다이 접합 방식으로 본딩된다. 여기서, 상기 다이 본딩은 전도성 접착제를 이용하여 본딩되거나, 솔더 범프, 스터드(Stud) 범프, 솔더 범프를 이용하여 선택적으로 본딩될 수 있다.
상기 지지기판(101)과 상기 칩 구조체(103)가 다이 본딩되면, 상기 칩 구조체(103)의 패드 하면은 상기 지지기판(101) 상에 밀착 접착된 형태로 접착되어, 상기 발광 소자(100)의 열 전도 효율을 향상시킬 수 있다.
도 6을 참조하면, 상기 지지기판(101)과 상기 칩 구조체(103)를 다이 본딩한 후에는, 상기 성장기판(130)에 대해 박층화(thinning) 공정을 실시한다(도 17의 S131). 상기 박층화 공정은, 예를 들어, 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 포함할 수 있으나, 이에 대해 한정하지는 않는다.
상기 박층화 공정에 의해, 상기 성장기판(130)의 두께(h1)는 예를 들어, 30μm 내지 100μm를 가지도록 얇아질 수 있다.
이때, 상기 박층화 공정은 상기 경계홈(139)이 개방되도록 실시될 수 있다. 즉, 상기 박층화 공정은 최초에 상기 성장기판(130)에 형성된 상기 경계홈(139)의 높이(h)보다 상기 성장기판(130)의 두께(h1)가 얇거나 같도록 실시될 수 있다.
상기 성장기판(130)이 빛을 투과하는 재질로 형성되고 상기 박층화 공정에 의해 상기 두께(h1)를 가지므로, 상기 활성층(132)으로부터 방출되는 빛이 상기 성장기판(130)을 통해 외부로 방출되는 경우의 광손실을 최소화할 수 있다.
또한, 상기 박층화 공정에 의해 상기 경계홈(139)이 노출되어 칩 경계 영역의 두께가 다른 영역에 비해 얇으며, 상기 경계홈(139)에 의해 개별 칩들을 구분할 수 있으므로, 후속 공정인 다이싱(Dicing) 공정을 원활히 실시할 수 있다.
또한, 상기 발광 소자(100)의 제조 과정에서, 상기 성장기판(130)을 제거하기 위한 레이저 리프트 오프(LLO : Laser Lift Off) 공정 등이 생략될 수 있으므로, 상기 발광 소자(100)에 크랙(Crack)이나 균열 등이 발생하는 것을 원천적으로 방지할 수 있어, 상기 발광 소자(100)의 신뢰성이 향상될 수 있다.
도 6 및 도 7을 참조하면, 칩 분리를 위한 다이싱(Dicing) 공정이 실시되며(도 17의 132), 이에 따라 복수개의 칩들이 개별 칩 단위로 분리되어 제1 실시예에 따른 발광 소자(100)가 제공된다.
상기 다이싱 공정은 상기 칩 경계 영역을 따라 실시될 수 있다. 이때, 상기 다이싱 공정은 상기 칩 경계 영역을 따라 형성된 상기 경계홈(139) 및 상기 다이싱 홈(170)을 따라 용이하게 실시될 수 있다.
또한, 상기 다이싱 공정은 상기 지지기판(101) 하부 또는 상기 칩 구조체(103)의 상부를 통해 블레이드(Blade) 등으로 진행됨으로써 상기 지지기판(101) 및 칩 구조체(103)를 개별 칩 단위로 커팅(cutting)하여 분리할 수 있다.
한편, 상기 다이싱 공정 결과, 개별 칩 단위에서 보면 상기 발광 소자(100)의 상기 성장기판(130)의 면적은 상기 제1도전형 반도체층(131) 상면의 면적보다 작도록 형성된다.
구체적으로는, 상기 성장기판(130)은 상기 제1도전형 반도체층(131) 상면의 둘레 영역(131A)이 예를 들어, 0μm를 초과하고 20μm 이하의 너비(w1)를 가지면서 노출되도록 형성될 수 있다. 상기 제1도전형 반도체층(131)의 상면의 둘레 영역(131A)이 노출되는 것은, 상기 발광 소자(100)가 상기 경계홈(139)이 형성된 성장기판(130)을 포함하며, 상기 경계홈(139)이 상기 다이싱 공정에 의해 개별 칩의 상면 둘레부에 잔존하게 되기 때문이다.
<제2 실시예>
이하, 제2 실시예에 따른 발광 소자(100A) 및 그 제조방법에 대해 상세히 설명한다. 제2 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.
제2 실시예에 따른 발광 소자(100A)는 성장기판의 존부를 제외하고는 제1 실시예에 따른 발광 소자(100)와 동일하다.
도 8은 제2 실시예에 따른 발광 소자(100A)의 단면도이다.
도 8을 참조하면, 상기 발광 소자(100A)는 지지기판(101) 및 칩 구조체(103)를 포함한다.
상기 지지기판(101)은 몸체(110)와, 상기 몸체(110)를 관통하는 복수개의 비아 홀(113A)과, 상기 몸체(110)의 표면 및 상기 비아 홀(113A)에 제1절연층(111,113,115)과, 상기 지지기판(101)의 상면에 제1리드 패턴(122) 및 제2리드 패턴(112)과, 상기 지지기판(101)의 하면에 외부전극(116,126)과, 상기 비아 홀(113A) 내부에 형성되어 상기 제1,2리드 패턴(122,112) 및 상기 외부전극(116,126)을 전기적으로 연결하는 비아 전극(114,124)을 포함한다.
상기 칩 구조체(103)는 제1도전형 반도체층(131), 상기 제1도전형 반도체층(131) 아래에 활성층(132), 상기 활성층(132) 아래에 제2도전형 반도체층(133), 상기 제1도전형 반도체층(131) 아래에 제1패드(135) 및 상기 제2도전형 반도체층(133) 아래에 제2패드(136)를 포함한다.
상기 발광 소자(100A)는 제조공정에서 성장기판이 제거되게 된다. 다만, 상기 성장기판에는 경계홈이 형성되어, 상기 성장기판을 제거하는 레이저 리프토 오프 공정(LLO)의 신뢰성을 향상시킬 수 있다. 이하, 상기 발광 소자(100A)의 제조방법을 통해, 이에 대해 자세히 후술한다.
도 9 내지 도 14는 제2 실시예에 따른 발광 소자(100A)의 제조방법을 설명하는 도면이고, 도 18은 상기 발광 소자(100A)의 제조방법을 나타낸 흐름도이다.
도 9를 참조하면, 성장기판(130)에 경계홈(139)을 형성하고(도 18의 T101), 상기 성장기판(130) 상에 2족 내지 6족의 화합물 반도체층이 형성된다(도 18의 T102).
상기 성장기판(130)은 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, 그리고 GaAs, Ga2O3 등으로 이루어진 군에서 선택될 수 있다.
상기 성장기판(130)에는 상기 경계홈(139)이 형성된다. 상기 경계홈(139)은 예를 들어, 포토리소그래피(Photolithography) 공정에 의해 형성될 수 있다.
제2 실시예에 따른 발광 소자(100A)의 상기 경계홈(139)은, 제1 실시예처럼 칩 경계 영역에 형성될 필요없이, 규칙적으로 형성되거나 랜덤하게 형성될 수 있다. 예를 들어, 상기 경계홈(139)은 상기 성장기판(130) 상면의 전 영역에 대해, 다수 개가 일정한 간격을 가지면서 형성될 수 있으나, 이에 대해 한정하지는 않는다.
또한, 상기 경계홈(139)의 높이(h)는 예를 들어, 30μm 내지 100μm로 형성될 수 있으며, 그 너비(w)는 예를 들어, 0μm를 초과하고 20μm 이하로 형성될 수 있다.
상기 2족 내지 6족 화합물 반도체층은 제1도전형 반도체층(131), 활성층(132) 및 제2도전형 반도체층(133)을 포함하며, 상기 제1도전형 반도체층(131) 아래에는 버퍼층(미도시) 또는/및 비전도성 반도체층(미도시) 등이 더 포함될 수 있다.
도 9 및 도 10을 참조하면, 상기 2족 내지 6족 화합물 반도체층에 메사 에칭(Mesa Etching)을 실시하여 에칭 홈(141)을 형성하고(도 18의 T103), 상기 에칭 홈(141)에 제2절연층(137) 및 전극(135,136)을 형성한다(도 18의 T106,T107). 이에 상기 칩 구조체(103)가 제공될 수 있다.
도 11 및 도 12를 참조하면, 상기 칩 구조체(103)는 180도 뒤집은 후, 미리 제조된 상기 지지기판(101)에 대향한 후, 도 12와 같이 상기 지지기판(101)에 접합시킬 수 있다.
상기 지지기판(101)은 상기 비아 홀(113A) 형성 과정을 통해 상기 비아 홀(113A)을 형성하고(도 18의 T121), 개별 칩을 구분하기 위해 칩 경계 영역을 에칭하여 상기 다이싱 홈(170)을 형성하고(도 18의 T123), 상기 제1절연층(111,113,115)을 형성하고(도 18의 T124), 상기 비아 홀(113A)에 전도성 물질을 채워 상기 비아 전극(114,124)을 형성하고(도 18의 T125), 배선 공정을 통해 상기 리드 패턴(122,112) 및 상기 외부 전극(126,116)을 형성하여(도 18의 T127) 제공될 수 있다.
상기 지지기판(101) 및 상기 칩 구조체(103)가 형성된 후에는, 상기 지지기판(101)과 상기 칩 구조체(103)를 대향하여, 다이 접합 방식으로 결합할 수 있다(도 18의 T129).
도 13을 참조하면, 상기 지지기판(101)과 상기 칩 구조체(103)를 다이 본딩한 후에는, 상기 성장기판(130)을 제거한다(도 18의 T131).
상기 성장기판(130)은 레이저 리프트 오프(LLO : Laser Lift Off) 공정 또는 에칭 공정 중 적어도 어느 하나에 의해 제거될 수 있다.
상기 성장기판(130)을 상기 레이저 리프트 오프(LLO) 공정에 의해 제거하는 경우, 레이저로부터 가해지는 에너지에 의해 상기 제1도전형 반도체층(131)에 포함되는 화합물 반도체의 Ga, In, Al, N2 등이 분해되면서 상기 성장기판(130)이 상기 제1도전형 반도체층(131)으로부터 박리되게 된다.
일반적으로 이와 같은 레이저 리프트 오프(LLO) 공정에서 발생하는 질소(N2) 가스에 의해 발광 소자에 크랙(crack)이나 균열이 발생하여 발광 소자의 신뢰성을 감소시키게 된다.
그러나, 실시예에 따른 발광 소자(100A)에서는, 상기 성장기판(130)에 상기 질소(N2) 가스가 배출될 수 있는 상기 경계홈(139)이 형성되므로, 상기 질소(N2) 가스에 의해 상기 발광 소자(100A)에 크랙이나 균열이 발생하는 것을 방지할 수 있으므로, 상기 발광 소자(100A)의 신뢰성이 향상될 수 있다.
또한, 상기 경계홈(139)에 충진되는 상기 질소(N2) 가스는 상기 성장기판(130)과 상기 제1도전형 반도체층(131) 사이에 압력을 가하여 상기 성장기판(130)이 더 수월하게 제거될 수 있도록 한다.
상기 성장기판(130)을 제거한 후에는, 노출된 상기 화합물 반도체층의 표면을 연마할 수 있다.
상기 연마는 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 방식으로 수행할 수 있으며, 이에 대해 한정하지는 않는다. 상기 연마에 의해 버퍼층(미도시) 또는/및 비전도성 반도체층(미도시)이 제거될 수 있으며, 상기 제1도전형 반도체층(131)도 일부 제거될 수 있다.
도 13 및 도 14를 참조하면, 칩 분리를 위한 다이싱(Dicing) 공정이 실시되며(도 18의 132), 이에 따라 복수개의 칩들이 개별 칩 단위로 분리되어 제2 실시예에 따른 발광 소자(100A)가 제공된다.
<제3 실시예>
이하, 제3 실시예에 따른 발광 소자(100B) 및 그 제조방법에 대해 상세히 설명한다. 제3 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.
제3 실시예에 따른 발광 소자(100B) 제1 실시예에 따른 발광 소자(100)와 형광체층 및 수지물층의 존부를 제외하고는 동일하다.
도 15는 제3 실시예에 따른 발광 소자(100B)의 단면도이다.
도 15를 참조하면, 상기 발광 소자(100B)는 지지기판(101)과, 상기 지지기판(101)에 다이 접합된 칩 구조체(103)와, 상기 칩 구조체(103)의 상면에 형광체층(180)과, 상기 형광체층(180) 상에 수지물층(181)을 포함한다.
상기 형광체층(180)은 형광체를 포함한다. 상기 형광체는 상기 발광 소자(100B)의 활성층(132)에서 방출되는 제1빛에 의해 여기되어 제2빛을 방출할 수 있으며, 이에 따라 상기 발광 소자(100B)는 상기 제1빛과 제2빛이 혼색된 빛을 제공할 수 있다. 예를 들어, 상기 발광 소자(100B)의 활성층(132)에서 청색의 빛이 방출되고, 상기 형광체는 상기 청색의 빛에 의해 여기되어 황색의 빛을 방출하여, 상기 발광 소자(100B)는 두 빛이 혼색된 백색의 빛을 제공할 수 있다.
도시된 바와 같이, 상기 형광체층(180)은 상기 칩 구조체(103)의 성장기판(130)의 상면 및 노출된 상기 제1도전형 반도체층(131) 상면의 둘레 영역에 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 형광체층(180)은 필름 형태로 준비되어 적층되거나, 상기 칩 구조체(103) 상에 코팅될 수 있으며, 이에 대해 한정하지는 않는다.
상기 형광체층(180) 상에는 상기 수지물층(181)이 형성된다. 상기 수지물층(181)은 실리콘 재질 또는 수지 재질로 형성될 수 있다. 상기 수지물층(181)은 상기 형광체층(181) 및 상기 칩 구조체(103)를 보호하여, 상기 발광 소자(100B)의 신뢰성을 향상시킬 수 있다.
한편, 상기 형광체층(180) 및 상기 수지물층(181)이 별개로 형성되지 않고, 수지물 내에 형광체가 첨가된 단일의 층이 형성될 수도 있으며, 이에 대해 한정하지는 않는다.
<제4 실시예>
이하, 제4 실시예에 따른 발광 소자(100C) 및 그 제조방법에 대해 상세히 설명한다. 제4 실시예를 설명함에 있어서, 상기 제1 실시예와 동일한 부분에 대해서는 제1 실시예를 참조하며, 중복 설명은 생략하기로 한다.
제4 실시예에 따른 발광 소자(100C) 제1 실시예에 따른 발광 소자(100)와 제1도전형 반도체층의 형상을 제외하고는 동일하다.
도 16은 제4 실시예에 따른 발광 소자(100C)의 단면도이다.
도 16을 참조하면, 상기 발광 소자(100C)는 지지기판(101)과, 상기 지지기판(101)에 다이 접합된 칩 구조체(103)를 포함한다.
상기 칩 구조체(103)는 성장기판(130), 상기 성장기판(130)의 하면 및 측면에 제1도전형 반도체층(131), 상기 제1도전형 반도체층(131) 아래에 활성층(132), 상기 활성층(132) 아래에 제2도전형 반도체층(133), 상기 제1도전형 반도체층(131) 아래에 제1패드(135) 및 상기 제2도전형 반도체층(133) 아래에 제2패드(136)를 포함한다.
도시된 것처럼, 상기 제1도전형 반도체층(131)은 상기 성장기판(130)이 하면 뿐 아니라, 측면에도 형성될 수 있다.
이는, 상기 발광 소자(100C)의 제조 공정에 있어서, 상기 제1도전형 반도체층(131)은 경계홈이 형성된 상기 성장기판(130)에 성장되는데, 상기 제1도전형 반도체층(131)이 성장되는 과정에서, 상기 경계홈 내부에도 상기 제1도전형 반도체층(131)이 일부 성장될 수 있기 때문이다.
즉, 상기 경계홈 내부에 성장된 상기 제1도전형 반도체층(131)이 상기 발광 소자(100C)의 다이싱 공정 및 박층화 공정에 걸쳐 잔존하여, 결과적으로 상기 성장기판(130)의 측면에 잔존하게 된다.
<발광 소자 패키지>
도 19는 실시예에 따른 발광 소자를 포함하는 발광 소자 패키지의 단면도이다.
도 19를 참조하면, 실시예에 따른 발광 소자 패키지는 몸체부(20)와, 상기 몸체부(20)에 설치된 제1 전극(31) 및 제2 전극(32)과, 상기 몸체부(20)에 설치되어 상기 제1 전극(31) 및 제2 전극층(32)과 전기적으로 연결되는 실시예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩부재(40)를 포함한다.
상기 몸체부(20)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 경사면이 형성될 수 있다.
상기 제1 전극(31) 및 제2 전극(32)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1 전극(31) 및 제2 전극(32)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
상기 발광 소자(100)는 상기 몸체부(20) 상에 상기 제1 전극(31) 및 제2 전극(32)과 전기적으로 연결되도록 설치될 수 있다.
상기 몰딩부재(40)는 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(40)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
상기 몰딩 부재(40) 또는 몸체(20) 위에는 적어도 하나의 렌즈가 형성될 수 있으며, 상기 렌즈는 볼록 형상의 렌즈, 오목 형상의 렌즈, 또는 오목과 볼록 구조를 갖는 렌즈 등을 포함할 수 있다.
상기 실시 예(들)에 따른 발광소자는 보드 상에서 패키징되거나 발광 소자 패키로 탑재되어, 지시 장치, 조명 장치, 표시 장치 등의 광원으로 사용될 수 있다. 실시예에 따른 발광 소자 또는 발광 소자 패키지는 광원으로서 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자 패키지가 어레이된 구조를 포함하며, 사이드 뷰 타입의 광원 또는 탑뷰 타입의 광원으로 사용될 수 있으며, 이러한 광원은 표시 패널에 백라이트 광을 제공할 수 있다. 또한 상기 발광 소자 또는 발광 소자 패키지는 조명 장치의 광원에 적용될 수 있으며, 상기 조명 장치는 조명등, 신호등, 차량 전조등, 전광판 등을 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100:발광소자, 101:지지 기판, 103:칩 구조체, 113A:비아 홀, 111,113,115:절연층, 110:몸체, 122,112:리드 패턴, 130:성장기판, 131:제1도전형 반도체층, 132:활성층, 133:제2도전형 반도체층, 136:제2패드

Claims (21)

  1. 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및
    화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함하는 발광 소자.
  2. 제 1항에 있어서,
    상기 성장기판은 사파이어(Al2O3), GaAs, GaN, ZnO 중 적어도 하나로 형성된 발광 소자.
  3. 제 1항에 있어서,
    상기 성장기판의 면적은 상기 화합물 반도체층의 상면의 면적보다 작은 발광 소자.
  4. 제 1항에 있어서,
    상기 성장기판은 상기 화합물 반도체층의 상면의 둘레 영역이 노출되도록 형성된 발광 소자.
  5. 제 4항에 있어서,
    상기 노출된 상기 화합물 반도체층 상면의 둘레 영역의 너비는 0μm를 초과하고 20μm 이하인 발광 소자.
  6. 제 1항에 있어서,
    상기 성장기판의 두께는 30μm 내지 100μm인 발광 소자.
  7. 제 1항에 있어서,
    상기 화합물 반도체층은 제2 도전형 반도체층, 상기 제2 도전형 반도체층 상에 활성층, 상기 활성층 상에 제1 도전형 반도체층을 포함하며,
    상기 제1패드는 상기 제1 도전형 반도체층의 아래에 형성되고, 상기 제2패드는 상기 제2 도전형 반도체층의 아래에 형성된 발광 소자.
  8. 제 1항에 있어서,
    상기 지지기판의 하면에 상기 제1리드 패턴과 전기적으로 연결된 제1외부 전극과, 상기 제2리드 패턴과 전기적으로 연결된 제2외부 전극을 포함하는 발광 소자.
  9. 제 1항에 있어서,
    상기 화합물 반도체층은 상기 성장기판의 측면의 적어도 일부에 형성된 발광 소자.
  10. 제 1항에 있어서,
    상기 성장기판 상에 형광체층 및 수지물층 중 적어도 하나를 포함하는 발광 소자.
  11. 제 1항에 있어서,
    상기 화합물 반도체층은 3족 및 5족 원소의 화합물 반도체 재료로 형성된 발광 소자.
  12. 성장기판에 경계홈을 형성하는 단계;
    성장기판 상에 화합물 반도체층을 성장하고, 상기 화합물 반도체층의 일측에 제1패드 및 상기 화합물 반도체층의 타측에 제2패드를 구비하여 칩 구조체를 형성하는 단계;
    상기 제1패드 및 제2패드에 대응되는 제1리드 패턴 및 제2리드 패턴이 형성된 지지기판을 형성하는 단계; 및
    상기 제1패드 및 제2패드가 상기 제1리드 패턴 및 제2리드 패턴과 대응되도록 상기 칩 구조체와 상기 지지기판을 결합하는 단계를 포함하는 발광 소자 제조방법.
  13. 제 12항에 있어서,
    상기 성장기판에 상기 경계홈이 노출되도록 박층화 공정을 실시하는 단계를 포함하는 발광 소자 제조방법.
  14. 제 13항에 있어서,
    상기 박층화 공정은 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 포함하는 발광 소자 제조방법.
  15. 제 12항에 있어서,
    상기 성장기판을 제거하는 단계를 포함하는 발광 소자 제조방법.
  16. 제 15항에 있어서,
    상기 성장기판은 레이저 리프트 오프 공정을 사용하여 제거되는 발광 소자 제조방법.
  17. 제 16항에 있어서,
    상기 레이저 리프트 오프 공정에 의해 발생된 질소 가스는 상기 경계홈에 충진되는 발광 소자 제조방법.
  18. 제 12항에 있어서,
    상기 화합물 반도체층은 제2 도전형 반도체층, 상기 제2 도전형 반도체층 상에 활성층, 상기 활성층 상에 제1 도전형 반도체층을 포함하며,
    상기 제1패드는 상기 제1 도전형 반도체층의 아래에 형성되고, 상기 제2패드는 상기 제2 도전형 반도체층의 아래에 형성되는 발광 소자 제조방법.
  19. 제 12항에 있어서,
    상기 지지기판을 형성하는 단계는,
    상기 지지기판의 하면에 상기 제1리드 패턴과 전기적으로 연결된 제1외부 전극과, 상기 제2리드 패턴과 전기적으로 연결된 제2외부 전극을 형성하는 단계를 포함하는 발광 소자 제조방법.
  20. 제 12항에 있어서,
    상기 경계홈의 높이는 30μm 내지 100μm이고, 너비는 0μm를 초과하고 20μm 이하로 형성되는 발광 소자 제조방법.
  21. 몸체부;
    상기 몸체부에 설치된 제1 전극 및 제2 전극;
    상기 몸체부에 설치되어 상기 제1 전극 및 제2 전극과 전기적으로 연결되는 발광 소자; 및
    상기 발광 소자를 포위하는 몰딩부재를 포함하며,
    상기 발광 소자는 상면에 제1리드 패턴 및 제2리드 패턴을 포함하는 지지기판; 및 화합물 반도체층과, 상기 화합물 반도체층 하면의 일측에 형성되어 상기 제1리드 패턴에 접합된 제1패드와, 상기 화합물 반도체층 하면의 타측에 형성되어 상기 제2리드 패턴에 접합된 제2패드와, 상기 화합물 반도체층 상에 빛을 투과하는 성장기판을 포함하는 칩 구조체를 포함하는 발광 소자 패키지.
KR1020100037871A 2010-04-23 2010-04-23 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법 KR101125457B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100037871A KR101125457B1 (ko) 2010-04-23 2010-04-23 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100037871A KR101125457B1 (ko) 2010-04-23 2010-04-23 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20110118332A true KR20110118332A (ko) 2011-10-31
KR101125457B1 KR101125457B1 (ko) 2012-03-27

Family

ID=45031950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100037871A KR101125457B1 (ko) 2010-04-23 2010-04-23 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법

Country Status (1)

Country Link
KR (1) KR101125457B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150097021A (ko) * 2014-02-17 2015-08-26 삼성전자주식회사 발광 다이오드 패키지
WO2016056750A1 (en) * 2014-10-07 2016-04-14 Lg Electronics Inc. Semiconductor device and method of manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW543128B (en) 2001-07-12 2003-07-21 Highlink Technology Corp Surface mounted and flip chip type LED package
KR20050034936A (ko) * 2003-10-10 2005-04-15 삼성전기주식회사 형광체를 이용한 파장변환형 발광 다이오드 패키지 및제조방법
KR100586944B1 (ko) 2003-12-26 2006-06-07 삼성전기주식회사 고출력 발광다이오드 패키지 및 제조방법
KR100815226B1 (ko) 2006-10-23 2008-03-20 삼성전기주식회사 질화갈륨계 발광 다이오드 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150097021A (ko) * 2014-02-17 2015-08-26 삼성전자주식회사 발광 다이오드 패키지
WO2016056750A1 (en) * 2014-10-07 2016-04-14 Lg Electronics Inc. Semiconductor device and method of manufacturing the same
US9620681B2 (en) 2014-10-07 2017-04-11 Lg Electronics Inc. Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR101125457B1 (ko) 2012-03-27

Similar Documents

Publication Publication Date Title
KR101020963B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
JP5650446B2 (ja) 半導体発光素子
EP2518782B1 (en) Light emitting device and light emitting device package
KR100986353B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101014155B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR100986318B1 (ko) 반도체 발광소자 및 그 제조방법
KR101752663B1 (ko) 발광소자 및 발광소자 제조방법
KR101163838B1 (ko) 반도체 발광소자 및 그 제조방법
KR101014013B1 (ko) 반도체 발광소자 및 그 제조방법
KR100986374B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR100986523B1 (ko) 반도체 발광소자 및 그 제조방법
KR101064049B1 (ko) 반도체 발광소자 및 그 제조방법, 발광소자 패키지
KR100999701B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101734550B1 (ko) 발광 소자 및 발광 소자 패키지
KR101646261B1 (ko) 발광 소자 및 그 제조방법
KR101125457B1 (ko) 발광 소자, 발광 소자 패키지 및 발광 소자 제조방법
KR101628384B1 (ko) 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR20160056066A (ko) 발광소자
KR101072203B1 (ko) 발광 소자 및 그 제조방법
KR102618107B1 (ko) 발광소자 및 이를 구비한 광원 모듈
KR102200000B1 (ko) 발광소자 및 조명시스템
KR102261951B1 (ko) 반도체 소자 및 반도체 소자 제조 방법
KR101679760B1 (ko) 발광 소자
KR101114126B1 (ko) 발광 장치 및 그 제조방법
KR20120037100A (ko) 발광 소자 및 발광 소자 패키지

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150205

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160205

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170207

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180205

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190213

Year of fee payment: 8