KR20110114155A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20110114155A
KR20110114155A KR1020100033643A KR20100033643A KR20110114155A KR 20110114155 A KR20110114155 A KR 20110114155A KR 1020100033643 A KR1020100033643 A KR 1020100033643A KR 20100033643 A KR20100033643 A KR 20100033643A KR 20110114155 A KR20110114155 A KR 20110114155A
Authority
KR
South Korea
Prior art keywords
layer
redistribution
opening
redistribution layer
insulating layer
Prior art date
Application number
KR1020100033643A
Other languages
English (en)
Other versions
KR101121827B1 (ko
Inventor
이정석
김인태
이진안
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020100033643A priority Critical patent/KR101121827B1/ko
Publication of KR20110114155A publication Critical patent/KR20110114155A/ko
Application granted granted Critical
Publication of KR101121827B1 publication Critical patent/KR101121827B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05016—Shape in side view
    • H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 재배선층에 가해지는 스트레스를 줄여 신뢰성을 확보할 수 있는 반도체 패키지 및 그 제조 방법에 관한 것이다.
이를 위해, 일면에 형성되는 다수의 본드 패드 및 일면과 본드 패드의 가장자리에 패시베이션층이 형성된 반도체 다이, 패시베이션층 상부에 형성된 제 1 절연층, 본드 패드 및 제 1 절연층의 상부에 형성되며, 본드 패드와 일측이 인접하고, 타측에는 제 1 절연층이 일정 영역 노출되도록 제 1 개구부가 형성되어 있는 재배선층, 재배선층의 제 1 개구부를 채우도록 형성되는 고정부 및 패터닝되어 제 1 개구부 측의 재배선층이 노출되도록 형성되는 제 2 개구부를 포함하여, 재배선층 상부에 형성되는 제 2 절연층 및 제 2 절연층의 제 2 개구부를 통하여 외부로 노출된 재배선층 상부에 형성되는 적어도 하나의 솔더볼을 포함하고, 본드 패드, 재배선층 및 솔더볼은 전기적으로 연결된 반도체 패키지가 개시된다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근의 반도체 디바이스는 고용량, 고성능이 요구되기 때문에 하나의 반도체 디바이스를 구성함에 있어서, 다수의 입출력 단자가 필요하게 된다. 그러나, 반도체 디바이스의 크기 또한 소형화되고 있는 추세에 있기 때문에 입출력 단자를 형성하기 위한 영역에 제한이 있다.
이를 해결하기 위해, 반도체 다이의 일면에 직접 도전성 범프를 형성하는 웨이퍼 레벨 패키지(Wafer Level Package, WLP)가 개발되었다. 이러한, 웨이퍼 레벨 패키지는 반도체 다이의 본드 패드에 연결되어 솔더볼 등이 연결될 부분을 재배선하는 재배선층(ReDistribution Layer, RDL), 재배선층에 연결되어 솔더볼과의 결합력을 증가시키는 UBM(Under Bump Metal, 이하 UBM이라고 함)을 포함하는 구조로 형성되는 것이 일반적이다.
웨이퍼 레벨 패키지는 외부 장치에 실장되어 열에 의한 영향을 많이 받게 된다. 즉, 웨이퍼 레벨 패키지는 외부에서 가해진 열에 의하여 수축 또는 팽창을 하게 된다. 이렇게 웨이퍼 레벨 패키지가 외부 장치에 실장되어 열수축 및 열팽창될 때, 이로 인한 기계적 스트레스가 상기 재배선층에 그대로 전달된다. 따라서, 상기 재배선층과 UBM층 사이의 계면이 크랙되거나 손상되는 문제가 있다.
본 발명의 목적은 재배선층에 가해지는 스트레스를 줄여 신뢰성을 확보할 수 있는 반도체 패키지 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지는 일면에 형성되는 다수의 본드 패드 및 상기 일면과 상기 본드 패드의 가장자리에 패시베이션층이 형성된 반도체 다이; 상기 패시베이션층 상부에 형성된 제 1 절연층; 상기 본드 패드 및 상기 제 1 절연층의 상부에 형성되며, 상기 본드 패드와 일측이 인접하고, 타측에는 상기 제 1 절연층이 일정 영역 노출되도록 제 1 개구부가 형성되어 있는 재배선층; 상기 재배선층의 제 1 개구부를 채우도록 형성되는 고정부 및 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 노출되도록 형성되는 제 2 개구부를 포함하여, 상기 재배선층 상부에 형성되는 제 2 절연층; 및 상기 제 2 절연층의 제 2 개구부를 통하여 외부로 노출된 재배선층 상부에 형성되는 적어도 하나의 솔더볼을 포함하고, 상기 본드 패드, 상기 재배선층 및 상기 솔더볼은 전기적으로 연결될 수 있다.
여기서, 상기 본드 패드와 상기 재배선층의 사이 및 상기 제 1 절연층과 상기 재배선층의 사이 일정 영역에 형성되는 재배선 시드층을 더 포함할 수 있다.
더불어, 상기 재배선 시드층은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성될 수 있다.
또한, 상기 제 2 절연층의 상기 고정부는 원통 형상일 수 있다.
또한, 상기 재배선층과 상기 솔더볼의 사이에 상기 제 2 절연층의 제 2 개구부를 덮도록 형성되는 UBM층을 더 포함할 수 있다.
또한, 상기 재배선층과 상기 UBM층 사이에 형성되는 UBM 시드층을 더 포함할 수 있다.
또한, 상기 재배선층은 상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부; 상기 일측부의 타측에 형성되고, 상기 솔더볼의 형상에 대응되는 형상의 타측부; 및 상기 일측부와 타측부를 전기적으로 연결하는 연결부를 포함하고, 상기 제 1 개구부는 상기 타측부에 형성될 수 있다.
또한, 상기 제 1 개구부는 상기 타측부의 내측에 형성될 수 있다.
또한, 상기 재배선층은 도금된 구리일 수 있다.
또한, 상기 제 1 절연층 및 제 2 절연층은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 따른 반도체 패키지의 제조 방법은 본드 패드 및 패시베이션층이 형성된 반도체 다이를 구비하는 반도체 다이 구비 단계; 상기 패시베이션층 상부에 제 1 절연층을 형성하는 제 1 절연층 형성 단계; 상기 본드 패드 및 상기 패시베이션층 상부에 제 1 시드층을 형성하는 제 1 시드층 형성 단계; 상기 제 1 시드층 상부에 일측이 상기 본드 패드와 인접하고, 타측은 상기 제 1 절연층이 일정 영역 노출되도록 형성된 제 1 개구부를 포함하는 재배선층을 형성하는 재배선층 형성 단계; 상기 재배선층 외측에 형성된 제 1 시드층을 제거하여 재배선 시드층을 형성하는 재배선 시드층 형성 단계; 및 상기 재배선층 상부 및 상기 제 1 개구부 내측에 형성되며, 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 일정 영역 노출되도록 형성된 제 2 개구부를 포함하는 제 2 절연층을 형성하는 제 2 절연층 형성 단계를 포함할 수 있다.
여기서, 상기 재배선층 형성 단계는 상기 재배선층이 상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부; 상기 일측부의 타측에 형성되고, 상기 제 1 개구부가 형성되어 있는 타측부; 및 상기 일측부와 상기 타측부를 전기적으로 연결하는 연결부를 포함하여 이루어질 수 있다.
더불어, 상기 재배선층 형성 단계는 상기 제 1 개구부가 상기 타측부의 내측에 형성되도록 할 수 있다.
또한, 상기 제 2 절연층 형성 단계 이후에, 상기 제 2 절연층의 제 2 개구부를 통하여 노출된 재배선층 상부에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함할 수 있다.
또한, 상기 제 2 절연층 형성 단계 이후에, 상기 제 2 절연층 및 상기 제 2 절연층의 제 2 개구부를 통해 노출된 상기 재배선층의 상부에 제 2 시드층을 형성하는 제 2 시드층 형성 단계; 및 상기 재배선층과 상기 솔더볼의 사이에 위치하도록 UBM층을 형성하는 UBM층 형성 단계; 및 상기 UBM층 외측으로 노출된 상기 제 2 시드층을 제거하여 UBM 시드층을 형성하는 UBM 시드층 형성 단계를 포함할 수 있다.
또한, 상기 UBM층 형성 단계는 상기 제 2 시드층 상부에 패터닝된 제 2 포토레지스트를 형성하는 제 2 포토레지스트 형성 단계; 상기 제 2 포토레지스트의 패턴 사이에 상기 UBM층을 도금하는 UBM 도금 단계; 및 상기 제 2 포토레지스트를 제거하는 제 2 포토레지스트 제거 단계를 포함할 수 있다.
또한, 상기 UBM층 형성 단계는 전해 도금 방법으로 형성될 수 있다.
또한, 상기 재배선층 형성 단계는 상기 제 1 시드층 상부에 패터닝된 제 1 포토레지스트를 형성하는 제 1 포토레지스트 형성단계; 상기 제 1 포토레지스트 패턴 사이에 상기 재배선층을 도금하는 재배선층 도금 단계; 상기 제 1 포토레지스트를 제거하는 제 1 포토레지스트 제거 단계를 포함할 수 있다.
또한, 상기 재배선층 형성 단계는 전해 도금 방법으로 형성될 수 있다.
또한, 상기 제 2 절연층 형성 단계는 액상의 제 2 절연층을 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)하는 공정을 포함하여 이루어질 수 있다.
본 발명에 따른 반도체 패키지는 솔더볼과 인접한 재배선층에 고정부가 형성되어, 반도체 패키지가 외부에서 가해진 열에 의하여 열수축 또는 열팽창을 할 때, 재배선층이 전체적으로 움직이는 부분을 줄인다. 즉, 본 발명에 따른 반도체 패키지는 재배선층에 가해지는 스트레스를 완화시켜, 재배선층과 솔더볼 사이에 발생되는 크랙을 줄일 수 있다. 또한, 이를 통해 전체적인 반도체 패키지의 신뢰성이 향상된다.
도 1은 본 발명에 따른 반도체 패키지의 단면도이다.
도 2 내지 도 4는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 플로우 챠트이다.
도 5a 내지 도 5o는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 도면이다.
본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명에 따른 반도체 패키지의 구성을 설명하도록 한다.
도 1은 본 발명에 따른 반도체 패키지의 단면도이다.
도 1 을 참조하면, 본 발명에 따른 반도체 패키지(100)는 반도체 다이(110), 제 1 절연층(120), 재배선층(140), 제 2 절연층(150) 및 솔더볼(180)을 포함하여 형성될 수 있다. 또한, 본 발명에 따른 반도체 패키지(100)는 재배선 시드층(130), UBM 시드층(160) 및 UBM층(170)을 더 포함하여 형성될 수 있다.
반도체 다이(110)는 내부에 다수의 반도체 소자들이 형성되어 있다. 또한, 반도체 다이(110)의 일면에는 다수개의 본드 패드(111) 및 패시베이션층(112)이 형성된다. 반도체 다이(110)는 일반적으로 실리콘 재질로 구성되나, 여기서 그 재질을 한정하는 것은 아니다. 본드 패드(111)는 반도체 다이(110)로부터 전기적 신호가 입출력되도록 형성된다. 패시베이션층(112)은 반도체 다이(110)의 일면과 본드 패드(111)의 가장자리에 형성된다.
제 1 절연층(120)은 패시베이션층(112) 상부에 형성된다. 즉, 제 1 절연층(120)은 반도체 다이(110)에서 본드 패드(111)가 노출된 영역을 제외한 영역에 형성된다. 제 1 절연층(120)은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성된다.
재배선 시드층(130)은 본드 패드(111)와 후술하는 재배선층(140)의 사이 및 제 1 절연층(120)과 재배선층(140)의 사이에 형성된다. 재배선 시드층(130)은 제 1 절연층(120)의 일정 영역이 노출되는 개구부(130a)를 포함한다. 그리고, 재배선 시드층(130)은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성될 수 있다. 재배선 시드층(130)은 재배선층(140)을 형성하기 위한 시드(Seed)로서 기능을 한다. 즉, 재배선 시드층(130)은 재배선층(140)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, 재배선 시드층(130)의 상부에 재배선층(140)이 형성될 수 있도록 한다.
재배선층(140)은 본드 패드(111) 및 제 1 절연층(120)의 상부에 형성된다. 그리고, 재배선층(140)의 일측은 본드 패드(111)와 인접하고, 본드 패드(111)와 전기적으로 연결된다. 또한, 재배선층(140)의 타측은 제 1 절연층(120)이 일정 영역 노출되도록 제 1 개구부(140a)가 형성되어 있다. 제 1 개구부(140a)는 재배선 시드층(130)의 개구부(130a)에 대응되어 형성된다. 재배선층(140)의 제 1 개구부(140a)와 재배선 시드층(130)의 개구부(130a)는 빈 원통 형상일 수 있다. 구체적으로, 재배선층(140)은 일측부(140b), 타측부(140c) 및 연결부(140d)를 포함하여 형성될 수 있다. 일측부(140b)는 본드 패드(111)와 인접하여 형성되고, 본드 패드(111)의 형상에 대응되는 형상으로 형성된다. 타측부(140c)는 후술하는 솔더볼(180)의 형상에 대응되는 형상으로 형성된다. 그리고, 타측부(140c)에는 제 1 개구부(140a)가 형성된다. 제 1 개구부(140a)는 타측부(140c)의 내측에 형성될 수 있다. 연결부(140d)는 일측부(140b)와 타측부(140c)가 전기적으로 연결되도록 형성된다. 재배선층(140)은 구리로 형성될 수 있다.
제 2 절연층(150)은 제 2 개구부(150a) 및 고정부(150b)를 포함하여 재배선층(140)의 상부에 형성된다. 제 2 개구부(150a)는 재배선층(140)의 제 1 개구부(140a)측의 재배선층(140)이 노출되도록 형성된다. 고정부(150b)는 재배선층(140)의 제 1 개구부(140a)에 채워지는 제 2 절연층(150)이다. 개구부(130a) 및 제 1 개구부(140a)의 형상이 빈 원통 형상인 경우, 고정부(150b)는 원통 형상으로 형성될 수 있다. 제 2 절연층(120)은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성된다. 재배선층(140)의 제 1 개구부(140a)가 타측부(140c)의 내측에 형성되는 경우, 제 2 절연층(150)의 고정부(150b)가 재배선층(140)의 내측에 형성된다. 도전성 금속 물질로 형성되는 재배선층(140)에 비하여, 절연물질로 형성되는 제 2 절연층(150)이 열팽창계수가 낮다. 따라서, 본 발명에 따른 반도체 패키지(100)가 외부 영향으로 열수축 또는 열팽창할 때, 고정부(150b)의 고정에 의하여, 재배선층(140)이 전체적으로 움직이는 현상을 줄일 수 있다.
UBM 시드층(160)은 재배선층(140)과 후술하는 UBM층(170) 사이에 형성된다. 구체적으로, UBM 시드층(160)은 재배선층(140)이 노출된 제 2 절연층(150)의 제 2 개구부(150a)를 채우면서, 제 2 절연층(150)의 제 2 개구부(150a)의 주변부를 덮도록 형성된다. 그리고, UBM 시드층(160)은 제 2 절연층(150)의 고정부(150b)를 덮도록 형성된다. UBM 시드층(160)은 UBM층(170)을 형성하기 위한 시드(Seed)로서 기능을 한다. 즉, UBM 시드층(160)은 UBM층(170)을 전해 도금 방식으로 형성하는 경우, 전류가 흐를 수 있는 경로를 제공하여, UBM 시드층(160)의 상부에 UBM층(170)이 형성될 수 있도록 한다.
UBM층(170)은 UBM 시드층(160)과 후술하는 솔더볼(180)의 사이에 형성된다. 구체적으로, UBM층(170)은 재배선층(140)이 노출된 제 2 절연층(150)의 제 2 개구부(150a) 및 제 2 절연층(150)의 고정부(150b)의 상부에 형성된다. 상기 UBM층(170)은 하나의 층으로 도시되어 있지만, 실질적으로는 다수개의 층이 결합되어 형성된 구조일 수 있다. UBM층(170)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있다.
솔더볼(180)은 제 2 절연층(150)의 제 2 개구부(150a)를 통하여 외부로 노출된 재배선층(140)의 상부에 구 형태로 형성된다. 즉, 솔더볼(180)은 UBM층(170)을 덮도록 UBM 시드층(160) 및 UBM층(170) 상부에 융착되어 있을 수 있다. 솔더볼(180)은 UBM층(170) 및 UBM 시드층(160)을 통하여 재배선층(140)과 전기적으로 연결되어 있다. 재배선층(140)이 본드 패드(111)와 전기적으로 연결되어 있으므로, 결과적으로 본드 패드(111), 재배선층(140) 및 솔더볼(180)은 전기적으로 함께 연결되어 있다. 이러한 솔더볼(180)은 상기 반도체 다이(110)와 외부 장치 사이의 전기적 신호를 전달하는 역할을 한다. 이러한 솔더볼(180)은 Sn-Pb, Sn-Pb-Ag, Sn-Pb-Bi, Sn-Cu, Sn-Ag, Sn-Bi, Sn-Ag-Cu, Sn-Ag-Bi, Sn-Zn 및 그 등가물중 선택된 어느 하나로 형성될 수 있으나, 여기서 솔더볼(180)의 재질을 한정하는 것은 아니다.
이하에서는 본 발명에 따른 반도체 패키지의 제조 방법을 설명하도록 한다.
도 2 내지 도 4는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 플로우 챠트이다. 도 5a 내지 도 5o는 본 발명에 따른 반도체 패키지의 제조방법을 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명에 따른 반도체 패키지의 제조 방법은 반도체 다이 구비 단계(S10), 제 1 절연층 형성 단계(S20), 제 1 시드층 형성 단계(S30), 재배선층 형성 단계(S40), 재배선 시드층 형성 단계(S50) 및 제 2 절연층 형성 단계(S60)를 포함하여 형성된다. 그리고, 본 발명에 따른 반도체 패키지의 제조 방법은 제 2 시드층 형성 단계(S70), UBM층 형성 단계(S80), UBM 시드층 형성 단계(S90) 및 솔더볼 형성 단계(S100)를 더 포함할 수 있다. 그리고, 상기 재배선층 형성 단계(S40)는 제 1 포토레지스트 형성 단계(S41), 재배선층 도금 단계(S42) 및 제 1 포토레지스트 제거 단계(S43)를 포함할 수 있다. 또한, 상기 UBM층 형성 단계(S80)는 제 2 포토레지스트 형성 단계(S81), UBM 도금 단계(S82) 및 제 2 포토레지스트 제거 단계(S83)를 포함할 수 있다.
반도체 다이 구비 단계(S10)는, 도 2 및 도 5a를 참조하면, 일면에 본드 패드(111)와 패시베이션층(112)을 갖는 반도체 다이를 구비하는 단계이다.
제 1 절연층 형성 단계(S20)는, 도 2 및 도 5b를 참조하면, 패시베이션층(112)의 상부에 제 1 절연층(120)을 형성하는 단계이다. 제 1 절연층 형성 단계(S20)에서는 액상의 제 1 절연층(120)을 본드 패드(111) 및 패시베이션층(112) 상부에 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)한 후 경화시킴으로써, 일정 두께의 제 1 절연층(120)이 형성될 수 있다. 이러한 공정 이후에는 노광 및 현상 공정을 통하여 본드 패드(111)가 제 1 절연층(120)을 통하여 외부로 노출되도록 한다.
제 1 시드층 형성 단계(S30)는, 도 2 및 도 5c를 참조하면, 외부로 노출된 본드 패드(111) 및 패시베이션층(112) 상부에 제 1 시드층(130')을 형성하는 단계이다. 제 1 시드층 형성 단계(S30)는 스퍼터링(sputtering), 화학기상즉창(CVD), 플라즈마 화학기상증착(PECVD) 중 어느 하나의 방법으로 행하여질 수 있다.
재배선층 형성 단계(S40)는, 도 2 및 도 5d 내지 도 5f를 참조하면, 제 1 시드층(130') 상부에 재배선층(140)을 형성하는 단계이다. 재배선층 형성 단계(S40)는 재배선층(140)의 일측이 본드 패드(111)와 인접하고, 타측은 제 1 절연층(120)의 상부 일정 영역이 노출되도록 하는 제 1 개구부(140a)가 형성되도록 이루어진다.
재배선층 형성 단계(S40)는, 도 2 및 도 3을 참조하면, 제 1 포토레지스트 형성 단계(S41), 재배선층 도금 단계(S42) 및 제 1 포토레지스트 제거 단계(S43)를 포함할 수 있다.
제 1 포토레지스트 형성 단계(S41)는, 도 3 및 도 5d를 참조하면, 제 1 시드층(130') 상부에 제 1 포토레지스트(PR1)를 도포하고, 패터닝하는 단계이다. 제 1 포토레지스트(PR1)는 후에 형성될 재배선층(140)의 내측에 제 1 개구부(140a)가 형성되도록 패터닝될 수 있다. 제 1 포토레지스트(PR1)는 이후 재배선층(140)이 형성될 영역에 대응되도록 형성된다.
재배선층 도금 단계(S42)는, 도 3 및 도 5e를 참조하면, 패터닝된 제 1 포토레지스트(PR1) 사이에 금속을 채워넣음으로써 재배선층(140)을 형성하는 단계이다. 또한, 재배선층(140)을 형성하는 방법으로는 전해 도금 방법이 이용될 수 있다. 즉, 제 1 시드층(130')을 시드(Seed)로 전류가 흐르게 하여, 재배선층(140)을 형성할 수 있다. 이 때, 재배선층(140)을 구성하는 재질은 구리일 수 있다.
제 1 포토레지스트 제거 단계(S43)는, 도 3 및 도 5f를 참조하면, 제 1 포토레지스트(PR1)를 제거하는 단계이다. 제 1 포토레지스트(PR1)를 제거하는 방법으로는 에싱(ashing)이 이용될 수 있다.
도 5g는 도 5f의 5g-5g 단면도이다. 이를 통해, 재배선층(140)은 제 1 개구부(140a)를 포함하여, 형성된 것을 볼 수 있다.
재배선 시드층 형성 단계(S50)는, 도 2 및 도 5h를 참조하면, 재배선층(140)의 외측으로 노출된 제 1 시드층(130')을 제거하여 재배선 시드층(130)을 형성하는 단계이다. 식각시에 별도의 마스크를 사용하지 않으며, 재배선층(140)을 마스크로 하여 전면적인 식각을 수행한다. 물론, 재배선층(140)도 역시 함께 식각되지만, 제 1 시드층(130')의 형성 두께는 재배선층(140)의 두께에 비해 상대적으로 얇기 때문에 재배선층(140)의 두께에는 거의 영향을 주지 않으면서 제 1 시드층(130')만을 식각하여 패터닝할 수 있다. 재배선 시드층 형성 단계(S50)에 의하여, 재배선층(140)의 제 1 개구부(140a)에 대응되는 재배선 시드층(130)의 개구부(130a)가 형성된다. 제 1 절연층(130)의 일정 영역은 재배선 시드층(130)의 개구부(130a) 및 재배선층(140)의 제 1 개구부(140a)를 통하여 외측으로 노출된다.
제 2 절연층 형성 단계(S60)는, 도 2 및 도 5i를 참조하면, 제 2 절연층(150)을 재배선층(140)의 상부 및 재배선층(140)의 제 1 개구부(140a)에 형성하는 단계이다. 그리고, 제 2 절연층(150)은 제 1 개구부(140a) 측의 재배선층(140)이 제 2 개구부(150a)를 통하여 노출되도록 패터닝된다. 또한, 재배선층(140)의 제 1 개구부(140a)에 채워지도록 형성된 제 2 절연층(150)은 재배선층(140)을 고정하는 고정부(150b)가 된다. 구체적으로, 제 2 절연층 형성 단계(S60)에서는 액상의 제 2 절연층(150)을 제 1 절연층(120) 및 재배선층(140)의 상부에 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)한 후 경화시킴으로써, 일정 두께의 제 2 절연층(150)이 형성될 수 있다. 이러한 공정 이후에는 노광 및 현상 공정을 통하여 제 1 개구부(140a) 측의 재배선층(140)이 제 2 절연층(150)의 제 2 개구부(150a)를 통해 외부로 노출되도록 한다.
제 2 시드층 형성 단계(S70)는, 도 2 및 도 5j를 참조하면, 제 2 절연층(150)의 제 2 개구부(150a)를 통해 외부로 노출된 재배선층(140) 및 제 2 절연층(150)의 상부에 제 2 시드층(160')을 형성하는 단계이다. 제 2 시드층 형성 단계(S70)는 스퍼터링(sputtering), 화학기상즉창(CVD), 플라즈마 화학기상증착(PECVD) 중 어느 하나의 방법으로 행하여질 수 있다.
UBM층 형성 단계(S80)는, 도 2, 도 5k 내지 도 5m을 참조하면, 제 2 시드층(160') 상부에 UBM층(170)을 형성하는 단계이다. UBM층 형성 단계(S80)는 UBM층(170)이 제 2 절연층(150)의 고정부(150b) 및 제 2 절연층(150)의 제 2 개구부(150a)의 상부에 형성되도록 이루어진다.
UBM층 형성 단계(S80)는, 도 2 및 도 4를 참조하면, 제 2 포토레지스트 형성 단계(S81), UBM 도금 단계(S82) 및 제 2 포토레지스트 제거 단계(S83)를 포함할 수 있다.
제 2 포토레지스트 형성 단계(S81)는, 도 4 및 도 5k를 참조하면, 제 2 시드층(160') 상부에 제 2 포토레지스트(PR2)를 도포하고, 패터닝하는 단계이다. 제 2 포토레지스트(PR2)는 후에 형성될 UBM층(170)이 형성될 영역에 대응되도록 형성된다.
UBM 도금 단계(S82)는, 도 4 및 도 5l을 참조하면, 패터닝된 제 2 포토레지스트(PR2) 사이에 금속을 채워넣음으로써 UBM층(170)을 형성하는 단계이다. 또한, UBM층을 형성하는 방법으로는 전해 도금 방법이 이용될 수 있다. 즉, 제 2 시드층(160')을 시드(Seed)로 전류가 흐르게 하여, UBM층(170)을 형성할 수 있다. UBM층(170)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있다.
제 2 포토레지스트 제거 단계(S83)는, 도 4 및 도 5m을 참조하면, 제 2 포토레지스트(PR2)를 제거하는 단계이다. 제 2 포토레지스트(PR2)를 제거하는 방법으로는 에싱(ashing)이 이용될 수 있다.
UBM 시드층 형성 단계(S90)는, 도 4 및 도 5n을 참조하면, UBM층(170)의 외측으로 노출된 제 2 시드층(160')을 제거하여, UBM 시드층(160)을 형성하는 단계이다. 식각시에 별도의 마스크를 사용하지 않으며, UBM층(170)을 마스크로 하여 전면적인 식각을 수행한다. 물론, UBM층(170))도 역시 함께 식각되지만, 제 2 시드층(160')의 형성 두께는 UBM층(170)의 두께에 비해 상대적으로 얇기 때문에 UBM층(170)의 두께에는 거의 영향을 주지 않으면서 제 2 시드층(160')만을 식각하여 패터닝할 수 있다.
솔더볼 형성 단계(S100)는, 도 4 및 도 5m을 참조하면, 솔더볼(180)을 제 2 절연층(150)의 제 2 개구부(150a)를 통하여 노출된 재배선층(140) 상부에 형성하는 단계이다. 솔더볼(180)은 UBM층(170)을 덮도록 UBM 시드층(160) 및 UBM층(170) 상부에 융착되도록 형성될 수 있다. 그리고, 솔더볼 형성 단계(S100)는 점도가 있는 플럭스를 먼저 솔더볼(180)을 위치시킬 곳에 도포하고, 솔더볼(180)을 그 플러스 상부에 위치시킨다. 이어서, 반도체 다이를 150 ~ 250 ℃의 퍼니스에 넣었다 꺼내면 상기 플럭스는 휘발되어 제거되고 구 형태의 솔더볼(180)이 UBM층(170)에 융착될 수 있다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
100; 반도체 패키지
110; 반도체 다이 111; 본드 패드
112; 패시베이션층 120; 제 1 절연층
130'; 제 1 시드층 130; 재배선 시드층
140; 재배선층 140a; 제 1 개구부
150; 제 2 절연층 150a; 제 2 개구부
150b; 고정부 160'; 제 2 시드층
160; UBM 시드층 170; UBM층
180; 솔더볼

Claims (20)

  1. 일면에 형성되는 다수의 본드 패드 및 상기 일면과 상기 본드 패드의 가장자리에 패시베이션층이 형성된 반도체 다이;
    상기 패시베이션층 상부에 형성된 제 1 절연층;
    상기 본드 패드 및 상기 제 1 절연층의 상부에 형성되며, 상기 본드 패드와 일측이 인접하고, 타측에는 상기 제 1 절연층이 일정 영역 노출되도록 제 1 개구부가 형성되어 있는 재배선층;
    상기 재배선층의 제 1 개구부를 채우도록 형성되는 고정부 및 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 노출되도록 형성되는 제 2 개구부를 포함하여, 상기 재배선층 상부에 형성되는 제 2 절연층; 및
    상기 제 2 절연층의 제 2 개구부를 통하여 외부로 노출된 재배선층 상부에 형성되는 적어도 하나의 솔더볼을 포함하고, 상기 본드 패드, 상기 재배선층 및 상기 솔더볼은 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 본드 패드와 상기 재배선층의 사이 및 상기 제 1 절연층과 상기 재배선층의 사이 일정 영역에 형성되는 재배선 시드층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 재배선 시드층은 티타늄 및 구리가 순차 증착되거나 또는 티타늄 텅스텐 합금 및 구리가 순차 증착되어 형성된 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제 2 절연층의 상기 고정부는 원통 형상인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 재배선층과 상기 솔더볼의 사이에 상기 제 2 절연층의 제 2 개구부의 상부에 형성되는 UBM층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 재배선층과 상기 UBM층 사이에 형성되는 UBM 시드층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 재배선층은
    상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부;
    상기 일측부의 타측에 형성되고, 상기 솔더볼의 형상에 대응되는 형상의 타측부; 및
    상기 일측부와 타측부를 전기적으로 연결하는 연결부를 포함하고,
    상기 제 1 개구부는 상기 타측부에 형성되는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 제 1 개구부는 상기 타측부의 내측에 형성되는 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 재배선층은 도금된 구리인 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 절연층 및 제 2 절연층은 PI(PolyImide), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀릭 수지(phenolic resin), 에폭시(epoxy), 실리콘(Silicone), 실리콘산화막(SiO2) 및 질화막(SI3N4) 중 선택된 어느 하나로 형성된 것을 특징으로 하는 반도체 패키지.
  11. 본드 패드 및 패시베이션층이 형성된 반도체 다이를 구비하는 반도체 다이 구비 단계;
    상기 패시베이션층 상부에 제 1 절연층을 형성하는 제 1 절연층 형성 단계;
    상기 본드 패드 및 상기 패시베이션층 상부에 제 1 시드층을 형성하는 제 1 시드층 형성 단계;
    상기 제 1 시드층 상부에 일측이 상기 본드 패드와 인접하고, 타측은 상기 제 1 절연층이 일정 영역 노출되도록 형성된 제 1 개구부를 포함하는 재배선층을 형성하는 재배선층 형성 단계;
    상기 재배선층 외측에 형성된 제 1 시드층을 제거하여 재배선 시드층을 형성하는 재배선 시드층 형성 단계; 및
    상기 재배선층 상부 및 상기 제 1 개구부 내측에 형성되며, 패터닝되어 상기 제 1 개구부 측의 상기 재배선층이 일정 영역 노출되도록 형성된 제 2 개구부를 포함하는 제 2 절연층을 형성하는 제 2 절연층 형성 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서,
    상기 재배선층 형성 단계는 상기 재배선층이
    상기 본드패드와 인접하여 형성되고, 상기 본드패드의 형상에 대응되는 형상의 일측부;
    상기 일측부의 타측에 형성되고, 상기 제 1 개구부가 형성되어 있는 타측부; 및
    상기 일측부와 상기 타측부를 전기적으로 연결하는 연결부를 포함하여 이루어지도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서,
    상기 재배선층 형성 단계는 상기 제 1 개구부가 상기 타측부의 내측에 형성되도록 하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제 2 절연층 형성 단계 이후에,
    상기 제 2 절연층의 제 2 개구부를 통하여 노출된 재배선층 상부에 솔더볼을 형성하는 솔더볼 형성 단계를 더 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 2 절연층 형성 단계 이후에,
    상기 제 2 절연층 및 상기 제 2 절연층의 제 2 개구부를 통해 노출된 상기 재배선층의 상부에 제 2 시드층을 형성하는 제 2 시드층 형성 단계; 및
    상기 재배선층과 상기 솔더볼의 사이에 위치하도록 UBM층을 형성하는 UBM층 형성 단계; 및
    상기 UBM층 외측으로 노출된 상기 제 2 시드층을 제거하여 UBM 시드층을 형성하는 UBM 시드층 형성 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 15 항에 있어서,
    상기 UBM층 형성 단계는
    상기 제 2 시드층 상부에 패터닝된 제 2 포토레지스트를 형성하는 제 2 포토레지스트 형성 단계;
    상기 제 2 포토레지스트의 패턴 사이에 상기 UBM층을 도금하는 UBM 도금 단계; 및
    상기 제 2 포토레지스트를 제거하는 제 2 포토레지스트 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 15 항에 있어서,
    상기 UBM층 형성 단계는 전해 도금 방법으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 11 항에 있어서,
    상기 재배선층 형성 단계는
    상기 제 1 시드층 상부에 패터닝된 제 1 포토레지스트를 형성하는 제 1 포토레지스트 형성단계;
    상기 제 1 포토레지스트 패턴 사이에 상기 재배선층을 도금하는 재배선층 도금 단계;
    상기 제 1 포토레지스트를 제거하는 제 1 포토레지스트 제거 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 11 항에 있어서,
    상기 재배선층 형성 단계는 전해 도금 방법으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 11 항에 있어서,
    상기 제 2 절연층 형성 단계는 액상의 제 2 절연층을 스핀 코팅(spin coating)하거나, 스크린 프린팅(screen printing)하거나 또는 디스펜싱(dispensing)하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020100033643A 2010-04-13 2010-04-13 반도체 패키지 및 그 제조 방법 KR101121827B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100033643A KR101121827B1 (ko) 2010-04-13 2010-04-13 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100033643A KR101121827B1 (ko) 2010-04-13 2010-04-13 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20110114155A true KR20110114155A (ko) 2011-10-19
KR101121827B1 KR101121827B1 (ko) 2012-03-21

Family

ID=45029288

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100033643A KR101121827B1 (ko) 2010-04-13 2010-04-13 반도체 패키지 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101121827B1 (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103199027A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 用于集成电路的ubm的形成
KR20160013652A (ko) * 2014-07-28 2016-02-05 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
KR20160020333A (ko) * 2014-08-13 2016-02-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비아를 가진 스택형 구조 상의 버퍼층
US10008393B2 (en) 2015-03-18 2018-06-26 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
CN110349870A (zh) * 2018-04-04 2019-10-18 中芯国际集成电路制造（天津）有限公司 晶圆级芯片封装结构及其制作方法
KR20200056598A (ko) * 2018-11-15 2020-05-25 삼성전자주식회사 Ubm을 포함하는 웨이퍼-레벨 반도체 패키지

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101429347B1 (ko) * 2012-08-30 2014-08-12 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR102438179B1 (ko) 2017-11-02 2022-08-30 삼성전자주식회사 반도체 장치 및 이를 포함하는 반도체 패키지, 및 상기 반도체 장치의 제조 방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010105769A (ko) * 2000-05-18 2001-11-29 윤종용 웨이퍼 레벨 칩 스케일 패키지와 그 제조 방법
US7294929B2 (en) 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
KR20080011617A (ko) * 2006-07-31 2008-02-05 주식회사 하이닉스반도체 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조 방법

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8865586B2 (en) 2012-01-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. UBM formation for integrated circuits
CN103199027A (zh) * 2012-01-05 2013-07-10 台湾积体电路制造股份有限公司 用于集成电路的ubm的形成
KR20160013652A (ko) * 2014-07-28 2016-02-05 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9716071B2 (en) 2014-07-28 2017-07-25 Amkor Technology, Inc. Semiconductor device redistribution layer with narrow trace width relative to passivation layer opening
US10510723B2 (en) 2014-08-13 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
KR20160020333A (ko) * 2014-08-13 2016-02-23 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 비아를 가진 스택형 구조 상의 버퍼층
US9793243B2 (en) 2014-08-13 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
US11270978B2 (en) 2014-08-13 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer layer(s) on a stacked structure having a via
US11195726B2 (en) 2015-03-18 2021-12-07 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
US10008393B2 (en) 2015-03-18 2018-06-26 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US11948808B2 (en) 2015-03-18 2024-04-02 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
US10985146B2 (en) 2017-12-19 2021-04-20 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with integrated heat distribution and manufacturing method thereof
US10410999B2 (en) 2017-12-19 2019-09-10 Amkor Technology, Inc. Semiconductor device with integrated heat distribution and manufacturing method thereof
US11901343B2 (en) 2017-12-19 2024-02-13 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device with integrated heat distribution and manufacturing method thereof
CN110349870A (zh) * 2018-04-04 2019-10-18 中芯国际集成电路制造（天津）有限公司 晶圆级芯片封装结构及其制作方法
KR20200056598A (ko) * 2018-11-15 2020-05-25 삼성전자주식회사 Ubm을 포함하는 웨이퍼-레벨 반도체 패키지
US11810878B2 (en) 2018-11-15 2023-11-07 Samsung Electronics Co., Ltd. Wafer-level package including under bump metal layer
US11862589B2 (en) 2018-11-15 2024-01-02 Samsung Electronics Co., Ltd. Wafer-level package including under bump metal layer

Also Published As

Publication number Publication date
KR101121827B1 (ko) 2012-03-21

Similar Documents

Publication Publication Date Title
KR101121827B1 (ko) 반도체 패키지 및 그 제조 방법
US10665565B2 (en) Package assembly
US9472524B2 (en) Copper-containing layer on under-bump metallization layer
US9685372B2 (en) Method of forming Cu pillar bump with non-metal sidewall spacer and metal top cap
US6607938B2 (en) Wafer level stack chip package and method for manufacturing same
KR101731700B1 (ko) 반도체 디바이스 및 그 제조 방법
KR101543502B1 (ko) 반도체 패키지 및 그 제조 방법
US9293403B2 (en) Semiconductor package with improved redistribution layer design and fabricating method thereof
KR101631710B1 (ko) 웨이퍼 레벨 칩 스케일 패키지 제조 방법 및 반도체 장치
US7977789B2 (en) Bump with multiple vias for semiconductor package and fabrication method thereof, and semiconductor package utilizing the same
KR101611772B1 (ko) 반도체 디바이스를 패키징하는 방법 및 장치
US8847388B2 (en) Bump with protection structure
KR101683972B1 (ko) 반도체 디바이스 및 그 제조 방법
US9859242B2 (en) Post-passivation interconnect structure and method of forming same
WO2007064073A1 (en) Bump with multiple vias for semiconductor package, method of fabrication method thereof, and semiconductor package using the same
KR100949021B1 (ko) 반도체 패키지 및 그 제조 방법
KR100790527B1 (ko) 웨이퍼레벨 패키지 및 그 제조 방법
US10651055B2 (en) Post-passivation interconnect structure and method of forming the same
KR100927762B1 (ko) 반도체 장치 및 그 제조 방법
TWI470708B (zh) 電子元件封裝體及其製作方法
KR101827269B1 (ko) 반도체 패키지 및 이의 제조 방법
KR101488580B1 (ko) 반도체 패키지의 제조 방법 및 이에 따른 반도체 패키지
CN115627508A (zh) 一种制造工艺及其应用
KR20190073249A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150213

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170210

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180207

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190212

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20200224

Year of fee payment: 9