KR20110112221A - 양자점을 이용한 형광공명에너지전달-기반 발광 다이오드 - Google Patents

양자점을 이용한 형광공명에너지전달-기반 발광 다이오드 Download PDF

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Abstract

LED 구조의 활성층과 양자점 간에 유발되는 FRET 현상을 이용하여 보다 향상된 양자 효율을 달성할 수 있는 발광 다이오드 소자에 관한 것으로, 하나의 물질계를 이용하여 전가시광 스펙트럼 영역에 걸친 광을 방출할 수 있다.

Description

양자점을 이용한 형광공명에너지전달-기반 발광 다이오드{Fluorescence Resonance Energy Transfer-based Light Emitting Diode Device Using Quantum Dots}
본 발명은 양자점을 이용한 형광공명에너지전달(fluorescence resonance energy transfer; FRET) 기반 발광 다이오드(light emitting diode; LED) 소자에 관한 것이다. 보다 구체적으로, 본 발명은 LED 구조의 활성층(active layer)과 양자점(quantum dot) 간에 유발되는 FRET 현상을 이용하여 보다 향상된 양자 효율(quantum efficiency)을 달성할 수 있는 발광 다이오드 소자에 관한 것이다.
반도체 발광 소자로서 화합물 반도체의 특성을 이용하여 백라이트 광원, 표시 광원, 일반광원과 풀 칼라 디스플레이 등에 응용되는 LED가 널리 각광받고 있다. 이러한 LED의 재료로서 대표적으로 GaN(Gallium Nitride), AlN(Aluminum Nitride), InN(Indium Nitride) 등와 같은 Ⅲ-V족 질화물 반도체가 알려져 있는 바, 상기 재료는 직접 천이형의 큰 에너지 밴드 갭(band gap)을 가지고 있어 질화물의 조성에 따라 거의 전파장 영역의 빛을 얻을 수 있다.
도 1은 일반적인 평면형(planar) LED(10)의 층 구조를 개략적으로 도시하는 단면도이다.
상기 도면에 따르면, LED는 아래로부터 기판(substrate; 1), n-형 반도체층(2), 활성층(3) 및 p-형 반도체층(4)의 순으로 구성된다. 상기 p-형 반도체층(4)의 상부에는 p-전극(5)이 형성되는 한편, n-형 반도체층(2)의 노출 면 상에 n-전극(6)이 형성되어 있다.
이때, 기판(1)으로서 통상 사파이어, Si, SiC 또는 MgAl2O4 재질을 사용한다. 상기 활성층(3)은 예를 들면, InGaN/GaN의 양자 우물(quantum well) 구조, 보다 전형적으로는 다중 양자 우물(multiple quantum well) 구조로 이루어져 있다. 상기 활성층 내에서는 p-형 반도체층(4)을 거쳐 유입되는 정공과 n-형 반도체층(2)를 거쳐 유입되는 전자가 결합(recombination)됨으로써 광을 발생시키게 된다.
현재 상용화되고 있는 백색 LED의 원리는 일본 니치아화학이 개발한 것으로 청색 LED에 의해 YAG 계열 황색 형광체를 여기시킴으로서 백색의 빛을 방출시키는 원리를 이용하고 있다. 이를 대체하기 위한 노력으로서, 이론적으로 InGaN 화합물만으로도 약 365 내지 1770 nm에 걸친 파장영역의 광전자 소자를 구현할 수 있다. 그러나, In 및 Ga의 이온결합반경 및 전기음성도 차이에 의하여 In 조성 30% 근처에서 InGaN은 스피노달 분해(spinodal decomposition)를 야기하여 상분리되기 때문에 고품질의 박막을 얻을 수 없다. 이 때문에 파장 520 nm 이상에서는 내부양자효율이 급격히 감소하므로 550 nm 이상에서는 InGaN/GaN을 활성층으로 하는 LED를 제작하는데 한계가 존재한다.
한편, GaN를 기반으로 하는 질화물 반도체는 (0001) 면 위에 소자 구조를 제작할 경우 성장 방향 [0001]으로 자발 분극(spontaneous polarization)이 형성된다. 특히, 대표적인 InGaN/GaN의 양자우물 구조를 갖는 LED는 (0001)면에 구조를 성장할 경우 양자우물구조에 격자 부정합 등에 기인하는 내부 스트레인(strain)이 발생하고 이에 따른 압전기장(piezoelectric fields)에 의하여 양자 구속된 스타크 효과(quantum-confined Stark effect; QCSE)가 야기되므로 내부 양자 효율을 높이는데 한계가 존재한다. 또한, 소자재료와 공기와의 굴절률 차이 때문에 내부 전반사에 의하여 활성층에 생성된 빛이 외부로 방출될 때 광추출 손실이 야기되고 있다. 현재 나노 개념을 적용하여 내부양자효율을 증가시키기 위한 방안으로서, 표면 플라즈몬 응용기술, 광추출효율을 증가시키기 위한 광결정 응용기술, 표면 요철형성(roughening) 등이 연구되고 있다.
양자점은 나노 사이즈의 결정으로서, 사이즈에 따른 스펙트럼 변화(즉, 사이즈 변화에 따라 다른 파장의 빛을 방출하는 특성), 개선된 휘도, 광 표백(photo bleaching)에 대한 우수한 안정성, 동시 다중 형광 여기 등과 같은 특유의 광학 특성을 나타낸다.
이와 관련하여, 종래에는 LED 구조 중 양자우물(QW) 구조를 갖는 활성층 내에 양자점을 포함시킴으로써 전원 인가시 양자점의 크기에 따라 서로 다른 파장 영역의 광을 방출할 수 있도록 하거나(국내특허공개번호 제2008-74548호), 양자 우물 내에 양자점 또는 양자점 유사 구조를 형성시키는 기술(국내특허공개번호 제2009-86942호)이 알려져 있다. 또한, 활성층 내 2개의 배리어 사이에 양자우물층을 형성하고, 상기 양자우물층 내에 2층 구조의 양자점층을 형성시켜 양자점에 의한 3차원적 캐리어 구속 효과에 의하여 보다 많은 캐리어를 재결합 과정에 참여시킴으로써 발광 세기를 향상시킬 수 있는 기술도 알려져 있다(국내특허공개번호 제2009-47034호).
그러나, 상술한 종래기술은 높은 광추출 효율로 전가시광 영역 LED를 제작하는데 여전히 개념적으로나 기술적으로 한계를 갖고 있다. 또한, 종래에 광추출 효율을 높이기 위하여 나노 테크놀로지를 적용한 예에서는 주로 광결정 또는 표면플라즈몬 공명 현상을 중심으로 연구가 이루어져 왔다.
따라서, 종래기술과는 근본적으로 차별화된 개념에 기초하면서도 구체적으로 실현 가능한 새로운 기술적 돌파구가 요구되고 있는 실정이다.
상술한 종래기술의 한계를 극복하고자, 본 발명자들은 양자점을 이용한 FRET 현상을 기반으로 하는 신규의 LED 소자를 개발하게 되었으며, 특히 하나의 물질계를 이용하여 전가시광 스펙트럼 영역에 걸친 광을 방출할 수 있는 구체적인 실현 가능성을 확보하였다.
따라서, 본 발명은 양자점을 이용한 FRET-기반 LED 소자를 제공하고자 한다.
특히, 본 발명은 하나의 물질계를 이용하여 전가시광 스펙트럼 영역에 걸친 광을 방출할 수 있는 FRET-기반 LED 소자를 제공하고자 한다.
본 발명의 제1 면(aspect)에 따르면,
제1 도전형 반도체 영역;
제2 도전형 반도체 영역;
상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역; 및
양자점 함유 영역;
을 포함하는 LED 소자로서,
상기 활성층 영역을 도너(donor)로 하고 상기 양자점을 어셉터(acceptor)로 하는 FRET 현상이 유발되고,
상기 양자점 함유 영역은 상기 LED 소자 내에서 상기 제1 도전형 반도체 영역과 상기 제2 도전형 반도체 영역 사이에 위치하는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자가 제공된다.
본 발명의 제2 면에 따르면,
제1 도전형 반도체 영역;
제2 도전형 반도체 영역;
상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역; 및
상기 제2 도전형 반도체 영역과 상기 활성층 영역 사이에 위치하는 양자점 함유 영역;
을 포함하는 LED 소자로서,
상기 활성층 영역을 도너로 하고 상기 양자점을 어셉터로 하는 FRET 현상을 야기하는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자가 제공된다.
상기 구체예에 있어서, 제1 도전형 반도체 영역이 하부에 위치하고 제2 도전형 반도체 영역이 상부에 위치하는 경우, 상기 제2 도전형 반도체 영역은 이의 형성 과정에서 상기 양자점의 밴드 갭 특성에 영향을 주거나 손상을 가하지 않는 재질로 이루어지는 것이 바람직하다. 이를 위하여, 상기 제1 도전형 반도체 영역과 상기 제2 도전형 반도체 영역을 상이한 재질로 구성한 하이브리드 LED 소자가 바람직할 수 있다. 보다 구체적으로, 제2 도전형 반도체 영역은, 예를 들면 스퍼터링 등과 같이 양자점의 밴드 갭 특성에 영향을 주거나 손상을 주지 않는 방식에 의하여 층 형성이 가능한 재질, 예를 들면 n-형 ZnO 재질일 수 있다.
본 발명의 제3 면에 따르면,
상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 입체 구조물 영역;
상기 입체 구조물 사이에 형성된 양자점 함유 영역; 및
상기 입체 구조물 영역 위에 형성된 투명 전도성 영역;
을 포함하는 LED 소자로서,
상기 활성층 영역을 도너(donor)로 하고 상기 양자점을 어셉터(acceptor)로 하는 FRET 현상이 유발되는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자가 제공된다.
상기 입체 구조물 영역은 바람직하게는 마이크로 사이즈 또는 나노 사이즈의 로드(rod), 와이어(wire), 팁(tip), 기둥(pillar), 중공 실린더, 링(ring) 등의 다양한 입체 형상을 가질 수 있다.
본 발명에 따른 양자점을 이용한 FRET 기반 나노로드 LED 소자는 그 내부에 형성된 활성층 영역, 특히 양자우물 구조의 활성층 영역과 FRET 현상을 야기하도록 양자점을 도입함으로써 하나의 물질계를 이용하여 전가시광 스펙트럼 영역(예를 들면, 약 200 내지 1770 nm 파장 범위)에 걸친 광을 방출할 수 있으며, 이에 대한 개선된 구조를 제공한다는 점에서 기술적 의의가 있다. 따라서, 향후 지속적인 활용 가능성이 기대된다.
도 1은 일반적인 평면형(planar) LED의 층 구조를 개략적으로 도시하는 단면도이고;
도 2는 FRET 기반 색변환 원리와 종래기술에 따른 형광체-이용 색변환 원리의 차이점을 도시하는 도면이고;
도 3은 본 발명의 일 구체예에 따른 양자점을 이용한 FRET-기반 LED 소자를 제조하는 공정을 순차적으로 도시하는 도면이고;
도 4는 본 발명의 다른 구체예에 따른 양자점을 이용한 FRET-기반 LED 소자를 제조하는 공정을 순차적으로 도시하는 도면이고;
도 5는 도 4에 도시된 구체예에서 나노로드 구조를 형성하는 공정을 순차적으로 도시하는 도면이고; 그리고
도 6은 도 4에 도시된 구체예의 변형예로서 로드 형상 대신에 중공 실린더 또는 링 형태의 구조를 형성시킨 양자점을 이용한 FRET-기반 LED 소자를 도시하는 도면이다.
도 7은 양자점 및 나노입자가 제1 도전형 반도체 영역과 상기 제2 도전형 반도체 영역 사이에 함유된 LED 소자를 나타낸다.
본 발명은 하기의 설명에 의하여 모두 달성될 수 있다. 하기의 설명은 본 발명의 바람직한 구체예를 기술하는 것으로 이해되어야 하며, 본 발명이 반드시 이에 한정되는 것은 아니다.
또한, 첨부된 도면은 이해를 돕기 위하여 실제 층의 두께(또는 높이) 또는 다른 층과의 비율에 비하여 다소 과장되게 표현된 것일 수 있으며, 그 의미는 후술하는 관련 기재의 구체적 취지에 의하여 적절히 이해될 수 있다.
본 명세서에 있어서, "상에" 및 "위에"라는 표현은 상대적인 위치 개념을 언급하기 위하여 사용되는 것으로서, 언급된 층에 다른 구성 요소 또는 층이 직접적으로 존재하는 경우뿐만 아니라, 그 사이에 다른 층(중간층) 또는 구성 요소가 개재되거나 존재할 수 있고, 또한 언급된 층과의 관계에서 상부에 존재하기는 하나 언급된 층의 표면을 완전히 덮지 않은 경우(예를 들면, 임베디드(embedded) 구조)도 포함할 수 있다. 이와 유사하게, "하측에", "하부에" 및 "아래에"라는 표현 역시 위치에 대한 상대적 개념으로 이해될 수 있을 것이다. 또한, "사이에"라는 표현도 전술한 바와 같이 상대적으로 이해될 수 있고, 이때 종적 또는 횡적 위치 개념으로 파악될 수 있다.
*본 명세서에 있어서, "제1 도전형 반도체" 및 "제2 도전형 반도체" 각각은 "n-형" 또는 "p-형"을 의미할 수 있으며, 전형적으로는 상호 반대되는 도전 특성을 갖는다. 이때, 제1 도전형 반도체로서 의도하지 않은 도핑이 된(unintentionally doped) GaN와 같은 반도체도 가능하다. 보다 바람직하게는, 상기 제1 도전형 반도체가 상대적으로 하측에 위치하는 경우에는 p-형 반도체일 수 있는 한편, 상기 제2 도전형 반도체는 n-형 반도체일 수 있다.
또한, "영역"이라는 용어는 넓은 의미로 이해될 수 있는 바, 예를 들면 "연속적인 층" 구조뿐만 아니라, 다양한 입체 구조물(로드, 중공 실린더 또는 링 등) 또는 이의 구성 부위를 전체적으로 통칭하는 의미로 이해될 수 있으며, 더 나아가 특정 성분 또는 입자(예를 들면, 양자점)가 함유되어 있거나 특정 성분 또는 입자가 규칙적/불규칙적, 그리고 연속적/불연속적으로 분포 또는 형성되어 있는 경우도 포함할 수 있다.
본 발명에 따른 양자점을 이용한 FRET-기반 LED 소자는 상기 LED 소자 내 활성층 영역(active layer region), 보다 구체적으로 양자우물층을 도너로 하고, 양자점을 어셉터로 하여 활성층 영역에서 방출되는 광이 양자점으로 비발광 전달되어 발광하는 FRET 현상을 기반으로 한다.
양자점은 나노 사이즈의 결정으로서, 광학적으로 넓은 흡수 스펙트럼, 좁은 발광 밴드, 우수한 여기 계수, 광표백(photo bleaching)에 대한 우수한 안정성, 사이즈에 따른 스펙트럼 변화(즉, 사이즈 변화에 따라 다른 파장의 빛을 방출하는 특성) 등과 같은 특유의 광학 특성을 갖고 있다. 이와 같이, 양자점의 넓은 흡수 스펙트럼 및 좁은 방출 스펙트럼으로 인하여 FRET 현상을 기반으로 하는 기술 분야(예를 들면, 바이오센서 또는 진단 시스템 내에서 도너(donor) 또는 어셉터(acceptor))로서 이용되고 있다.
FRET 현상은 2가지 형광 물질의 상호작용을 이용한 것으로, 1964년 Forster에 의하여 처음 소개되었다. FRET 현상은 장거리 쌍극자-쌍극자 상호작용에 의하여 하나의 여기된 형광분자(발색단)에서 다른 형광분자(발색단)로 비발광 또는 비복사 과정을 통해 에너지가 전이되는 물리적인 현상이다. 이때 에너지를 주는 분자를 "도너 또는 공여체(Donor)"라 하고, 에너지를 받는 분자를 "어셉터 또는 수용체(Acceptor)"라고 한다. 특정 파장대의 빛을 방출하는 형광 물질인 도너와 도너로부터 방출되는 에너지와 공명을 일으켜 에너지를 흡수할 수 있는 형광 물질인 어셉터가 소정의 거리 이내로 근접하면, 외부에서 도너를 여기시키기 위하여 조사된 빛 에너지가 도너로부터 어셉터로 비복사 전이되어 도너의 고유 파장대의 발광이 감소하고, 도너로부터 에너지를 전달받은 어셉터의 고유 파장대의 빛이 방출된다. 따라서, 어셉터가 Forster 반경 이내에 존재하는 경우, 도너의 방출 강도는 감소한다. FRET 현상은 도너와 어셉터간의 거리가 통상 약 10 nm 이내일 때 일어나는 것으로 알려져 있다. 또한, FRET 현상은 도너의 형광스펙트럼과 어셉터의 흡수스펙트럼이 겹칠수록 잘 일어나는 특징을 갖는다.
본 발명에서와 같이 FRET 현상을 기반으로 LED 소자를 구성할 경우는 종래의 형광체를 이용하는 기술에 비하여 향상된 광추출 효율을 달성할 수 있을 뿐만 아니라 색변환 조절을 통하여 발광 특성을 튜닝(tuning)할 수 있는 장점이 있다.
도 2는 FRET 기반 색변환 원리와 종래기술에 따른 형광체-이용 색변환 원리의 차이점을 도시하는 도면이다.
LED(특히, 청색 LED)의 발광 과정(OUTLED)은 전류 주입-캐리어 재결합-광 추출 과정을 거치게 된다. 상기 과정에서 주입된 캐리어(carrier)의 비발광 재결합 및 광추출 효율 문제가 외부양자효율을 감소시키는 주된 원인이 된다.
형광체를 이용한 색변환에서와 같이 청색 LED 위에 형광체를 코팅하는 경우, 발광 과정(OUTLED + Ph)은 청색 LED 발광과정에 추가하여 형광체 호스트(host)의 EL 광흡수-활성체(activator)로의 에너지 전달-활성체의 발광 과정을 거친다. 이때, 각각의 프로세스는 필연적으로 손실을 초래하므로 복잡한 과정이 내재되어 있을수록 양자효율은 감소하게 된다.
반면, FRET 현상을 이용한 색변환에서와 같이 청색 LED 위에 양자점(특히, 콜로이드 양자점; CQD)을 코팅하는 경우, 발광 과정(OUTFRET)은 단지 에너지전달??CQD의 발광 과정만을 거치게 된다. FRET 과정에서는 활성층 영역에 주입된 전자-홀 쌍(dipole)이 재결합하기 전에 전자-홀 쌍의 결합에너지가 빛을 방출하지 않고 양자점으로 공명전이되고, 양자점은 전이된 에너지를 받아 전자가 여기되면서 발광하게 된다.
따라서, FRET 과정에서는 원리적으로 100%의 색변환이 가능하고, LED 구조의 내부로부터 빛이 방출되는 것이 아니므로 광추출 효율 문제가 없게 된다. 더욱이, 100% FRET 과정에 의하여 발광하는 LED를 제작할 경우, 이론적으로 Foster 도너(활성층)보다 긴 파장의 LED를 제작할 수 있다. 예를 들면, 청색 LED 위에 청색보다 긴 파장의 빛을 방출하는 양자점을 도포하여 청(cyan)/녹(green)/노랑(yellow)/오렌지(orange)/적(red) 등 다양한 색상의 LED를 제작할 수 있는 것이다.
한편, 본 발명의 바람직한 구체예에 따르면, LED 소자 내에서 양자점이 활성층 영역과 FRET 현상을 야기할 수 있도록 양자점 함유 영역이 형성되거나 위치한다. 이때, 하부 도전형 반도체 영역은 p-형으로 구성하고, 상부의 도전형 반도체 영역은 n-형으로 구성할 수 있는데, 특히 LED 소자 내에 InGaN/GaN 단일 또는 다중 양자우물 구조를 갖는 활성층 영역을 구비한 경우에 바람직할 수 있다. 이는 상기 양자우물 구조의 활성층 영역이 비의도적으로 도핑된 n-형으로 존재할 수 있기 때문에 홀 농도가 낮은 p-형 GaN를 상부에 위치시킬 경우에는 p-형 GaN의 두께가 100 nm 이상이 되어야 하는 바, 통상적으로 FRET 현상의 유발에 요구되는 도너와 어셉터 간 거리 요건(약 10 nm 이내)을 충족하기가 실질적으로 곤란하기 때문이다.
상기의 점을 고려하여, 활성층 영역 상에 n-형 반도체 두께를 약 10nm 이내로 조절하고 그 위에 양자점 함유 영역을 형성시킬 수도 있다. 그러나, 충분한 전기적 특성을 확보 필요성 등을 감안하면, 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이의 공간에 양자점 함유 영역을 형성하는 것이 바람직할 수 있다.
이때, 후술하는 구체예에서 설명되는 바와 같이, 복수의 입체 구조물(로드 또는 중공 실린더) 사이의 (수평) 공간에 양자점 함유 영역이 존재하는 경우에도 높이에 따른 상대적 위치 기준에서는 양자점 함유 영역이 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 존재하는 것으로 이해될 수 있다.
한편, 본 발명의 일 구체예에 따르면, LED 소자는 기판 상에 형성할 수 있는 바, 하측 영역을 제1 도전형 반도체 영역이라 할 때, 기판과 제1 도전형 반도체 영역 간의 격자 상수 부정합을 완화하고 2차원적 성장을 유도하기 위하여 선택적으로 완충층(buffer layer)이 그 사이에 형성될 수 있다. 이와 같이 완충층 상에 반도체층을 성장시킬 경우, 이종 기판 상에 직접 성장시킬 경우에 비하여 계면 에너지가 감소하기 때문에 높은 밀도의 핵 생성이 가능하게 되고, 또한 측면성장(lateral growth)의 촉진으로 인하여 평면성장을 촉진하는 장점이 있어, 격자 부정합을 일정 정도 완화시킬 수 있다.
또한, 본 명세서에서 별도의 언급이 없는 한, 도전형 반도체 영역(및 완충층), 활성층 영역의 형성은 통상적인 LED 제조 과정에서 수반되는 층 형성 또는 성장 방식이 특별한 제한 없이 적용될 수 있는 바, 유기금속화학증착법(MOCVD), 분자빔성장법(MBE), 하이드라이드 기상성장법(HVPE) 등을 예시할 수 있으며, 특히 전형적으로는 유기금속화학증착법이 적용될 수 있다. 상기 층 형성 방법은 당업자에 의하여 용이하게 달성될 수 있다.
기판은 당업계에서 LED 제조용으로 알려진 기판, 전형적으로는 반도체 단결정 성장용 기판으로서, 예를 들면, 사파이어, 실리콘 카바이드(SiC), 갈륨비소(GaAs), 질화갈륨(GaN), 실리콘(Si), 갈륨인(GaP), 인듐인(InP), 산화아연(ZnO), MgAl2O4 MgO, LiAlO2, LiGaO2 등과 같이 GaN와 같은 반도체를 적층(epitaxially) 성장시킬 수 있는 기판으로부터 선택할 수 있는 바, 보다 전형적으로는 사파이어 기판을 사용할 수 있다. 또한, 기판의 두께는 이하의 기재에서 별도로 언급하지 않는 한, 전형적으로는 약 100 내지 500 ㎛, 보다 전형적으로는 약 250 내지 450 ㎛ 범위일 수 있으나, 이는 예시적인 의미로 이해되어야 한다.
상기 제1 도전형 반도체, 그리고 활성층 및 제2 도전형 반도체는 특별한 제한 없이 당업계에서 LED 제조용으로 알려진 다양한 반도체 물질(III-V, II-VI 등), 예를 들면 GaN, InN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1 - xN, InxGa1 - xN, InxGa1 - xAs, ZnxCd1 - xS, InZnO(IZO), InSnO2(ITO), ZTO(zinc tin oxide), AZO(Al-doped zinc oxide), In2O3, Ga2O3, InGaZnO(IGZO) 등을 사용할 수 있고, 이들을 단독 또는 조합하여 사용할 수 있다(상기에서, 0<x<1). 이러한 도전형 반도체의 선정에 대하여는 필요시 별도로 언급하기로 한다.
본 발명의 구체예에 있어서, 양자점은 단일 타입의 물질 또는 다른 타입 물질의 코어 및 쉘(또는 캡)으로 이루어질 수 있다.
양자점은 표면적 대 부피 비율이 대단히 커서 구성 원자들의 대부분이 표면에 노출되므로 원자 또는 분자 궤도가 완전히 결합되지 않는 형태로 남게 되고 이는 양자점에 의하여 방출되는 광을 소광하는 결함부위로 작용할 수 있다. 이 때문에 보다 넓은 띠 간격을 갖는 다른 반도체의 셸(shell)을 코어(core)표면에 성장시켜 전자 절연효과를 얻을 수 있다. 더욱이, 쉘은 여기된 코어에 의하여 방출되는 광을 안정화하고 강화시키는 역할을 하며, 바람직하게는 코어보다 높은 밴드 갭을 갖도록 하여 코어를 부동태화(passivation)함으로써 양자점의 여기가 코어로 한정되도록 하고 산화로부터 보호할 뿐만 아니라, Cd/Se이 주변 용액 내로 용출(leeching)되는 것을 방지할 수 있다(타입-1 구조).
본 발명의 구체예에 따르면, 양자점의 사이즈는 전형적으로는 약 0.5 내지 50㎚, 보다 전형적으로는 약 1 내지 40 nm, 특히 전형적으로는 약 1 내지 20 nm 범위이며, 더 나아가 약 1 내지 10 nm 범위로 정할 수도 있다. 예를 들면, CdSe 양자점의 경우 크기가 1 nm 내외일 때, 청색에서부터 8 nm 내외일 때의 적색까지 가시광선 영역의 전체 색깔을 연속적으로 조절할 수 있다. 구체적으로, 코어가 3 nm CdSe인 양자점은 약 520 nm 광을 방출하는 한편, 코어가 5.5 nm CdSe인 양자점은 630 nm 광을 방출한다. 또한, 발광 폭(emission width)은 사이즈 분포에 의하여 영향을 받는다. 또한, 양자점의 형상은 특별히 제한되는 것은 아니며, 구, 로드, 와이어, 피라미드, 입방체 등 다양한 형상을 가질 수 있다. 구 형상을 갖는 것이 바람직하다.
본 발명의 바람직한 구체예에 있어서, 양자점은 Ⅱ-Ⅵ족 반도체 화합물(예를 들면, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, 또는 이들의 조합물), Ⅲ-Ⅴ족 반도체 화합물(예를 들면, GaAs, InGaAs, InP, InAs, 또는 이들의 조합물) 또는 Ⅳ족 반도체 화합물(예를 들면, Ge 또는 Si)일 수 있다. 보다 바람직하게는, Ⅱ-Ⅵ족 반도체 화합물로서 CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe 또는 CdSeTe을, 그리고 Ⅲ-Ⅴ족 반도체 화합물로서 InP, GaP 또는 InAs를 사용할 수 있다. CdSe(코어)/ZnS(쉘), CdSe(코어)/CdZnS(쉘)의 코어/쉘 구조를 갖는 양자점이 바람직하다.
양자점은 공지된 방법, 예를 들면 미국특허번호 제6,207,392호 등에 개시된 방법에 의하여 제조될 수 있다. 대표적인 CdSe 양자점의 예시적인 합성과정을 간략하게 설명하면, Se 전구체(Se의 착화합물, 산화물, 금속 등; 통상 트리옥틸포스핀 셀레나이드(trioctylphosphine selenide) 또는 트리부틸포스핀 셀레나이드(tributylphosphine selenide)를 Cd 전구체(Cd의 착화합물, 산화물, 금속 등; 통상 디메틸 카드뮴(dimethyl cadmium) 또는 카드뮴 오레이트(cadmium oleate))와 배위 리간드(트리옥틸포스핀 옥사이드(trioctylphosphine oxide)와 같은 탄소수 5 내지 20의 알킬포스핀 또는 헥사데실아민(hexadecylamine)과 같은 탄소수 5 내지 20의 알킬아민)를 함유한 뜨거운 용액(예를 들면, 약 300℃)에 천천히 주입하면 CdSe 나노결정 코어가 생성된다. 배위 리간드는 성장하는 결정의 표면에 있는 금속이온에 결합하여 용액 중에서 결정을 안정화시키고 성장속도를 조절하는 역할을 한다. 양자점이 원하는 사이즈에 도달하면 온도를 실온으로 낮추어 성장을 중지시킨다.
또한, 쉘, 예를 들면 ZnS 쉘의 경우, 당업계에서 알려진 방식에 따라 상기 코어의 표면에 성장시킬 수 있는 바, 양자점의 쉘 형성 방법은, 예를 들면, 미국특허출원번호 제08/969,302호 등에 예시되어 있다. 쉘 형성 과정 중 코어의 흡수 스펙트럼을 모니터링하면서 반응 혼합물의 온도를 조절함으로써 높은 방출 양자 효율 및 좁은 사이즈 분포를 갖는 쉘을 형성하는 것이 바람직하다.
택일적으로, 양자점은 유체(예를 들면, 톨루엔 또는 헥산과 같은 유기 용매) 내에 응집하거나 침전하지 않고 분산된 상태로 존재하는 콜로이드 상태(예를 들면, 약 40 내지 50 mg/40 ml)에서 사용되는 것이 바람직한데, 앞서 기술한 바와 같이 이를 콜로이드 양자점(CQD)이라고 하며, 필요한 경우에는 희석하여 사용할 수 있다. 상술한 콜로이드 양자점은 직접 제조될 수 있지만, 현재 시판 중인 제품을 사용할 수도 있다(예를 들면, QDsolution사의 CS501).
한편, LED 소자 내에 양자점 함유 영역을 형성함에 있어서, 예를 들면 활성층 영역과 제2 도전형 반도체 영역(상부 반도체 영역) 사이에 양자점을 위치시키는 경우 등에 있어서, MOCVD와 같은 고온 성장 방식(전형적으로, 약 800 내지 1200℃)으로 제2 도전형 반도체 영역을 성장 형성시킬 경우에는 양자점의 밴드 갭에 영향을 주거나 손상시킬 수 있다. 이하에서는 이러한 문제점을 해소할 수 있을 뿐만 아니라, 양자 효율 및 광추출 효율을 향상시킬 수 있는 FRET-기반 LED 소자를 기술한다.
도 3은 본 발명의 일 구체예에 따른 양자점을 이용한 FRET-기반 LED 소자를 제조하는 공정을 순차적으로 도시하는 도면이다.
기판(101) 상에 제1 도전형 반도체 층(102)을 형성하는데, 이때 제1 도전형 반도체 층(102)은 p-형 반도체 층, 전형적으로 p-GaN 층일 수 있다. 상기 제1 도전형 반도체 층의 두께는 전형적으로 약 10 내지 1000 nm, 보다 전형적으로 약 100 내지 500 nm 범위일 수 있는 바, 본 발명이 반드시 이에 한정되는 것은 아니다.
그 다음, 제1 도전형 반도체 층(102) 상에 활성층(103)을 형성하는데, 본 발명의 바람직한 구체예에 따르면, 상기 활성층은 GaN, AlN, InN, InGaN, AlGaN, InAlGaN 등으로부터 선택되는 적어도 2가지 재질로 이루어질 수 있다. 이 중 에너지 밴드 갭이 작은 물질을 양자우물(quantum well)로 하고, 에너지 밴드 갭이 큰 물질을 양자 배리어(quantum barrier)로 구성할 수 있으며, 단일 또는 다중양자우물구조 모두 가능하다. 또한, 예를 들면 상기 양자우물의 두께는 약 1 내지 4 nm, 그리고 양자 배리어의 두께는 약 2 내지 20 nm로 조절할 수 있으나, 본 발명이 반드시 이에 한정되는 것은 아니다. 다만, 최종 양자 배리어 두께(즉, 양자점 함유 영역과 가장 근접하는 양자 배리어의 두께)의 경우, FRET 현상을 유도하는데 적합하도록 약 10 nm 이내, 바람직하게는 약 7 nm 이내, 보다 바람직하게는 약 5 nm 이내로 조절하는 것이 바람직하다.
이후, 상기 활성층(103) 상에 양자점 층(104)을 형성한다. 이때, 양자점 층(104)을 양자점 함유 영역으로 언급할 수 있다. 전술한 바와 같이, 콜로이드 양자점을 사용하여 도포 또는 코팅하는 것이 바람직하다.
양자점의 도포 또는 코팅을 위하여, 다음과 같은 방식을 예시할 수 있다:
(i) 양자점 콜로이드를 드롭렛(droplet) 방식으로 시편 상에 떨어뜨린 후 건조(전형적으로, 약 50 내지 300℃의 건조 온도)시킨다.
(ii) 양자점 콜로이드를 사용하여 스핀 코팅한다.
(iii) 소위, 고분자전해질(polyelecrolyte)를 이용하여 LBL(layer-by-layer) 방식으로 층을 형성하는 방식을 들 수 있다.
특히, 방식 (iii)의 경우, 일반적으로 시판 중인 양자점 콜로이드가 함께 함유된 고분자 등에 의하여 약간의 전하를 띄고 있는 점을 이용하여, 이와 반대되는 전하를 갖는 고분자 전해질 층을 형성하고 정전기적 인력에 의하여 양자점을 고정시켜 일종의 층(다수의 양자점이 활성층 상에 분포된 상태)을 형성할 수 있다. 이와 같이 형성된 양자점 층(104)의 두께는, 예를 들면 약 1 내지 10 nm 범위일 수 있다. 필요시, 디핑(dipping)에 의한 세척(rinse)을 수행한 다음, 상기 단계를 수회 반복할 수도 있다. 이러한, LBL 방식은 예를 들면 Vol. 41, No. 12, December 2008, 1831-1841, ACCOUNTS OF CHEMICAL RESEARCH에 상세히 기재되어 있는 바, 상기 문헌은 본 발명의 참고문헌으로 포함된다.
양자점 층(104)이 형성된 후에는 제2 도전형 반도체 층(105)이 형성된다. 본 발명의 바람직한 구체예에 있어서, 전술한 바와 같이 상기 제2 도전형 반도체 층(105)은 그 형성 과정에서 양자점의 밴드 갭 특성을 변화시키지 않는 공정(예를 들면, 스퍼터링, IBD, MBE 등)을 이용할 수 있는 재질, 대표적으로 ZnO를 사용할 수 있다. ZnO는 넓은 밴드 갭(wide band gap)을 갖는 물질로서 GaN과 유사한 구조 및 특성을 갖고 있을 뿐만 아니라, 저온 성장이 가능하다.
특히, 제1 도전형 반도체 층이 p-형인 경우에는 상기 제2 도전형 반도체 층을 바람직하게는 n-형 ZnO로 구성할 수 있다. 상기 제2 도전형 반도체 층(105)의 두께는, 전형적으로 약 10 내지 1000 nm, 보다 전형적으로는 약 50 내지 500 nm 범위일 수 있다.
n-형 ZnO의 경우, 특히 스퍼터링(dc 스퍼터링, rf 스퍼터링, 반응성 스퍼터링 등)에 의하여 층 형성하는데 적합하다. rf 스퍼터링의 경우, 성장 분위기는 O2/Ar+O2 비가 약 0 내지 1 범위 일 수 있다(압력: 예를 들면, 약 10-3 내지 10-2 Torr). 이때, 산소는 반응 가스로 작용하는 한편, 아르곤은 스퍼터링 강화 가스로 작용한다. dc 스퍼터링의 경우, Ar+O2 가스 혼합물 내에서 Zn 타겟으로부터 ZnO를 성장시킬 수 있다. 스퍼터링은 비교적 저온(상온 내지 약 150 ℃)에서 수행될 수 있기 때문에 양자점에 대한 영향이 작을 뿐만 아니라, 성장 과정에서 양자점의 손상을 억제할 수 있다.
상기 과정 이후에는 전기적 인가를 위한 전극(106, 107)을 형성할 수 있는데, 예를 들면 백금(Pt), 팔라듐(Pd), 금(Au), 니켈/금(Ni/Au) 등을 단독으로 또는 조합하여 사용할 수 있다. 이와 같은 전극 패턴 형성을 위하여 당업계에 알려진 방식, 예를 들면 포토레지스트 패턴화-에칭과 같은 통상의 방식이 수행될 수 있다. 이외에도, 제2 도전형 반도체층(105)에 전극(106, 107)을 형성하기에 앞서, 전류 확산층을 선택적으로 도입할 수도 있다.
도 4는 본 발명의 다른 구체예에 따른 양자점을 이용한 FRET-기반 LED 소자를 제조하는 공정을 순차적으로 도시하는 도면이다.
상기 구체예는 LED 소자 내에 로드(nanorod) 구조를 형성한 것으로서, 종래의 평면형(planar) 구조에서 야기되는 양자효율 저하 요인의 영향을 상당 수준 완화시킬 수 있으며, FRET 현상에 의하여 광추출 효율의 개선 효과를 달성할 수 있다. 본 구체예에 따라 로드 구조, 특히 나노로드 구조가 형성된 FRET-기반 LED 소자의 제조방법은 하기와 같다.
먼저, 도 4a에 도시된 바와 같이, 기판(201) 상에 아래로부터 제1 도전형 반도체층(202), 활성층(203) 및 제2 도전형 반도체층(205)을 순차적으로 형성한 적층 구조를 포함하는 LED 구조물이 제공된다. 상기 LED 구조물을 구성하는 각각의 층의 치수(dimension)에 대한 예시는 하기 표 1과 같다.
제1 도전형 반도체층 활성층(우물:배리어) 제2 도전형 반도체층
두께 약 50 nm 내지 10 ㎛, 바람직하게는 약 100∼500nm - 우물
약 1∼4 nm, 바람직하게는 약 2.5∼3 nm

- 배리어
약 4∼20 nm, 바람직하게는 약 7∼15 nm		 약 5∼500 nm,
바람직하게는 약 100∼300 nm
*그 다음, 도 4b에 도시된 바와 같이, 바람직하게는 LED 구조물을 제1 도전형 반도체층의 일부 두께까지 선택적으로 제거함으로써 복수의 로드, 바람직하게는 나노로드를 형성하는 공정이 수행된다. 본 명세서에 있어서, "나노로드(nanorod)"는 직경이 1,000 nm 이하, 전형적으로는 수 나노미터 내지 수백 나노미터 범위인 막대 형상을 의미할 수 있다.
LED 구조물의 선택적 제거를 위하여 대표적으로 나노 패터닝 기술을 이용한 선택적 에칭 공정이 적용될 수 있다. 이러한 선택적 에칭 공정을 위하여, 전자빔 (electron-beam) 리소그래피(lithography), 집속이온빔(focused ion beam, FIB) 리소그래피, 나노 임프린트법(nano-imprint), SiO2 나노 파티클을 이용한 마스크 형성법, 자기 응집성 금속 마스크법(self-assembled metal mask) 등의 마스크 패턴화 방법이 적용 가능하다. 또한, 마스크 형성 후 에칭 방법으로는 건식 에칭법, 예를 들면 반응성 이온 에칭법(reactive ion etching; RIE), 유도 결합 플라즈마 반응성 이온 에칭(inductively coupled plasma reactive ion etching; ICP-RIE), 화학적 이온 빔 에칭(chemically assisted ion beam etching; CAIBE) 등을 이용할 수 있다.
도 5는 도 4에 도시된 구체예에서 나노로드 구조를 형성하는 공정을 순차적으로 도시하는 도면이다.
5a에 도시된 바와 같이, 제2 도전형 반도체층(205) 상에 중간층(interlayer; 215) 및 금속층(216)을 순차 형성한다. 상기 중간층(215)은 바람직하게는 하부층으로 영향을 주지 않고, 후속 열처리 과정에서 그 위에 금속 나노 도트(nanodot) 패턴을 용이하게 형성하며, 그리고 추후 쉽게 제거할 수 있는 실리카(SiO2), 질화규소(Si3N4) 등으로 구성할 수 있으며, 보다 바람직하게는 실리카 층이다. 상기 층은 공지의 방법, 예를 들면 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition; PECVD)에 의하여 형성할 수 있다. 이때, 상기 중간층(215)은 바람직하게는 약 10 내지 1,000 ㎚, 보다 바람직하게는 약 50 내지 100㎚ 범위의 두께로 형성할 수 있다.
상기 금속층(216)은 바람직하게는 금(Au), 은(Ag), 니켈(Ni), 코발트(Co), 철(Fe), 구리(Cu), 백금(Pt), 팔라듐(Pd), 알루미늄(Al) 또는 이들의 조합, 보다 바람직하게는 니켈(Ni)을 사용하여, 바람직하게는 약 5 내지 100 ㎚, 보다 바람직하게는 약 5 내지 15 ㎚ 두께의 박막(thin film) 형태로 형성할 수 있다. 이때, 금속층의 형성을 위하여 전자-빔 증발 시스템(electron-beam evaporation system), 예를 들면 전자-빔 코터(e-beam coater)을 이용할 수 있다.
도 5b에 도시된 바와 같이, 중간층(215) 및 금속층(216)이 형성된 후에는 중간층(215) 상에 복수의 금속 나노 도트(nanodot; 216')가 분포된 패턴을 형성한다. 즉, 열처리를 하게 되면, 박막 형태로 존재하는 금속층이 용융되어 상기 중간층(215) 상에 나노 사이즈의 자기 응집성 덩어리, 즉 금속 나노 도트(216')를 형성하는 원리를 이용한 것이다. 이러한 열처리 과정은 어닐링(annealing), 보다 전형적으로는 RTA(rapid thermal annealing) 과정으로서, 상기 금속층(216)을 구성하는 금속의 융점 등을 고려하여, 바람직하게는 약 500 내지 1000 ℃, 보다 바람직하게는 약 700 내지 900 ℃의 온도, 질소 분위기 및 약 1 내지 6 분의 시간 조건 하에서 선정하여 수행될 수 있다.
상기와 같이 형성된 복수의 금속 나노 도트(216')는 바람직하게는 약 10 내지 900 nm, 보다 바람직하게는 약 50 내지 300 nm, 더욱 바람직하게는 약 100 내지 200 nm의 폭(직경)을 가지면서 상기 중간층 상에 분포 형성된다. 또한, 각각의 금속 나노 도트(216') 간의 간격은 전형적으로 약 50 내지 500 nm, 보다 전형적으로는 약 100 내지 250 nm 범위이다.
도 5c에 도시된 바와 같이, 금속 나노 도트를 일종의 마스크로 하여 앞서 언급된 방식을 통하여 수직으로 에칭을 수행한다. 예를 들면, ICP-RIE를 이용하는 경우에는 선택비(selectivity), 식각률(etch rate) 등의 공정 파라미터를 적절히 조절하여 금속 나노 도트(216')의 에칭을 억제하면서 LED 구조물의 구성층을 에칭하는 것이 바람직하다. 예를 들면, 중간층(215)의 에칭의 경우 ICP-F를 사용하여 약 70 내지 120초 동안 수행될 수 있으며, 하부의 제2 도전형 반도체층(205), 활성층(203) 및 제1 도전형 반도체층(202)의 경우 ICP-CL을 이용하여 약 200 내지 400초 동안 수행될 수 있다. 이러한 공정 조건은 예시적인 의미로서, 본 발명이 이에 한정되는 것은 아님이 명백하다.
한편, 에칭되는 깊이에 따라 나노로드의 길이가 정하여지는데, 이때 기판(201) 위의 제1 도전형 반도체층(202)의 일부 깊이까지만 에칭하는 것이 바람직하다. 이와 같이, 기판(201) 상에서 제1 도전형 반도체 층(202)의 선택적 에칭 처리되지 않은 잔여층의 두께는 소자의 요구 특성을 고려하여 조절할 수 있으며, 예를 들면 약 40 내지 9,500 nm, 바람직하게는 약 100 내지 2,000 nm 범위일 수 있다.
상기 과정을 통하여, 개별 금속 나노 도트(216')의 마스크에 대응하는 사이즈를 갖는 나노로드가 형성되는데, 이와 같이 서로 이격하면서 배열된 복수의 나노로드의 하측 면이 선택적 제거(에칭) 처리되지 않은 상기 제1 도전형 반도체층의 잔여층과 일체화되어 있는 나노로드 구조를 갖게 된다. 이때, 나노로드는 아래로부터 제1 도전형 반도체 영역(202'), 활성층 영역(203') 및 제2 도전형 반도체 영역(205')을 포함하며, 이론상으로는 상기 금속 나노 도트의 폭(직경)에 상당하는 폭을 갖게 된다. 또한, 개별 금속 나노 도트(216') 사이의 거리는 나노로드 사이의 간격에 상당할 것이다. 또한, 상술한 자기 응집성 금속 마스크 패턴이 형성되지 않은 영역은 상술한 에칭에 의하여 식각되어 추후 오믹 접합용 전극 형성을 위한 영역을 형성할 것이다.
도 5d에 도시된 바와 같이, 선택적 제거(또는 에칭) 공정이 수행된 후에는 마스크 형성에 관여된 층, 즉 중간층(215') 및 금속 나노 도트(216')를 제거하는 과정이 수행된다. 이를 위하여, 당업계에서 알려진 리프트-오프(lift-off) 방식 등을 이용할 수 있는 바, 예를 들면, HF, 버퍼 산화에칭(Buffered Oxide Etchant, HF+NH4F 혼합물; BOE) 등을 사용하여 중간층(215')을 제거함으로써 마스크 영역을 제거할 수 있다.
상기와 같이 형성된 나노로드의 치수(dimension)는 사용된 LED 구조물을 구성하는 개별층의 두께, 에칭 공정, 리프트-오프 조건 등에 따라 변할 수 있으며, 예를 들면, 바람직하게는 약 10 내지 900 nm, 보다 바람직하게는 약 50 내지 300 nm의 직경(폭)을 갖고 약 20 nm 내지 5 ㎛ 범위의 길이를 갖는 나노로드를 제작할 수 있다. 이때, 면 비(나노로드의 폭에 대한 길이의 비)는 약 1 내지 100의 범위일 수 있다. 이러한 나노로드의 치수 범위는 예시적인 의미로서 본 발명이 이에 한정되지 않음은 명백하다.
다만, 후술하는 바와 같이 상기 나노로드 사이에 위치하는 양자점 함유 영역 내의 양자점이 측면 방향에 위치하는 활성층(203')과 작용하여 FRET 현상을 유발할 수 있고, 나노로드 사이에 효과적으로 양자점 함유 영역이 형성될 수 있도록 치수를 결정하는 것이 바람직하다.
그 다음 단계로서, 양자점 층(204)를 형성하는데, 구체적인 방식은 이미 기술하였으므로 생략하기로 한다. 다만, 양자점 층(204)의 두께는 나노로드 높이 및 FRET 유발의 용이성 등을 종합적으로 고려하여 정하는 것이 바람직하다. 양자점 층(204)의 두께는, 예를 들면 약 10 내지 500 nm, 보다 전형적으로는 약 30 내지 300 nm 범위 내에서 정할 수 있다.
이후, 양자점을 나노로드 사이에 고정시키고, 빈 공간을 충진하거나 평탄화하기 위하여, 바람직하게는 SOG(spin-on-coating) 테크닉을 이용한다. SOG는 액상(바람직하게는 투명액체)으로 도포되어 실리카(SiO2)와 유사한 특성을 갖는 글래스 층을 형성하도록 경화될 수 있는 글래스 타입을 의미하며, 통상 반도체 분야에서 유전 물질로 사용되고 있다.
상기 구체예에 따르면, SOG 용액은 통상의 SOG 테크닉을 통하여 나노로드 사이에 적용될 수 있다. 예를 들면, 포토레지스트와 동일한 방식으로 SOG를 도포하고(전형적으로, 약 2,500 내지 3,500 rpm에서 스핀 코팅), 베이킹한다. 이때, 베이킹 단계는 가열 플레이트(heat plate)의 수에 따라, 단계별로 수행될 수 있는데, 예를 들면 가열 플레이트가 1개인 경우에는 전형적으로 약 130 내지 160℃에서 약 0.5 내지 1.5분 동안, 보다 전형적으로는 약 150℃에서 약 1분 동안 베이킹할 수 있다. 물론, 가열 플레이트가 2 이상인 경우, 점차적으로 가열 플레이트의 온도를 높여 베이킹할 수 있다. 베이킹 단계가 종료되면, 예를 들면 질소 분위기 하에서 경화시킬 수 있다.
이때, 양자점 함유 영역은 양자점 층(204)과 SOG 물질(210)로 이루어지며, 전체적으로 나노로드의 상면보다 낮은 높이로 형성되는 것이 바람직하다..
도 4e는 나노로드 구조 상에 투명성 전극층(211)이 형성된 태양을 도시하는 도면이다.
본 발명에서 개별 나노로드마다 독립적인 전극이 형성되는 것을 배제하는 것은 아니지만, 도시된 바와 같이, 투명성 전극층(211)은 나노로드 구조의 상측 면, 즉 나노로드의 제2 도전형 반도체 영역(205') 상에서 횡으로 연장 형성되도록 구성하는 것이 바람직하다. 그 결과, 복수의 나노로드의 제2 도전형 반도체 영역(205') 각각은 투명성 전극층(211)과 전기적으로 연결될 것이다. 상기 투명성 전극층의 두께(즉, 나노로드 상면과 전극 상면 간의 거리)는 전형적으로 약 100 내지 300㎚ 범위 내에서 사용하는 전극 재질을 고려하여 결정할 수 있다. 상기 전극 두께 범위는 예시적 의미로 이해되어야 하며, 최종 나노로드 LED가 적용되는 구체적인 기술 분야의 특성 등을 고려하여 변경될 수도 있다.
본 발명의 일 구체예에 따르면, 상기 투명성 전극 재질의 예는 투명 전도성 산화물(transparent conductive oxide; TCO)로서, 바람직하게는 산화인듐주석(indium tin oxide), 산화인듐아연(indium zinc oxide), 산화갈륨아연(gallium zinc oxide), 산화알루미늄 아연(aluminum zinc oxide) 또는 이들의 조합이다. 상기 투명성 전극을 형성하는 방법은 특별히 제한되는 것이 아니며, 종래에 알려진 화학증착법(CVD), 스퍼터링법(sputtering), 반응성 증착법(reactive evaporation) 등을 이용할 수 있다.
이외에도, 도 4f에 도시된 바와 같이, 오믹 접합을 위하여 패턴화된 금속 전극(206, 207)을 더 형성할 수 있다. 이때, 금속 전극으로서 백금(Pt), 금(Au), 팔라듐(Pd), 니켈/금(Ni/Au) 등을 단독으로 조합하여 사용할 수 있다.
도 6은 도 4에 도시된 구체예의 변형예로서 로드 형상 대신에 중공 실린더 또는 링 형상의 구조를 형성시킨 양자점을 이용한 FRET-기반 LED 소자를 도시하는 도면이다.
상기 도시된 구체예의 경우, 기본적인 LED의 제작 방식은 전술한 FRET-기반 나노로드 LED 소자의 제조와 유사하다. 다만, 복수의 중공 실린더 또는 링 구조물을 형성하기 위하여, 전형적인 포토레지스트 마스크 패턴화-에칭 방식을 이용할 수 있다.
상기 마스크 패턴의 외경, 패턴 간 간격 및 내경은 마이크로 사이즈를 가질 수 있는 바, "마이크로 사이즈"는 약 1 ㎛ 내지 수 ㎛ 범위를 의미할 수 있다. 예를 들면, 상기 마스크 패턴의 외경 및 패턴 간 간격은 약 2 내지 10 ㎛ 범위일 수 있고, 내경은 약 1 내지 8 ㎛ 범위일 수 있다. 이 경우, 이론적으로 중공 실린더의 외경 및 내경은 각각 약 2 내지 10 ㎛ 및 약 1 내지 8㎛ 범위이고, 중공 실린더 간 간격은 약 2 내지 10 ㎛에 상당할 것이다. 이러한 수치 범위는 예시적인 의미로 이해되어야 하는 바, 다양한 치수의 중공 실린더 형상이 가능하며, 더 나아가 나노 사이즈의 중공 실린더도 본 발명에 적용될 수 있음은 자명하다.
다른 층 구성, 예를 들면 기판(301), 제1 도전형 반도체 층(302), 활성층(303), 제2 도전형 반도체 층(305), 양자점 층(304), SOG 물질(310), 투명 전도성 층(311), 전극(306, 307) 등에 관한 세부 사항 역시 전술한 바와 같다.
다른 양상에서 본 발명은 표면 플라즈몬 형상을 유도할 수 있는 금속 나노 입자를 포함한다. 상기 나노입자는 앞에서 상술한 양자점 함유 영역에 위치할 수 있다. 즉, 상기 나노입자는 LED 소자 내에서 상기 제 1도전형 반도체 영역과 제 2 도전체 반도체 영역 상이에 위치할 수 있다.
본 발명의 LED 소자는 제1 도전형 반도체 영역 ; 제2 도전형 반도체 영역; 상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역; 및 양자점 및 금속 나노입자 함유 영역; 을 포함하는 LED 소자로서, 상기 활성층 영역을 도너(donor)로 하고 상기 양자점을 어셉터(acceptor)로 하는 FRET 현상이 유발되고, 상기 활성층의 발광으로 금속나노 입자 주위에 표면 플라즈몬 공명 현상이 유도되고, 상기 양자점 함유 영역은 상기 LED 소자 내에서 상기 제1 도전형 반도체 영역과 상기 제2 도전형 반도체 영역 사이에 위치한다.
도 7은 양자점 및 나노입자가 제1 도전형 반도체 영역과 상기 제2 도전형 반도체 영역 사이에 함유된 LED 소자를 나타낸다. 도 7을 참고하면, LED 소자는 기판(101), 제 1 도전형 반도체(102), 활성층(103) 양자점(104) 및 금속 나노입자(108), 제 2 도전형 반도체를 포함한다. 상기 활성층 상에 양자점(104) 및 금속 나노입자(108)가 형성된다.
표면 플라즈몬(surface plasmon)은 금속 입자 표면에 존재하는 전자들의 집단적인 진동으로서, 금속과 유전체(공기 또는 반도체 등)의 경계, 즉 두 물질의 경계면인 아주 작은 영역에 국한되어 그 경계면을 따라 진행하는 표면 전자기파로 알려져 있다.
상기 금속 나노입자는 팔라듐(Pd), 알루미늄(Al), 은(Ag), 백금(Pt), 구리(Cu), 금(Au), 크롬(Cr) 등을 단독으로 또는 조합하여 사용할 수 있다. 바람직하게는, 은(Ag) 또는 금(Au), 가장 바람직하게는 은(Ag)을 사용할 수 있다. 상기 나열된 금속은 예시적 목적을 위한 것으로, 본 발명이 반드시 이에 한정되는 것은 아님은 명백하다.
상기 금속 나노입자는 코어-쉘 타입의 금속 나노입자일 수 있다. 상기 금속나노 입자의 코어로는 앞에서 언급된 금속을 사용할 수 있으며, 쉘로는 실리카(SiO2), 산화주석(SnO2), 티타니아(TiO2), 지르코니아(ZrO2), 알루미나(Al2O3) 등이 될 수 있다.
상기 금속 나노입자의 사이즈는 특별히 한정되는 것은 아니며, 활성층의 발광 파장에 따라 변경될 수 있다. 일예로, 상기 금속 나노입자 입자의 사이즈는 10~300㎚이하, 바람직하게는 50 내지 200nm, 보다 바람직하게는 50 내지 100nm 범위이다.
상기 금속 나노입자에서 표면 플라즈몬 공명 효과를 얻기 위해서 입사광의 파장, 금속과 접촉하는 물질의 굴절률 등을 고려할 수 있다.
도 7에 본 발명의 양자점 및 금속 나노입자 함유 LED소자의 구현예들이 도시되어 있다. 도 7의 제조방법에 대해서는 도 3의 도시된 방법을 참고할 수 있다. 도 7의(a)는 양자점과 금속나노입자가 활성층 상에 함께 형성될 수 있음을 나타낸다. 일예로서, 양자점과 금속나노입자를 함께 균일하게 분산시켜 스프레이, 드롭캐스팅, 자기조립, 스핀코팅, 딥코팅, 닥터블레이드, 프린팅, 화학적 용액성장법(chemical bath deposition) 및 스퍼터링 중에서 선택된 어느 하나의 방법을 사용하여 코팅한 후에 25 내지 170°C에서 건조하는 방법으로 이루어질 수 있다.
도 7의(b)는 금속나노입자(108) 상에 양자점(104)이 형성될 수 있음을 보여준다. 상기 금속나노 입자의 분산물(콜로이드)을 액적(droplet) 방식으로 상기 활성층(103)에 떨어뜨린 후, 바람직하게는 약 50 내지 300℃, 보다 바람직하게는 약 70 내지 150℃에서 건조시킨다. 택일적으로, 금속 나노입자 분산물을 사용한 스핀 코팅 방식으로 형성할 수 있다. 상기 양자점(104)는 상기 금속나노입자(108) 상에 코팅되어 형성될 수 있다.
도 7의(c)는 금속 필름 상에 상기 양자점(104)이 형성될 수 있음을 보여준다. 상기 금속(018) 필름은 공지된 방법, 즉 스프레이, 드롭캐스팅, 자기조립, 스핀코팅, 딥코팅, 닥터블레이드, 프린팅, 화학적 용액성장법(chemical bath deposition) 및 스퍼터링 중에서 선택된 어느 하나의 방법을 사용하여 활성층 상에 형성될 수 있다. 이어서 양자점을 금속 필름상에 코팅한다.
도 7의 (d)는 금속 필름을 코팅한 후 어닐링하여 금속나노입자층(108)을 형성한 후 상기 양자점을 형성시킨 구조를 나타낸다.
본 발명에 의한 양자점 및 금속 나노입자 함유 LED소자의 구현예들은 도 7에 한정되는 것은 아니며, 예를 들면, 상기 도 4 내지 6의 양자점 함유 영역에 금속나노 입자가 위치할 수 있다.
본 발명의 실시예에서, 활성층에서 발광된 빛에 의해 금속나노입자(108) 주위에 표면 플라즈몬 공명현상이 일어난다. 이에 따라 나노입자 근접영역에는 국부화된 강한 전자기장이 유도되며 유도된 전자기장이 상기 근접 영역 내 존재하는 양자점에 영향을 주어 FRET 효율을 증가시킬 수 있다. 또한, 표면 플라즈몬 공명 현상에 의해 활성층에서 발광된 빛의 세기가 증폭되어 양자점의 발광효율을 높일 수 있다.
본 발명의 단순한 변형 내지 변경은 이 분야의 통상의 지식을 가진 자에 의하여 용이하게 이용될 수 있으며, 이러한 변형이나 변경은 모두 본 발명의 영역에 포함되는 것으로 볼 수 있다.
1: 기판 2: n-형 반도체 층
3: 활성층 4: p-형 반도체 층
5: p-전극 6: n-전극
101, 201, 301: 기판
102. 202, 202', 302: 제1 도전형 반도체 층
103, 203, 203', 303: 활성층
104, 204, 304: 양자점 층
105, 205, 205', 305: 제2 도전형 반도체 층
106, 107, 206, 207, 306, 307: 전극
108 : 금속나노입자
210, 310: SOG(spin-on-glass)
211, 311: 투명성 전극층
215: 중간층
216: 금속층
216': 금속 나노 도트

Claims (16)

  1. 제1 도전형 반도체 영역;
    제2 도전형 반도체 영역;
    상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역; 및
    양자점 함유 영역;
    을 포함하는 LED 소자로서,
    상기 활성층 영역을 도너(donor)로 하고 상기 양자점을 어셉터(acceptor)로 하는 FRET 현상이 유발되고,
    상기 양자점 함유 영역은 상기 LED 소자 내에서 상기 제1 도전형 반도체 영역과 상기 제2 도전형 반도체 영역 사이에 위치하는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체 영역은 하부 반도체 영역으로서 p-형 반도체 재질이고, 상기 제2 도전형 반도체 영역은 상부 반도체 영역으로서 n-형 반도체 재질인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  3. 제1항에 있어서,
    상기 양자점과 상기 활성층 영역 간의 거리는 10 nm 이내인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  4. 제1항에 있어서,
    상기 LED 소자는 상기 양자점 함유영역에 금속 나노입자를 추가로 포함하는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  5. 제1항에 있어서,
    상기 양자점의 사이즈는 0.5 내지 50 nm 범위인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  6. 제1항에 있어서,
    상기 LED 소자는 상기 양자점의 사이즈에 따라 200 내지 1770 nm 파장 범위의 발광 대역을 갖는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  7. 제1항에 있어서,
    상기 제1 도전형 반도체 및 제2 도전형 반도체는 GaN, InN, AlN, InP, InS, GaAs, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, ZnO, AlxGa1 - xN, InxGa1 - xN, InxGa1 -xAs, ZnxCd1 -x, InZnO(IZO), InSnO2(ITO), ZTO(zinc tin oxide), AZO(Al-doped zinc oxide), In2O3, Ga2O3 , InGaZnO(IGZO) 또는 이들의 조합인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자:
    상기에서, 0<x<1.
  8. 제1 도전형 반도체 영역;
    제2 도전형 반도체 영역;
    상기 제1 도전형 반도체 영역과 제2 도전형 반도체 영역 사이에 형성된 활성층 영역; 및
    상기 제2 도전형 반도체 영역과 상기 활성층 영역 사이에 형성된 양자점 함유 영역;
    을 포함하는 LED 소자로서,
    상기 활성층 영역을 도너(donor)로 하고 상기 양자점을 어셉터(acceptor)로 하는 FRET 현상이 유발되는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  9. 제8항에 있어서,
    상기 제1 도전형 반도체 영역 및 제2 도전형 반도체 영역은 각각 하부 도전형 반도체 영역 및 상부 도전형 반도체 영역으로서, 상기 제1 도전형 반도체 영역과 상기 제2 도전형 반도체 영역이 서로 상이한 재질이고,
    상기 제1 도전형 반도체 영역은 p-형 GaN 재질이고, 상기 제2 도전형 반도체 영역은 n-형 ZnO, InZnO(IZO), InSnO2(ITO), InGaZnO(IGZO) 재질인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  10. 제8항에 있어서,
    상기 LED 소자는 상기 양자점 함유영역에 금속 나노입자를 추가로 포함하는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  11. 제8항에 있어서,
    상기 활성층 영역은 양자우물과 양자 배리어로 이루어지는 단일 또는 다중양자우물 구조를 갖고, 상기 양자점 함유 영역과 가장 근접하는 양자 배리어의 두께가 10 nm 이내인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  12. 상호 이격되어 배열되고, 아래로부터 순차적으로 제1 도전형 반도체 영역, 활성층 영역 및 제2 도전형 반도체 영역을 포함하는 복수의 입체 구조물 영역;
    상기 입체 구조물 사이에 형성된 양자점 함유 영역; 및
    상기 입체 구조물 영역 위에 형성된 투명 전도성 영역;
    을 포함하는 LED 소자로서,
    상기 활성층 영역을 도너(donor)로 하고 상기 양자점을 어셉터(acceptor)로 하는 FRET 현상이 유발되는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  13. 제12항에 있어서, 상기 입체 구조물은 마이크로 또는 나노 사이즈의 로드, 와이어, 팁, 기둥, 또는 중공 실린더 형상인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  14. 제13항에 있어서,
    상기 복수의 입체 구조물 각각은 로드 형상으로서, 직경이 10 내지 900 nm, 길이가 20 nm 내지 5 ㎛, 그리고 로드 사이의 간격이 50 내지 500 nm 범위인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  15. 제13항에 있어서,
    상기 복수의 입체 구조물 각각은 중공 실린더 형상으로서, 상기 중공 실린더의 외경 및 내경이 각각 2 내지 10㎛ 및 1 내지 8㎛ 범위이고, 상기 중공 실린더 간 간격이 2 내지 10㎛ 범위인 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
  16. 제12항에 있어서,
    상기 양자점 함유 영역은 양자점, 금속나노입자 및 SOG 물질을 포함하는 것을 특징으로 하는 양자점을 이용한 FRET 기반 LED 소자.
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