KR20110107116A - Semiconductor package and method of manufacturing thereof - Google Patents

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Abstract

반도체 패키지가 개시되어 있다. 반도체 패키지는 동일 평면 상에 둘이 나란히 배치되며, 각각 일면에 제1 본딩패드를 갖는 제1 반도체 칩, 상기 제1 본딩패드에 연결되고, 볼랜드를 갖는 재배선, 및 상기 볼랜드에 부착된 외부접속단자를 갖는 유닛 패키지들; 상기 유닛 패키지들의 일면 및 측면을 밀봉하도록 형성된 제1 몰딩부; 상기 유닛 패키지들의 제1 반도체 칩들을 각각 관통하도록 형성되어 상기 각 재배선에 연결된 관통전극들; 상기 유닛 패키지들의 일면에 대향하는 타면에 배치되며, 상기 각 관통전극에 연결되도록 형성된 접속패드들; 상기 유닛 패키지들의 타면 및 제1 몰딩부 상에 페이스 업 타입으로 각각 부착되며, 상면에 제2 본딩패드를 갖는 제2 반도체 칩들; 상기 각 제2 본딩패드와 각 접속패드, 및 상기 각 유닛 패키지의 접속패드들 상호 간을 전기적으로 연결시키는 연결부재; 및 상기 연결부재를 포함한 제2 반도체 칩들의 상면 및 측면을 밀봉하도록 형성된 제2 몰딩부;를 포함하는 것을 특징으로 한다.A semiconductor package is disclosed. The semiconductor package is disposed side by side on the same plane, each of the first semiconductor chip having a first bonding pad on one surface, a redistribution connected to the first bonding pad, having a ball land, and an external connection terminal attached to the ball land Unit packages having; A first molding part formed to seal one side and side surfaces of the unit packages; Through electrodes formed to penetrate the first semiconductor chips of the unit packages, respectively, and connected to the redistribution lines; Connection pads disposed on opposite surfaces of the unit packages, the connection pads being connected to each of the through electrodes; Second semiconductor chips attached to the other surfaces of the unit packages and the first molding part, respectively, in a face-up type and having a second bonding pad on an upper surface thereof; A connection member electrically connecting the second bonding pads to the connection pads and the connection pads of the unit packages; And a second molding part formed to seal the top and side surfaces of the second semiconductor chips including the connection member.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}Semiconductor package and manufacturing method {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THEREOF}

본 발명은 칩 크랙을 방지하면서 슬림한 구조를 구현할 수 있는 반도체 패키지 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor package and a method of manufacturing the same, which can implement a slim structure while preventing chip cracks.

최근 들어, 반도체 소자 제조 기술의 개발에 따라, 단시간 내에 보다 많은 데이터를 처리하기에 적합한 반도체 소자를 갖는 반도체 패키지들이 개발되고 있다.In recent years, with the development of semiconductor device manufacturing technology, semiconductor packages having semiconductor devices suitable for processing more data in a short time have been developed.

반도체 패키지는 순도 높은 실리콘으로 이루어진 웨이퍼 상에 반도체 칩을 제조하는 반도체 칩 제조 공정, 반도체 칩을 전기적으로 검사하는 다이 소팅 공정 및 양품 반도체 칩을 패키징하는 패키징 공정 등을 통해 제조된다.The semiconductor package is manufactured through a semiconductor chip manufacturing process for manufacturing a semiconductor chip on a wafer made of high purity silicon, a die sorting process for electrically inspecting the semiconductor chip, and a packaging process for packaging a good semiconductor chip.

최근, 이러한 반도체 패키지는 반도체 칩 사이즈의 약 100% 내지 105%에 불과한 칩 스케일 패키지(chip scale package), 복수개의 반도체 칩들을 스택한 적층형의 반도체 패키지(stacked semiconductor package), 및 복수개의 이종 칩들을 스택한 멀티-칩 패키지(multi-chip package) 등 다양한 형태로 개발되고 있다.Recently, such a semiconductor package includes a chip scale package that is only about 100% to 105% of a semiconductor chip size, a stacked semiconductor package in which a plurality of semiconductor chips are stacked, and a plurality of heterogeneous chips. It is being developed in various forms such as a stacked multi-chip package.

이러한 반도체 패키지들을 패키징하는 공정은 기판이나 리드 프레임 상에 수직적으로 적층된 반도체 칩들을 금속 와이어로 연결하는 와이어 본딩 공정, 금속 와이어 및 반도체 칩들을 포함한 기판이나 리드 프레임을 밀봉하는 몰딩 공정, 및 기판이나 리드 프레임에 솔더볼을 부착하는 마운팅 공정 등을 포함할 수 있다.The process of packaging such semiconductor packages includes a wire bonding process of connecting semiconductor chips stacked vertically on a substrate or lead frame with metal wires, a molding process of sealing a substrate or lead frame including metal wires and semiconductor chips, and a substrate or It may include a mounting process for attaching the solder ball to the lead frame.

그러나, 종래의 반도체 패키지는 몰딩 공정시, 몰딩 물질에 의한 금속 와이어들의 쏠림이나 와이어 스위핑에 의해 인접한 금속 와이어들이 접합되는 쇼트 불량을 유발할 수 있다. 또한, 종래에는 적층된 반도체 칩들의 신호 전달을 위해 기판이나 리드 프레임을 이용하는 것이 불가피해 반도체 패키지의 전체 두께가 상승하는 문제가 있다.However, the conventional semiconductor package may cause a short failure in which adjacent metal wires are joined by pulling or wire sweeping of the metal wires by the molding material during the molding process. In addition, in the related art, it is inevitable to use a substrate or a lead frame to transmit signals of stacked semiconductor chips, thereby increasing the overall thickness of the semiconductor package.

최근에는 반도체 칩의 후면을 백그라인딩하여 그 두께를 줄이는 것을 통해 이를 극복하고는 있으나, 이 경우 반도체 칩의 두께가 얇아짐에 따라 반도체 칩을 기판에 픽업하는 공정시, 반도체 칩이 픽업되지 않거나 반도체 칩에 크랙이 발생하는 등의 문제가 발생하고 있다.Recently, this has been overcome by backgrinding the back surface of the semiconductor chip to reduce its thickness, but in this case, the semiconductor chip is not picked up or the semiconductor is not picked up during the process of picking up the semiconductor chip onto the substrate as the thickness of the semiconductor chip becomes thinner. Problems such as cracking of chips have occurred.

본 발명은 칩 크랙을 방지하면서 슬림한 구조를 구현할 수 있는 반도체 패키지 및 그 제조방법을 제공한다.The present invention provides a semiconductor package and a method of manufacturing the same that can implement a slim structure while preventing chip cracks.

본 발명의 일 실시예에 따른 반도체 패키지는 동일 평면 상에 둘이 나란히 배치되며, 각각 일면에 제1 본딩패드를 갖는 제1 반도체 칩, 상기 제1 본딩패드에 연결되고, 볼랜드를 갖는 재배선, 및 상기 볼랜드에 부착된 외부접속단자를 갖는 유닛 패키지들; 상기 유닛 패키지들의 일면 및 측면을 밀봉하도록 형성된 제1 몰딩부; 상기 유닛 패키지들의 제1 반도체 칩들을 각각 관통하도록 형성되어 상기 각 재배선에 연결된 관통전극들; 상기 유닛 패키지들의 일면에 대향하는 타면에 배치되며, 상기 각 관통전극에 연결되도록 형성된 접속패드들; 상기 유닛 패키지들의 타면 및 제1 몰딩부 상에 페이스 업 타입으로 각각 부착되며, 상면에 제2 본딩패드를 갖는 제2 반도체 칩들; 상기 각 제2 본딩패드와 각 접속패드, 및 상기 각 유닛 패키지의 접속패드들 상호 간을 전기적으로 연결시키는 연결부재; 및 상기 연결부재를 포함한 제2 반도체 칩들의 상면 및 측면을 밀봉하도록 형성된 제2 몰딩부;를 포함하는 것을 특징으로 한다.A semiconductor package according to an embodiment of the present invention may be disposed side by side on the same plane, each having a first semiconductor chip having a first bonding pad on one surface thereof, a redistribution connected to the first bonding pad, and having a ball land, and Unit packages having external connection terminals attached to the borland; A first molding part formed to seal one side and side surfaces of the unit packages; Through electrodes formed to penetrate the first semiconductor chips of the unit packages, respectively, and connected to the redistribution lines; Connection pads disposed on opposite surfaces of the unit packages, the connection pads being connected to each of the through electrodes; Second semiconductor chips attached to the other surfaces of the unit packages and the first molding part, respectively, in a face-up type and having a second bonding pad on an upper surface thereof; A connection member electrically connecting the second bonding pads to the connection pads and the connection pads of the unit packages; And a second molding part formed to seal the top and side surfaces of the second semiconductor chips including the connection member.

상기 관통전극들은 상기 제1 반도체 칩들의 마주보는 일측 가장자리를 각각 관통하도록 형성된 것을 특징으로 한다.The through electrodes may be formed to penetrate through opposite side edges of the first semiconductor chips.

상기 제2 반도체 칩들은 상기 접속패드들이 노출되도록 계단형으로 부착된 것을 특징으로 한다.The second semiconductor chips may be attached stepwise to expose the connection pads.

상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 한다.The connecting member is characterized in that it comprises a metal wire.

상기 제1 반도체 칩들과 제2 반도체 칩들은 동종 또는 이종 칩인 것을 특징으로 한다.The first and second semiconductor chips may be homogeneous or heterogeneous.

상기 제1 반도체 칩들 및 제2 반도체 칩들 모두는 각각 동종 또는 이종 칩인 것을 특징으로 한다.Both the first semiconductor chips and the second semiconductor chips may be homogeneous or heterogeneous, respectively.

본 발명의 다른 실시예에 따른 반도체 패키지는 일면에 제1 본딩패드를 갖는 제1 반도체 칩, 상기 제1 본딩패드에 연결되고, 볼랜드를 갖는 재배선, 및 상기 볼랜드에 부착된 외부접속단자를 갖는 유닛 패키지; 상기 유닛 패키지의 일면 및 측면을 밀봉하도록 형성된 제1 몰딩부; 상기 유닛 패키지의 제1 반도체 칩을 관통하도록 형성되어 상기 재배선에 연결된 관통전극; 상기 유닛 패키지의 일면에 대향하는 타면에 배치되며, 상기 관통전극에 연결되도록 형성된 접속패드; 상기 유닛 패키지의 타면 및 제1 몰딩부 상에 페이스 업 타입으로 부착되며, 상면에 제2 본딩패드를 구비한 제2 반도체 칩; 상기 제2 본딩패드와 접속패드를 전기적으로 연결시키는 연결부재; 및 상기 연결부재를 포함한 제2 반도체 칩의 상면 및 측면을 밀봉하도록 형성된 제2 몰딩부;를 포함하는 것을 특징으로 한다.A semiconductor package according to another embodiment of the present invention has a first semiconductor chip having a first bonding pad on one surface thereof, a redistribution connected to the first bonding pad and having a ball land, and an external connection terminal attached to the ball land. Unit package; A first molding part formed to seal one side and a side surface of the unit package; A through electrode formed to penetrate the first semiconductor chip of the unit package and connected to the redistribution line; A connection pad disposed on the other surface of the unit package opposite to one surface of the unit package and connected to the through electrode; A second semiconductor chip attached to the other surface of the unit package and the first molding part in a face-up type and having a second bonding pad on an upper surface thereof; A connection member electrically connecting the second bonding pad and the connection pad; And a second molding part formed to seal the top and side surfaces of the second semiconductor chip including the connection member.

상기 연결부재는 상기 제2 본딩패드와 접속패드의 사이 공간에 배치된 것을 특징으로 한다.The connection member may be disposed in a space between the second bonding pad and the connection pad.

상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 한다.The connecting member is characterized in that it comprises a metal wire.

상기 접속패드는 상기 관통전극에 연결된 패드부와 상기 패드부에서 상기 제2 반도체 칩의 하면으로 연장된 배선부를 갖는 것을 특징으로 한다.The connection pad may include a pad part connected to the through electrode and a wiring part extending from the pad part to a bottom surface of the second semiconductor chip.

상기 연결부재는 상기 제2 반도체 칩의 상면 및 하면을 관통하도록 형성된 추가 관통전극을 포함하며, 상기 추가 관통전극은 상기 배선부에 연결된 것을 특징으로 한다.The connection member may further include additional through electrodes formed to penetrate the upper and lower surfaces of the second semiconductor chip, and the additional through electrodes may be connected to the wiring unit.

본 발명의 일 실시예에 따른 반도체 패키지의 제조방법은 각각 일면에 제1 본딩패드를 갖는 제1 반도체 칩, 상기 제1 본딩패드에 연결되고, 볼랜드를 갖는 재배선, 및 상기 볼랜드에 부착된 외부접속단자를 포함한 웨이퍼 레벨 패키지 상에 각 제1 반도체 칩을 관통하여 상기 재배선에 연결되는 관통전극들을 형성하는 단계; 상기 관통전극들을 포함한 웨이퍼 레벨 패키지의 일면에 대향하는 타면에 쏘잉 테이프를 부착하는 단계; 상기 쏘잉 테이프에 부착된 웨이퍼 레벨 패키지를 칩 레벨로 쏘잉하는 단계; 상기 칩 레벨로 쏘잉된 웨이퍼 레벨 패키지의 일면 및 측면을 밀봉하는 제1 몰딩부를 형성하는 단계; 상기 제1 몰딩부가 형성된 웨이퍼 레벨 패키지의 타면에 상기 각 관통전극에 연결되는 접속패드를 형성하는 단계; 상기 접속패드를 포함한 웨이퍼 레벨 패키지의 타면 및 제1 몰딩부 상에 각각 제2 본딩패드를 갖는 제2 반도체 칩들을 부착하는 단계; 상기 각 접속패드와 제2 본딩패드 상호 간을 연결부재로 연결하는 단계; 및 상기 연결부재를 포함한 제2 반도체 칩들의 상면 및 측면을 밀봉하는 제2 몰딩부를 형성하는 단계;를 포함하는 것을 특징으로 한다.According to an embodiment of the present invention, a method of manufacturing a semiconductor package includes a first semiconductor chip having a first bonding pad on one surface, a redistribution connected to the first bonding pad, and having a ball land, and an external portion attached to the ball land. Forming through electrodes connected to the redistribution through each first semiconductor chip on a wafer level package including a connection terminal; Attaching a sawing tape to the other surface of the wafer level package including the through electrodes; Sawing a wafer level package attached to the sawing tape at a chip level; Forming a first molding portion sealing one side and a side of the wafer level package sawed to the chip level; Forming a connection pad connected to each of the through electrodes on the other surface of the wafer level package on which the first molding part is formed; Attaching second semiconductor chips having second bonding pads on the other surface of the wafer-level package including the connection pads and the first molding part, respectively; Connecting each connection pad and the second bonding pad to each other with a connection member; And forming a second molding part sealing upper and side surfaces of the second semiconductor chips including the connection member.

상기 관통전극들은 인접한 제1 반도체 칩들의 마주보는 일측 가장자리를 각각 관통하도록 형성하는 것을 특징으로 한다.The through electrodes may be formed to penetrate through edges facing each other of adjacent first semiconductor chips.

상기 제2 반도체 칩들은 상기 접속패드들이 노출되도록 계단형으로 부착하는 것을 특징으로 한다.The second semiconductor chips may be attached stepwise to expose the connection pads.

상기 제1 몰딩부를 형성하는 단계와 상기 접속패드를 형성하는 단계 사이에, 상기 웨이퍼 레벨 패키지의 일면을 밀봉하는 제1 몰딩부에 레이저를 조사하여 상기 외부접속단자를 노출시키는 단계; 및 상기 웨이퍼 레벨 패키지를 포함한 제1 몰딩부로부터 쏘잉 테이프를 제거하는 단계;를 더 포함하는 것을 특징으로 한다.Between the forming of the first molding part and the forming of the connection pad, exposing the external connection terminal by irradiating a laser to a first molding part sealing one surface of the wafer level package; And removing the sawing tape from the first molding part including the wafer level package.

상기 제2 몰딩부를 형성하는 단계 후, 상기 웨이퍼 레벨 패키지 및 제2 반도체 칩들을 밀봉하는 제1 및 제2 몰딩부를 쏘잉하는 단계를 더 포함하는 것을 특징으로 한다.After forming the second molding part, the method may further include sawing first and second molding parts sealing the wafer level package and the second semiconductor chips.

본 발명은 웨이퍼 레벨 패키지 상에 반도체 칩을 스택하고, 관통전극 및 접속패드를 매개로 전기적 연결을 이루는 것을 통해 데이터를 고속으로 처리하기에 적합한 반도체 패키지를 제작할 수 있다.According to the present invention, a semiconductor package suitable for processing data at high speed can be manufactured by stacking a semiconductor chip on a wafer level package and making electrical connections through a through electrode and a connection pad.

또한, 본 발명은 웨이퍼 레벨 패키지가 반도체 칩을 지지하는 지지 수단으로 이용되므로 칩 크랙을 미연에 방지할 수 있고, 나아가 기판이나 리드 프레임이 사용되지 않으므로 슬림한 구조의 반도체 패키지를 구현할 수 있다.In addition, since the wafer level package is used as a support means for supporting the semiconductor chip, chip cracks can be prevented in advance, and further, since a substrate or a lead frame is not used, a slim semiconductor package can be realized.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도.1 is a cross-sectional view showing a semiconductor package according to an embodiment of the present invention.
2 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.
3 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention.
4 is a cross-sectional view showing a semiconductor package according to still another embodiment of the present invention.
5A through 5F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention, in the order of a process.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 패키지 및 그 제조방법에 대해 설명하도록 한다.Hereinafter, a semiconductor package and a method of manufacturing the same according to exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(100)는 유닛 패키지(120), 제1 몰딩부(130), 제2 몰딩부(132), 관통전극(140)들, 접속패드(150)들 및 제2 반도체 칩(160)들을 포함한다. 이에 더불어, 상기 반도체 패키지(100)는 연결부재(170)를 더 포함할 수 있다.Referring to FIG. 1, a semiconductor package 100 according to an exemplary embodiment of the present invention may include a unit package 120, a first molding part 130, a second molding part 132, and through electrodes 140 and a connection. Pads 150 and second semiconductor chips 160. In addition, the semiconductor package 100 may further include a connection member 170.

유닛 패키지(120)는 동일 평면 상에 둘이 나란히 배치된다. 상기 유닛 패키지(120)들은 각각 일면에 제1 본딩패드(112)를 갖는 제1 반도체 칩(110), 상기 제1 본딩패드(112)에 연결되고, 볼랜드(114)를 갖는 재배선(116), 및 상기 볼랜드(114)에 부착된 외부접속단자(118)를 갖는다. 이에 더불어, 각 유닛 패키지(120)는 볼랜드(114)를 제외한 재배선(116)을 덮는 마스크층(119)을 더 포함할 수 있다.The unit package 120 is disposed side by side on the same plane. Each of the unit packages 120 is connected to a first semiconductor chip 110 having a first bonding pad 112 on one surface thereof, and to the first bonding pad 112, and a redistribution line 116 having a borland 114. And an external connection terminal 118 attached to the ball land 114. In addition, each unit package 120 may further include a mask layer 119 covering the redistribution 116 except for the borland 114.

제1 반도체 칩(110)은 상면에 배치된 상기 제1 본딩패드(112)를 갖는다. 이러한 제1 본딩패드(112)는 제1 반도체 칩(110)의 중앙에 배치되거나, 이와 다르게, 제1 반도체 칩(110)의 가장자리에 배치될 수 있다. 이러한 제1 반도체 칩(110)은 메모리 칩, 컨트롤 칩 및 시스템 칩 중 어느 하나일 수 있다.The first semiconductor chip 110 has the first bonding pad 112 disposed on an upper surface thereof. The first bonding pad 112 may be disposed at the center of the first semiconductor chip 110 or alternatively, may be disposed at the edge of the first semiconductor chip 110. The first semiconductor chip 110 may be any one of a memory chip, a control chip, and a system chip.

제1 몰딩부(130)는 유닛 패키지(120)들의 일면(120a) 및 측면(120c)을 밀봉하도록 형성된다. 이러한 제1 몰딩부(130)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.The first molding part 130 is formed to seal the one surface 120a and the side surface 120c of the unit package 120. The first molding unit 130 may include, for example, an epoxy molding compound (EMC).

관통전극(140)들은 유닛 패키지(120)들의 제1 반도체 칩(110)들을 각각 관통하도록 형성되어 상기 각 재배선(116)에 연결된다. 이러한 관통전극(140)들은, 예를 들면, 구리로 형성될 수 있다. 상기 관통전극(140)들은 제1 반도체 칩(110)들의 마주보는 일측 가장자리를 각각 관통하도록 형성되어 상호 마주보는 미러 타입(mirror type)으로 배치하는 것이 바람직하다.The through electrodes 140 are formed to penetrate the first semiconductor chips 110 of the unit package 120, respectively, and are connected to the respective redistribution lines 116. The through electrodes 140 may be formed of, for example, copper. The through electrodes 140 may be formed to penetrate the opposite side edges of the first semiconductor chips 110 to be disposed in a mirror type facing each other.

접속패드(150)들은 유닛 패키지(120)들의 일면(120a)에 대향하는 타면(120b)에 배치되며, 상기 각 관통전극(140)에 연결되도록 형성된다. 이러한 접속패드(150)들은 관통전극(140)들을 매개로 유닛 패키지(120)들의 일면(120a) 상에 배치된 재배선(116)들과 전기적으로 연결된다.The connection pads 150 are disposed on the other surface 120b facing the one surface 120a of the unit package 120 and are formed to be connected to each of the through electrodes 140. The connection pads 150 are electrically connected to the redistribution lines 116 disposed on one surface 120a of the unit package 120 through the through electrodes 140.

제2 반도체 칩(160)들은 유닛 패키지(120)들의 타면(120b) 및 제1 몰딩부(130) 상에 접착제(164)를 매개로 하여 그 하면(160b)이 배치되는 페이스-업 타입(face-up type)으로 각각 부착되며, 그 상면(160a)에 제2 본딩패드(162)들을 갖는다. 이러한 제2 반도체 칩(160)들은 접속패드(150)들이 노출되도록 유닛 패키지(120) 상에 계단형으로 부착하는 것이 바람직하다.The second semiconductor chips 160 have a face-up face on which the bottom surface 160b is disposed on the other surface 120b of the unit packages 120 and the adhesive 164 on the first molding portion 130. -up type), each having second bonding pads 162 on the upper surface 160a. The second semiconductor chips 160 may be attached to the unit package 120 in a stepped manner such that the connection pads 150 are exposed.

이때, 상기 제2 반도체 칩(160)은 메모리 칩, 컨트롤 칩 및 시스템 칩 중 어느 하나일 수 있다. 상기 제2 반도체 칩(160)은 제1 반도체 칩(110)과 동종 칩이거나, 또는 제1 반도체 칩(110)과 이종 칩일 수 있다. 이때, 상기 제1 및 제2 반도체 칩(110, 160)들 모두가 동종 칩이거나, 또는, 상기 제1 및 제2 반도체 칩(110, 160)들 모두가 이종 칩일 수도 있다.In this case, the second semiconductor chip 160 may be any one of a memory chip, a control chip, and a system chip. The second semiconductor chip 160 may be the same kind of chip as the first semiconductor chip 110 or may be a heterogeneous chip with the first semiconductor chip 110. In this case, all of the first and second semiconductor chips 110 and 160 may be homogeneous chips, or both of the first and second semiconductor chips 110 and 160 may be heterogeneous chips.

연결부재(170)는 각 제2 본딩패드(162)와 각 접속패드(150), 및 상기 각 유닛 패키지(120)의 접속패드(150)들 상호 간을 전기적으로 연결시킨다. 이러한 연결부재(170)는, 예를 들면, 금속 와이어를 포함할 수 있다.The connection member 170 electrically connects each of the second bonding pads 162, the connection pads 150, and the connection pads 150 of the unit package 120. The connection member 170 may include, for example, a metal wire.

제2 몰딩부(132)는 연결부재(170)를 포함한 제2 반도체 칩(160)들의 상면(160a) 및 측면(160c)을 밀봉하도록 형성된다. 이러한 제2 몰딩부(132)는 제1 몰딩부(130)와 동일한 EMC(epoxy molding compound)를 포함할 수 있다.The second molding part 132 is formed to seal the top surface 160a and the side surface 160c of the second semiconductor chips 160 including the connection member 170. The second molding part 132 may include the same epoxy molding compound (EMC) as the first molding part 130.

본 실시예에서는 유닛 패키지 상에 제2 반도체 칩을 스택하고, 관통전극 및 접속패드를 매개로 전기적 연결을 이루는 것을 통해 데이터를 고속으로 처리하기에 적합한 반도체 패키지를 제작할 수 있다.In the present exemplary embodiment, a semiconductor package suitable for processing data at high speed may be manufactured by stacking a second semiconductor chip on a unit package and making electrical connections through a through electrode and a connection pad.

또한, 본 발명은 유닛 패키지가 제2 반도체 칩을 지지하는 지지 수단으로 이용되므로 칩 크랙을 미연에 방지할 수 있고, 나아가 기판이나 리드 프레임이 사용되지 않아 슬림한 구조의 반도체 패키지를 구현하는 데 적합하다.In addition, since the unit package is used as a support means for supporting the second semiconductor chip, it is possible to prevent chip cracks in advance, and furthermore, it is suitable for implementing a slim semiconductor package because no substrate or lead frame is used. Do.

도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이며, 도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.2 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention, FIG. 3 is a cross-sectional view showing a semiconductor package according to another embodiment of the present invention, and FIG. 4 is a semiconductor according to another embodiment of the present invention. A cross-sectional view showing a package.

본 발명의 다른 실시예 및 또 다른 실시예들에 따른 반도체 패키지들은 일 실시예에 따른 반도체 패키지와 실질적으로 동일한바, 도 1과의 동일한 명칭에 대해서는 도면 번호에 100을 더하여 나타내도록 하고, 중복된 설명에 대해서는 생략하도록 한다. The semiconductor packages according to other and other embodiments of the present invention are substantially the same as the semiconductor package according to one embodiment, and the same names as in FIG. The description is omitted.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(200)는 유닛 패키지(220), 제1 몰딩부(230), 제2 몰딩부(232), 관통전극(240), 접속패드(250) 및 제2 반도체 칩(260)을 포함한다. 이에 더불어, 상기 반도체 패키지(200)는 연결부재(270)를 더 포함할 수 있다.Referring to FIG. 2, the semiconductor package 200 according to another exemplary embodiment may include a unit package 220, a first molding part 230, a second molding part 232, a through electrode 240, and a connection pad. 250 and the second semiconductor chip 260. In addition, the semiconductor package 200 may further include a connection member 270.

유닛 패키지(220)는 일면(220a)에 제1 본딩패드(212)를 갖는 제1 반도체 칩(210), 상기 제1 본딩패드(212)에 연결되고, 볼랜드(214)를 갖는 재배선(216), 및 상기 볼랜드(214)에 부착된 외부접속단자(218)를 갖는다. 이에 더불어, 유닛 패키지(220)는 볼랜드(214)를 제외한 재배선(216)을 덮는 마스크층(219)을 더 포함할 수 있다.The unit package 220 is connected to the first semiconductor chip 210 having the first bonding pads 212 on one surface 220a, the first bonding pads 212, and the redistribution line 216 having the ball lands 214. And an external connection terminal 218 attached to the ball land 214. In addition, the unit package 220 may further include a mask layer 219 covering the redistribution 216 except for the borland 214.

제1 반도체 칩(210)은 상면에 배치된 상기 제1 본딩패드(212)를 갖는다. 이러한 제1 본딩패드(212)는 제1 반도체 칩(210)의 중앙에 배치되거나, 이와 다르게, 제1 반도체 칩(210)의 가장자리에 배치될 수 있다. 이러한 제1 반도체 칩(210)은 메모리 칩, 컨트롤 칩 및 시스템 칩 중 어느 하나일 수 있다.The first semiconductor chip 210 has the first bonding pad 212 disposed on an upper surface thereof. The first bonding pad 212 may be disposed at the center of the first semiconductor chip 210 or alternatively, may be disposed at the edge of the first semiconductor chip 210. The first semiconductor chip 210 may be any one of a memory chip, a control chip, and a system chip.

제1 몰딩부(230)는 유닛 패키지(220)의 일면(220a) 및 측면(220c)을 밀봉하도록 형성된다. 이러한 제1 몰딩부(230)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.The first molding part 230 is formed to seal one surface 220a and the side surface 220c of the unit package 220. The first molding part 230 may include, for example, an epoxy molding compound (EMC).

관통전극(240)은 유닛 패키지(220)의 제1 반도체 칩(210)을 관통하도록 형성된다. 이러한 관통전극(240)은, 예를 들면, 구리로 형성될 수 있다. 이러한 관통전극(240)은 제1 반도체 칩(210)의 일측 가장자리를 관통하도록 형성하는 것이 바람직하다.The through electrode 240 is formed to penetrate the first semiconductor chip 210 of the unit package 220. The through electrode 240 may be formed of, for example, copper. The through electrode 240 may be formed to penetrate through one side edge of the first semiconductor chip 210.

접속패드(250)는 유닛 패키지(220)의 일면(220a)에 대향하는 타면(220b)에 배치되며, 상기 관통전극(240)을 매개로 재배선(216)에 연결된다.The connection pad 250 is disposed on the other surface 220b facing the one surface 220a of the unit package 220 and is connected to the redistribution 216 through the through electrode 240.

제2 반도체 칩(260)은 접착제(264)를 매개로 유닛 패키지(220)의 타면(220b) 및 제1 몰딩부(230) 상에 그 하면(260b)이 배치되는 페이스-업 타입으로 부착되며, 그 상면(260a)에 제2 본딩패드(262)를 갖는다. 이러한 제2 반도체 칩(260)은 메모리 칩, 컨트롤 칩 및 시스템 칩 중 어느 하나일 수 있다. 상기 제2 반도체 칩(260)은 제1 반도체 칩(210)과 동종 칩이거나, 또는 제1 반도체 칩(210)과 이종 칩일 수 있다. 이러한 제2 반도체 칩(260)은 접속패드(250)가 노출되도록 유닛 패키지(220) 상에 계단형으로 부착하는 것이 바람직하다.The second semiconductor chip 260 is attached in a face-up type in which the lower surface 260b is disposed on the other surface 220b and the first molding portion 230 of the unit package 220 through the adhesive 264. And a second bonding pad 262 on the upper surface 260a. The second semiconductor chip 260 may be any one of a memory chip, a control chip, and a system chip. The second semiconductor chip 260 may be the same kind of chip as the first semiconductor chip 210 or may be a heterogeneous chip with the first semiconductor chip 210. The second semiconductor chip 260 is preferably attached stepwise on the unit package 220 to expose the connection pad 250.

연결부재(270)는 제2 본딩패드(262)와 접속패드(250) 상호 간을 전기적으로 연결시킨다. 이러한 연결부재(270)는 제2 본딩패드(262)와 접속패드(250)의 사이 공간에 배치될 수 있으며, 이 경우 연결부재(270)로는 금속 와이어를 이용하는 것이 바람직하다.The connection member 270 electrically connects the second bonding pads 262 and the connection pads 250 to each other. The connection member 270 may be disposed in a space between the second bonding pad 262 and the connection pad 250. In this case, it is preferable to use a metal wire as the connection member 270.

제2 몰딩부(232)는 연결부재(270)를 포함한 제2 반도체 칩(260)의 상면(260a) 및 측면(260c)을 밀봉하도록 형성된다. 이러한 제2 몰딩부(232)는 제1 몰딩부(230)와 동일한 EMC(epoxy molding compound)를 포함할 수 있다.The second molding part 232 is formed to seal the upper surface 260a and the side surface 260c of the second semiconductor chip 260 including the connection member 270. The second molding part 232 may include the same epoxy molding compound (EMC) as the first molding part 230.

한편으로, 도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(200)와 같이, 제2 반도체 칩(260) 상에 제3 반도체 칩(280)이 더 부착될 수 있으며, 이 경우 제2 반도체 칩(260)의 본딩패드(262) 및 제3 반도체 칩(280)의 본딩패드(282)는 연결부재(270)를 매개로 하여 접속패드(250)에 각각 전기적으로 연결된다.On the other hand, referring to Figure 3, like the semiconductor package 200 according to another embodiment of the present invention, the third semiconductor chip 280 may be further attached on the second semiconductor chip 260, In this case, the bonding pads 262 of the second semiconductor chip 260 and the bonding pads 282 of the third semiconductor chip 280 are electrically connected to the connection pads 250 through the connection member 270.

이때, 제1, 제2, 제3 반도체 칩(210, 260, 280)은 모두가 이종 칩일 수 있으며, 이 경우 제1, 제2, 제3 반도체 칩(210, 260, 280) 모두는 각각 상이한 크기를 가질 수 있다.In this case, all of the first, second, and third semiconductor chips 210, 260, and 280 may be heterogeneous chips. In this case, all of the first, second, and third semiconductor chips 210, 260, and 280 may be different from each other. May have a size.

다른 한편으로, 도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 패키지(200)와 같이, 유닛 패키지(220)의 타면(220b) 및 제1 몰딩부(230) 상에는 적어도 둘 이상의 제2 반도체 칩(260)이 스택될 수 있다. 이때, 상기 연결부재(270)는 제2 반도체 칩(260)의 상면(260a) 및 하면(260b)을 관통하도록 형성된 추가 관통전극이 이용될 수 있다.On the other hand, referring to Figure 4, like the semiconductor package 200 according to another embodiment of the present invention, at least two or more on the other surface 220b and the first molding portion 230 of the unit package 220 2 semiconductor chips 260 may be stacked. In this case, the connection member 270 may use an additional through electrode formed to penetrate the upper surface 260a and the lower surface 260b of the second semiconductor chip 260.

상기 제2 반도체 칩(260)의 본딩패드(262)는 제2 반도체 칩(260)의 일측 가장자리에 배치되어 추가 관통전극(270)과 전기적으로 직접 연결될 수 있다. 이와 다르게, 상기 제2 반도체 칩(260)의 본딩패드(262)는 제2 반도체 칩(260)의 중앙에 배치될 수 있으며, 이 경우에는 재배열 공정을 수행하여 추가 재배선(도시안함)으로 추가 관통전극(270)과 제2 반도체 칩(260)의 본딩패드(262)를 연결해 주는 것이 바람직하다.The bonding pads 262 of the second semiconductor chip 260 may be disposed at one edge of the second semiconductor chip 260 to be electrically connected directly to the additional through electrode 270. Alternatively, the bonding pad 262 of the second semiconductor chip 260 may be disposed in the center of the second semiconductor chip 260, in which case, the rearrangement process may be performed to further redistribute (not shown). It is preferable to connect the additional through electrode 270 and the bonding pad 262 of the second semiconductor chip 260.

이와 같이, 추가 관통전극(270)을 연결부재로 이용할 경우, 접속패드(250)는 그 일단이 관통전극(240)에 연결된 패드부(250a)와 상기 패드부(250a)에서 제2 반도체 칩(260)의 하면으로 그 타단이 연장된 배선부(250b)를 가질 수 있다. 이때, 상기 추가 관통전극(270)은 접속패드(250)의 배선부(250b)에 연결된다. 따라서, 제1 및 제2 반도체 칩(210, 260)은 추가 관통전극(270), 접속패드(250) 및 관통전극(240)을 매개로 전기적 연결을 이룰 수 있다.As such, when the additional through electrode 270 is used as a connecting member, the connection pad 250 may include a pad portion 250a connected to one end of the through electrode 240 and a second semiconductor chip (not shown) in the pad portion 250a. The other end of the line 260 may have a wiring portion 250b extending from the other end thereof. In this case, the additional through electrode 270 is connected to the wiring part 250b of the connection pad 250. Accordingly, the first and second semiconductor chips 210 and 260 may make electrical connections through the additional through electrode 270, the connection pad 250, and the through electrode 240.

이하, 첨부된 도면들을 참조로 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법에 대해 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 공정 순서에 따라 순차적으로 나타낸 공정 단면도이다.5A through 5F are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor package according to an exemplary embodiment of the present invention, according to a process sequence.

도 5a를 참조하면, 일면에 다수의 제1 본딩패드(112)를 갖는 제1 반도체 칩(110)들, 상기 제1 본딩패드(112)들에 연결되고, 볼랜드(114)들을 갖는 재배선(116)들, 및 상기 볼랜드(114)들에 부착된 외부접속단자(118)들을 갖는 웨이퍼 레벨 패키지(300)를 마련한다.Referring to FIG. 5A, a redistribution line connected to first semiconductor chips 110 having a plurality of first bonding pads 112 on one surface thereof, connected to the first bonding pads 112, and having lands 114 may be provided. 116, and a wafer level package 300 having external connection terminals 118 attached to the lands 114.

다음으로, 상기 웨이퍼 레벨 패키지(300) 상에 각 제1 반도체 칩(110)을 관통하여 재배선(116)에 연결되는 관통전극(140)들을 형성한다. 관통전극(140)들은 제1 반도체 칩(110)들을 각각 관통하도록 형성되어 상기 각 재배선(116)에 연결된다. 이러한 관통전극(140)들은, 예를 들면, 구리로 형성될 수 있다. 상기 관통전극(140)들은 제1 반도체 칩(110)들의 마주보는 일측 가장자리를 각각 관통하는 미러 타입으로 배치하는 것이 바람직하다.Next, through electrodes 140 connected to the redistribution line 116 are formed on the wafer level package 300 to penetrate the first semiconductor chip 110. The through electrodes 140 are formed to penetrate the first semiconductor chips 110, respectively, and are connected to the respective redistribution lines 116. The through electrodes 140 may be formed of, for example, copper. The through electrodes 140 may be disposed in a mirror type to penetrate the opposite side edges of the first semiconductor chips 110, respectively.

도 5b를 참조하면, 상기 관통전극(140)들을 포함한 웨이퍼 레벨 패키지(300)의 일면에 대향하는 타면에 쏘잉 테이프(310)를 부착한다. 다음으로, 상기 쏘잉 테이프(310)에 부착된 웨이퍼 레벨 패키지(300)를 칩 레벨로 쏘잉하여 제1 반도체 칩(110)들 상호 간을 제1 간격(d1)으로 분리시킨다.Referring to FIG. 5B, the sawing tape 310 is attached to the other surface of the wafer level package 300 including the through electrodes 140. Next, the wafer level package 300 attached to the sawing tape 310 is sawed at a chip level to separate the first semiconductor chips 110 from each other at a first interval d1.

도 5c를 참조하면, 상기 제1 간격(도 5b의 d1)으로 분리된 제1 반도체 칩(110)들을 포함한 웨이퍼 레벨 패키지(300)를 부착하는 쏘잉 테이프(310)를 팽창시켜, 제1 반도체 칩(110)들 상호 간을 제1 간격보다 넓은 제2 간격(d2)으로 확장시킨다. 다음으로, 상기 제2 간격(d2)으로 확장된 제1 반도체 칩(110)들을 포함한 웨이퍼 레벨 패키지(300)의 일면 및 측면을 밀봉하는 제1 몰딩부(130)를 형성한다. 제1 몰딩부(130)는, 예를 들면, EMC(epoxy molding compound)를 포함할 수 있다.Referring to FIG. 5C, the first semiconductor chip may be expanded by inflating the sawing tape 310 attached to the wafer level package 300 including the first semiconductor chips 110 separated by the first interval (d1 in FIG. 5B). The ones 110 extend to a second interval d2 wider than the first interval. Next, a first molding part 130 is formed to seal one surface and a side surface of the wafer level package 300 including the first semiconductor chips 110 extended at the second interval d2. The first molding part 130 may include, for example, an epoxy molding compound (EMC).

도 5d를 참조하면, 상기 웨이퍼 레벨 패키지(300)의 일면을 밀봉하는 제1 몰딩부(130)에 레이저를 조사함으로써 그 일 부분을 제거하여 외부접속단자(118)를 외부로 노출시킨다. 다음으로, 상기 웨이퍼 레벨 패키지(300)를 포함한 제1 몰딩부(130)로부터 쏘잉 테이프(도 5c의 310)를 제거한다.Referring to FIG. 5D, by irradiating a laser to the first molding part 130 that seals one surface of the wafer level package 300, a portion of the wafer is removed to expose the external connection terminal 118 to the outside. Next, the sawing tape 310 of FIG. 5C is removed from the first molding part 130 including the wafer level package 300.

다음으로, 상기 웨이퍼 레벨 패키지(300)의 타면에 상기 각 관통전극(140)을 매개로 재배선(116)들과 연결되는 접속패드(150)들을 형성한다. 이러한 접속패드(150)들은, 예를 들면, 구리를 이용한 도금 공정을 수행하는 것을 통해 형성될 수 있다.Next, connection pads 150 connected to the redistribution lines 116 are formed on the other surface of the wafer level package 300 via the through electrodes 140. The connection pads 150 may be formed by, for example, performing a plating process using copper.

도 5e를 참조하면, 상기 접속패드(150)들을 포함한 웨이퍼 레벨 패키지(300)의 타면 및 제1 몰딩부(130) 상에 각각 제2 본딩패드(162)를 갖는 제2 반도체 칩(160)들을 부착한다. 도면으로 상세히 제시하지는 않았지만, 이러한 제2 반도체 칩(160)들은 적어도 둘 이상을 수직적으로 스택할 수도 있으며, 이 경우 수직적으로 스택된 제2 반도체 칩(160)들은 계단형으로 부착하는 것이 바람직하다.Referring to FIG. 5E, second semiconductor chips 160 having second bonding pads 162 may be formed on the other surface of the wafer-level package 300 including the connection pads 150 and on the first molding part 130, respectively. Attach. Although not shown in detail in the drawings, these second semiconductor chips 160 may stack at least two or more vertically, and in this case, the vertically stacked second semiconductor chips 160 may be attached stepwise.

다음으로, 상기 각 접속패드(150)와 제2 본딩패드(162) 상호 간을 연결부재(170)로 연결한다. 연결부재(170)는, 예를 들면, 금속 와이어를 포함할 수 있다. 이러한 연결부재(170)는 그 일단이 각 접속패드(150)에 연결되고, 상기 일단에 대향하는 타단이 제2 본딩패드(162)에 연결되어 제1 반도체 칩(110)과 제2 반도체 칩(160)을 전기적으로 연결시킨다.Next, the connection pads 150 and the second bonding pads 162 are connected to each other by the connection member 170. The connection member 170 may include, for example, a metal wire. One end of the connection member 170 is connected to each connection pad 150, and the other end opposite to the one end is connected to the second bonding pad 162 so that the first semiconductor chip 110 and the second semiconductor chip ( 160 is electrically connected.

다음으로, 상기 연결부재(170)를 포함한 제2 반도체 칩(160)들의 상면 및 측면을 밀봉하는 제2 몰딩부(132)를 형성한다. 이러한 제2 몰딩부(132)는 제1 몰딩부(132)와 동일한 EMC를 포함할 수 있다.Next, a second molding part 132 is formed to seal the top and side surfaces of the second semiconductor chips 160 including the connection member 170. The second molding part 132 may include the same EMC as the first molding part 132.

도 5f를 참조하면, 상기 웨이퍼 레벨 패키지(도 5e의 300) 및 제2 반도체 칩(160)들을 밀봉하는 제1 및 제2 몰딩부(130, 132)를 패키지 단위별로 구획화된 스크라이브 라인(SL)을 따라 쏘잉하여 다수의 반도체 패키지(200)들로 개별화한다.Referring to FIG. 5F, a scribe line SL partitioning the first and second molding units 130 and 132 to seal the wafer level package 300 (300 of FIG. 5E) and the second semiconductor chip 160 by package unit. Sowing along to separate the plurality of semiconductor packages 200.

패키지 단위별로 쏘잉하는 단계시, 인접한 2개의 패키지들을 하나로 묶어서 쏘잉하거나, 이와 다르게, 도 2에 도시된 바와 같이, 패키지들을 하나씩 각각 쏘잉할 수도 있다.In the step of sowing by package unit, two adjacent packages may be bundled into one, or alternatively, as illustrated in FIG. 2, the packages may be saw one by one.

이상으로, 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법이 종료된다.In the above, the manufacturing method of the semiconductor package according to the embodiment of the present invention is completed.

이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiment of the present invention has been shown and described with respect to specific embodiments, the present invention is not limited thereto, and the claims are not limited to the scope of the present invention without departing from the spirit and field of the present invention. It will be readily apparent to those skilled in the art that the invention may be variously modified and modified.

Claims (16)

동일 평면 상에 둘이 나란히 배치되며, 각각 일면에 제1 본딩패드를 갖는 제1 반도체 칩, 상기 제1 본딩패드에 연결되고, 볼랜드를 갖는 재배선, 및 상기 볼랜드에 부착된 외부접속단자를 갖는 유닛 패키지들;
상기 유닛 패키지들의 일면 및 측면을 밀봉하도록 형성된 제1 몰딩부;
상기 유닛 패키지들의 제1 반도체 칩들을 각각 관통하도록 형성되어 상기 각 재배선에 연결된 관통전극들;
상기 유닛 패키지들의 일면에 대향하는 타면에 배치되며, 상기 각 관통전극에 연결되도록 형성된 접속패드들;
상기 유닛 패키지들의 타면 및 제1 몰딩부 상에 페이스 업 타입으로 각각 부착되며, 상면에 제2 본딩패드를 갖는 제2 반도체 칩들;
상기 각 제2 본딩패드와 각 접속패드, 및 상기 각 유닛 패키지의 접속패드들 상호 간을 전기적으로 연결시키는 연결부재; 및
상기 연결부재를 포함한 제2 반도체 칩들의 상면 및 측면을 밀봉하도록 형성된 제2 몰딩부;
를 포함하는 반도체 패키지.Two units arranged side by side on the same plane, each unit having a first semiconductor chip having a first bonding pad on one surface, a redistribution connected to the first bonding pad, having a ball land, and an external connection terminal attached to the ball land. Packages;
A first molding part formed to seal one side and side surfaces of the unit packages;
Through electrodes formed to penetrate the first semiconductor chips of the unit packages, respectively, and connected to the redistribution lines;
Connection pads disposed on opposite surfaces of the unit packages, the connection pads being connected to each of the through electrodes;
Second semiconductor chips attached to the other surfaces of the unit packages and the first molding part, respectively, in a face-up type and having a second bonding pad on an upper surface thereof;
A connection member electrically connecting the second bonding pads to the connection pads and the connection pads of the unit packages; And
A second molding part formed to seal upper and side surfaces of the second semiconductor chips including the connection member;
Semiconductor package comprising a. 제 1 항에 있어서,
상기 관통전극들은 상기 제1 반도체 칩들의 마주보는 일측 가장자리를 각각 관통하도록 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The through electrode is a semiconductor package, characterized in that formed to pass through each of the opposite side edges of the first semiconductor chip. 제 1 항에 있어서,
상기 제2 반도체 칩들은 상기 접속패드들이 노출되도록 계단형으로 부착된 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the second semiconductor chips are attached stepwise to expose the connection pads. 제 1 항에 있어서,
상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The connecting member is a semiconductor package, characterized in that it comprises a metal wire. 제 1 항에 있어서,
상기 제1 반도체 칩들과 제2 반도체 칩들은 동종 또는 이종 칩인 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the first semiconductor chips and the second semiconductor chips are homogeneous or heterogeneous chips. 제 1 항에 있어서,
상기 제1 반도체 칩들 및 제2 반도체 칩들 모두는 각각 동종 또는 이종 칩인 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the first and second semiconductor chips are all homogeneous or heterogeneous, respectively. 일면에 제1 본딩패드를 갖는 제1 반도체 칩, 상기 제1 본딩패드에 연결되고, 볼랜드를 갖는 재배선, 및 상기 볼랜드에 부착된 외부접속단자를 갖는 유닛 패키지;
상기 유닛 패키지의 일면 및 측면을 밀봉하도록 형성된 제1 몰딩부;
상기 유닛 패키지의 제1 반도체 칩을 관통하도록 형성되어 상기 재배선에 연결된 관통전극;
상기 유닛 패키지의 일면에 대향하는 타면에 배치되며, 상기 관통전극에 연결되도록 형성된 접속패드;
상기 유닛 패키지의 타면 및 제1 몰딩부 상에 페이스 업 타입으로 부착되며, 상면에 제2 본딩패드를 구비한 제2 반도체 칩;
상기 제2 본딩패드와 접속패드를 전기적으로 연결시키는 연결부재; 및
상기 연결부재를 포함한 제2 반도체 칩의 상면 및 측면을 밀봉하도록 형성된 제2 몰딩부;
를 포함하는 반도체 패키지.A unit package having a first semiconductor chip having a first bonding pad on one surface, a redistribution connected to the first bonding pad and having a ball land, and an external connection terminal attached to the ball land;
A first molding part formed to seal one side and a side surface of the unit package;
A through electrode formed to penetrate the first semiconductor chip of the unit package and connected to the redistribution line;
A connection pad disposed on the other surface of the unit package opposite to one surface of the unit package and connected to the through electrode;
A second semiconductor chip attached to the other surface of the unit package and the first molding part in a face-up type and having a second bonding pad on an upper surface thereof;
A connection member electrically connecting the second bonding pad and the connection pad; And
A second molding part formed to seal the top and side surfaces of the second semiconductor chip including the connection member;
Semiconductor package comprising a. 제 7 항에 있어서,
상기 연결부재는 상기 제2 본딩패드와 접속패드의 사이 공간에 배치된 것을 특징으로 하는 반도체 패키지.The method of claim 7, wherein
The connecting member is a semiconductor package, characterized in that disposed in the space between the second bonding pad and the connection pad. 제 8 항에 있어서,
상기 연결부재는 금속 와이어를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 8,
The connecting member is a semiconductor package, characterized in that it comprises a metal wire. 제 7 항에 있어서,
상기 접속패드는 상기 관통전극에 연결된 패드부와 상기 패드부에서 상기 제2 반도체 칩의 하면으로 연장된 배선부를 갖는 것을 특징으로 하는 반도체 패키지.The method of claim 7, wherein
And the connection pad has a pad portion connected to the through electrode and a wiring portion extending from the pad portion to a bottom surface of the second semiconductor chip. 제 10 항에 있어서,
상기 연결부재는 상기 제2 반도체 칩의 상면 및 하면을 관통하도록 형성된 추가 관통전극을 포함하며, 상기 추가 관통전극은 상기 배선부에 연결된 것을 특징으로 하는 반도체 패키지.The method of claim 10,
The connecting member includes an additional through electrode formed to penetrate the upper and lower surfaces of the second semiconductor chip, wherein the additional through electrode is connected to the wiring portion. 각각 일면에 제1 본딩패드를 갖는 제1 반도체 칩, 상기 제1 본딩패드에 연결되고, 볼랜드를 갖는 재배선, 및 상기 볼랜드에 부착된 외부접속단자를 포함한 웨이퍼 레벨 패키지 상에 각 제1 반도체 칩을 관통하여 상기 재배선에 연결되는 관통전극들을 형성하는 단계;
상기 관통전극들을 포함한 웨이퍼 레벨 패키지의 일면에 대향하는 타면에 쏘잉 테이프를 부착하는 단계;
상기 쏘잉 테이프에 부착된 웨이퍼 레벨 패키지를 칩 레벨로 쏘잉하는 단계;
상기 칩 레벨로 쏘잉된 웨이퍼 레벨 패키지의 일면 및 측면을 밀봉하는 제1 몰딩부를 형성하는 단계;
상기 제1 몰딩부가 형성된 웨이퍼 레벨 패키지의 타면에 상기 각 관통전극에 연결되는 접속패드를 형성하는 단계;
상기 접속패드를 포함한 웨이퍼 레벨 패키지의 타면 및 제1 몰딩부 상에 각각 제2 본딩패드를 갖는 제2 반도체 칩들을 부착하는 단계;
상기 각 접속패드와 제2 본딩패드 상호 간을 연결부재로 연결하는 단계; 및
상기 연결부재를 포함한 제2 반도체 칩들의 상면 및 측면을 밀봉하는 제2 몰딩부를 형성하는 단계;
를 포함하는 반도체 패키지의 제조방법.Each first semiconductor chip on a wafer level package including a first semiconductor chip each having a first bonding pad on one surface, a redistribution connected to the first bonding pad and having a ball land, and an external connection terminal attached to the ball land. Forming through electrodes connected to the redistribution through the through;
Attaching a sawing tape to the other surface of the wafer level package including the through electrodes;
Sawing a wafer level package attached to the sawing tape at a chip level;
Forming a first molding portion sealing one side and a side of the wafer level package sawed to the chip level;
Forming a connection pad connected to each of the through electrodes on the other surface of the wafer level package on which the first molding part is formed;
Attaching second semiconductor chips having second bonding pads on the other surface of the wafer-level package including the connection pads and the first molding part, respectively;
Connecting each connection pad and the second bonding pad to each other with a connection member; And
Forming a second molding part sealing upper and side surfaces of the second semiconductor chips including the connection member;
Method of manufacturing a semiconductor package comprising a. 제 12 항에 있어서,
상기 관통전극들은 인접한 제1 반도체 칩들의 마주보는 일측 가장자리를 각각 관통하도록 형성하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 12,
The through electrodes are formed to penetrate through the opposite side edges of the adjacent first semiconductor chips, respectively. 제 12 항에 있어서,
상기 제2 반도체 칩들은 상기 접속패드들이 노출되도록 계단형으로 부착하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 12,
And the second semiconductor chips are attached stepwise to expose the connection pads. 제 12 항에 있어서,
상기 제1 몰딩부를 형성하는 단계와 상기 접속패드를 형성하는 단계 사이에,
상기 웨이퍼 레벨 패키지의 일면을 밀봉하는 제1 몰딩부에 레이저를 조사하여 상기 외부접속단자를 노출시키는 단계; 및
상기 웨이퍼 레벨 패키지를 포함한 제1 몰딩부로부터 쏘잉 테이프를 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 12,
Between forming the first molding part and forming the connection pad,
Irradiating a laser to a first molding part sealing one surface of the wafer level package to expose the external connection terminal; And
Removing the sawing tape from the first molding portion including the wafer level package;
The method of manufacturing a semiconductor package further comprising. 제 12 항에 있어서,
상기 제2 몰딩부를 형성하는 단계 후,
상기 웨이퍼 레벨 패키지 및 제2 반도체 칩들을 밀봉하는 제1 및 제2 몰딩부를 쏘잉하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.The method of claim 12,
After forming the second molding portion,
And sawing the first and second molding portions sealing the wafer level package and the second semiconductor chips.
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