KR20110107085A

KR20110107085A - 적층형 고주파용 하이패스 필터

Info

Publication number: KR20110107085A
Application number: KR1020100026255A
Authority: KR
Inventors: 서영광; 차훈주
Original assignee: 주식회사 텔레웍스
Priority date: 2010-03-24
Filing date: 2010-03-24
Publication date: 2011-09-30
Also published as: KR101166111B1

Abstract

본 발명은 고주파용 필터에 관한 것으로, 보다 상세하게는 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramics: LTCC) 방식을 이용하여 하이패스 필터를 구성하는 회로를 집적화할 수 있는 적층형 고주파용 하이패스 필터에 관한 것이다.
이러한 본 발명은 저온 동시 소성 세라믹 공정에 의해 오른손/왼손 조합 법칙(CRLH) 전송선로를 구성하고, 상호 결합 시 결합 커패시턴스(Cc)를 가지도록 일체로 결합되는 복수의 CRLH 셀들과, 상기 CRLH 셀들의 최 상부 또는 최 하부에 일체로 겹합되어 입력포트와 출력 포트를 형성하는 입출력 포트 셀을 포함하는 것을 특징으로 한다.

Description

적층형 고주파용 하이패스 필터{STACKED HIGH PASS FILTER FOR HIGH FREQUENCY}

본 발명은 고주파용 필터에 관한 것으로, 보다 상세하게는 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramics: LTCC) 방식을 이용하여 하이패스 필터를 구성하여 회로를 집적화할 수 있는 적층형 고주파용 하이패스 필터에 관한 것이다.

일반적으로, 순수한 왼손 법칙(Left-Handed: LH) 전송선로는 오른손 법칙(Right-Handed: RH)의 파라스틱 효과 때문에 물리적으로 구현될 수 없다. 그래서 LH 전송선로는 RH 효과가 고려된 오른손/왼손 결합 법칙(Composite Right/Left-Handed: CRLH) 전송 선로로 모델링해야 한다.

도 1은 일반적인 CRLH 전송선로의 구성을 나타낸 도면이고, 도 2는 일반적인CRLH 전송선로를 머쉬룸 구조의 마이크로스트립 전송선로로 구성한 경우를 나타낸 도면이며 , 도 3은 상기 도 1 및 도 2의 CRLH 전송선로에 대한 분산특성을 나타낸 도면이다.

CRLH 전송선로의 모델은 도 1과 같이 직렬 RH 인덕턴스(LR), 직렬 LH 커패시턴스(CL), 병렬 RH 커패시턴스(CR) 및 병렬 LH 인턱턴스(LL)로 구성될 수 있다. 이 회로 모델은 도면 2에서와 같이 머쉬룸 구조의 마이크로스트립 전송선로로 나타낼 수 있다.

상기와 같은 CRLH 전송선로를 구성하기 위한 회로를 만들 때 금속으로 도금된 결선 패턴을 가지는 기판대로 만들진 기판 위에 다수의 능동소자 및 수동소자들을 구성하여 만드는 방식이 일반적이지만, 이러한 방식은 집적화에 많은 걸림돌이 된다. 특히, 저항, 커패시터 및 인덕터 등과 같은 수동소자의 집적화가 더 어려워 집적화의 가장 큰 걸림돌이다.

또한, 도 2와 같이 마이크로스트립 전송선로로 구성하는 경우 직접 수동소자들을 기판에 구성하여 만드는 경우에 비해 수동소자를 집적화할 수는 있으나, 도 3의 분산특성 그래프에서와 같이 비평형 전송 특성을 갖게 되는 문제점이 있었다.

또한, 최근 핸드폰, 노트북, PDA 등과 같은 전자장치들이 소형화 및 슬림화되면서 무선 통신 분야에서도 수동 소자들에 의해 구성되는 다양한 회로들을 집적화하기 위한 기술 개발이 요구되어지고 있다.

저온 동시 소성 세라믹(LTCC) 방식을 이용하여 하이패스 필터를 구성하는 회로를 집적화할 수 있는 적층형 고주파용 하이패스 필터를 제공함에 있다.

본 발명에 따른 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터는; 저온 동시 소성 세라믹 공정에 의해 오른손/왼손 조합 법칙(CRLH) 전송선로를 구성하고, 상호 결합 시 결합 커패시턴스(Cc)를 가지도록 일체로 결합되는 복수의 CRLH 셀들과, 상기 CRLH 셀들의 최 상부 또는 최 하부에 일체로 겹합되어 입력포트와 출력 포트를 형성하는 입출력 포트 셀을 포함하는 것을 특징으로 한다.

상기 CRLH 셀들의 개수는 제1CRLH 셀 및 제2CRLH 셀 2개로 구성되는 것을 특징으로 한다.

상기 CRLH 셀은, 접지 패턴을 구비하여 접지를 형성하는 제1계층과, 일측부가 상기 입력 포트 또는 출력 포트 중 타 CRLH셀과 연결되지 않은 포트에 연결되고 직렬 RH 인덕턴스(LR)를 가지는 제1인덕턴스 패턴을 구비하고 상기 제1계층의 하부에 배치되는 제2계층과, 제1커패시턴스 패턴을 구비하고, 상기 제2계층의 하부에 배치되어 상기 제1인덕턴스 패턴 과 상기 제1커패시턴스 패턴에 의해 직렬 LH 커패시턴스(CL)를 형성하는 제3계층과, 일측 끝부가 상기 제1계층의 접지 패턴에 연결되며 병렬 LH 인덕턴스를 가지는 제2인덕턴스 패턴을 구비하고 상기 제3계층의 하부에 배치되는 제4계층과, 상기 제2커패시턴스 패턴을 구비하고, 상기 제4계층의 하부에 배치되어 상기 제3계층의 제1커패시턴스 패턴과 연결되어 병렬 RH 커패시턴스를 형성하는 제5계층을 포함하는 것을 특징으로 한다.

상기 하이패스 필터는; 상기 제5계층 하부에 타 CRLH 셀의 제5계층이 배치되도록 타 CRLH 셀이 결합되는 것을 특징으로 한다.

상기 제2인덕턴스 패턴은 사행형상으로 형성되는 것을 특징으로 한다.

상기 제1계층 내지 제4계층들 각각은 상기 제4계층의 일측 끝부와 상기 일측 끝부에 대응하는 위치에 제1비아홀을 구비하고, 상기 제1비아홀을 관통하는 비아에 의해 상기 제4계층의 일측 끝부와 제1계층의 접지패턴이 연결되는 것을 특징으로 한다.

상기 제3계층 내지 제5계층은 제2비아홀을 구비하고 상기 제2비아홀을 관통하는 비아에 의해 제3계층의 인덕턴스 패턴과 제5계층의 인덕턴스 패턴이 연결되는 것을 특징으로 한다.

본 발명은 종래 평면형 CRLH 구조의 하이패스 필터를 LTCC 기술을 활용하여 적층형태로 구성함으로써 하이패스 필터를 구성하는 회로를 집적화할 수 있으므로 소형화 할 수 있는 효과를 가진다.

또한, 적층형태로 구성된 CRLH 유닛 셀을 캐스케이드로 결합하여 새로운 형태의 하이패스 필터를 구성할 수 있으므로 하이패스 필터를 소형화하면서도 다양화할 수 있는 효과를 가진다.

도 1은 일반적인 CRLH 전송선로의 모델을 나타낸 도면
도 2는 일반적인 CRLH 전송선로를 머쉬룸 구조의 마크로스트립으로 구성한 경우를 나타낸 도면
도 3은 일반적인 CRLH 전송선로의 분산특성을 나타낸 도면
도 4는 본 발명에 따른 하이패스 필터의 블록 구성도를 나타낸 도면
도 5는 본 발명에 따른 하이패스 필터의 회로 구성도를 나타낸 도면
도 6은 본 발명에 따른 적측형 하이패스 필터를 구성하는 각 계층의 패턴을 나타낸 도면
도 7은 본 발명에 따른 적측형 하이패스 필터의 사시도를 나타낸 도면
도 8은 본 발명에 따른 적층형 하이패스 필터의 단면도를 나타낸 도면
도 9는 본 발명에 따른 적층형 하이패스 필터의 주파수 대비 S 파라미터 크기 특성을 나타낸 시뮬레이션 그래프.

본 발명에서는 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramics: LTCC) 기술을 활용한다. 저온 동시 소성 세라믹(LTCC)이란 말 그대로 저온에서(Low Temperature) 금속과 그 세라믹 기판이 한꺼번에 만들어지는(Co-fire) 공정기술과 그 결과물들을 지칭한다.

최근 LTCC 공정을 이용하여 인덕터 및 커패시터와 같이 덩치가 큰 소자를 집적화하여 박막형태로 형성하는 다양한 기술들이 개발되고 있다. 따라서 본 발명에서는 LTCC를 활용하여 하이패스 필터를 구성한다.

도 4는 본 발명에 따른 하이패스 필터의 블록 구성도를 나타낸 도면이고, 도 5는 본 발명에 따른 하이패스 필터의 회로 구성도를 나타낸 도면이다.

도 4 및 도 5를 참조하면, 본 발명에 따른 적층형 하이패스 필터는 복수의 적층형 오른손/왼손 조합 법칙(Coposite Right/Left-Handed :CRLH) 셀(이하 "CRLH셀"이라 함)들을 포함한다.

도 4에서는 CRLH 셀이 2개인 경우를 나타내었으며, 이하 설명에서는 CRLH 셀이 2개인 경우를 일 예로서 설명한다.

도 4에서와 같이 CRLH 셀(110)은 입력 포트에 일단이 연결되는 직렬 인덕턴스(LR1)와 상기 직렬 인덕턴스(LR1)의 타단에 일단이 연결되는 직렬 커패시턴스(CL1)와 상기 직렬 커패시턴스(CL1)에 병렬로 연결되는 병렬 인덕턴스(LL1)와 상기 병렬 인덕턴스(LL1)에 병렬로 연결되는 병렬 커패시턴스(CR1)로 구성된다.

그리고 CRLH 셀(120) 또한 CRLH셀(110)과 동일하게 연결되는 직렬 인덕턴스(LR2)와 커패시턴스(CR2)와 병렬 인덕턴스(LL2)와 병렬 커패시턴스(CR2)로 구성된다. 단 CRLH셀(120)의 직렬 인덕턴스(LR2)는 출력포트와 연결된다.

또한, 상기 CRLH 셀(110)과 CRLH 셀(120)을 연결하기 위해 상기 CRLH셀(110)과 CRLH셀(120) 사이에 결합커패시턴스(Cc)가 구성된다.

도 6은 본 발명에 따른 적측형 하이패스 필터를 구성하는 각 계층의 패턴을 나타낸 도면이고, 도 7은 본 발명에 따른 적측형 하이패스 필터의 사시도를 나타낸 도면이며, 도 8은 본 발명에 따른 적층형 하이패스 필터의 단면도를 나타낸 도면이며, 도 9는 본 발명에 따른 적층형 하이패스 필터의 주파수 대비 S 파라미터 크기 특성을 나타낸 시뮬레이션 그래프이다. 이하 도 6 내지 도 9를 참조하여 설명한다.

본 발명에 따른 CRLH 셀(110) 또는 CRLH 셀(120)은 접지 계층과, 제1인덕턴스 계층, 제1커패시턴스 계층, 제2인덕턴스 계층, 제2커패시턴스 계층, 5개의 계층으로 구성된다. 따라서 총 10개의 계층과 입출력 포트가 형성되는 11계층을 포함한다. 이때, CRLH 셀(110)과 CRLH 셀(120)의 각 계층은 대향하도록 구성된다. 예를 들어, CRLH(110)의 접지 계층은 최상부에 배치되는 제1계층(1)을 형성하고, CRLH(120)의 접지 계층은 최하부에 배치되는 제10계층(10)을 형성한다. 그리고 입출력포트 계층인 제11계층(11)은 상기 제10계층(100)의 하부 또는 제1계층의 상부에 배치될 수 있다.

상기 각 계층은 절연체 시트와 절연체 시트 상에 형성되는 패턴으로 구성되며, 상기 절연체 시트 상 또는 패턴은 비아홀을 가질 수 있다. 상기 절연체 시트는 세라믹 등으로 구성될 수 있다. 이하 도 6 내지 도 8에서 비아홀은 각 계층에 대해 동일한 위치에 형성되는 비아홀인 경우 동일 부호를 주어 설명함을 유의하여야 한다.

구체적으로 설명하면, 접지 계층인 제1계층(1) 및 제2계층(10) 각각은 제1접지 패턴(12)과 제2접지 패턴(21)을 구비하여 최상부와 최하부에 배치되어 도 2의 등가회로에서 접지를 형성한다.

그리고 상기 제1계층(1)의 하부에는 제11계층의 입력포트(22)에 대응하는 위치에 비아홀(40-3)을 구비하고 상기 비아홀(40-3)과 연결되어 제1직렬 인덕턴스(LR1)를 가지는 제1인덕턴스 패턴을 구비하는 제2계층(2)이 배치된다.

상기 제2계층(2)의 하부에는 상기 제2계층의 제1인덕턴스 패턴(13)과 제1직렬 커패시턴스(CL1)를 형성하는 제1커패시턴스 패턴(14)을 구비하는 제3계층(3)이 배치된다. 상기 제3계층(3)의 제1커패시턴스 패턴(14)의 중심부에는 비아홀(40-10)을 포함한다.

상기 제3계층(3)의 하부에는 사행형상으로 형성되고, 중앙부에 배치되는 비아홀(40-10)과 사행형상의 끝단부에 배치되는 비아홀(40-5)을 가지는 제2인덕턴스 패턴(15)을 가지는 제4계층(4)이 배치된다.

상기 제4계층(4) 하부에는 상기 제3계층(3)과 동일한 형상의 제2커패시턴스 패턴(16)을 가지는 제5계층(5)이 배치된다. 단, 상기 제2커패시턴스 패턴(16)은 비아홀이 형성되지 않는다.

상기 제3계층(3), 제4계층(4)의 중앙부에 형성된 비아홀(40-10)에 비아가 삽입되어 제3계층(3)의 제1커패시턴스 패턴(14), 제4계층(4)의 제2인덕턴스 패턴(15) 및 제5계층(5)의 제2커패시턴스 패턴(16)을 연결되며, 상기 제3계층(3) 내지 제5계층에 의해 제1병렬 커패시턴스(CR1)를 형성한다.

상기 CRLH 셀(110)의 하부, 즉 상기 제5계층(5)의 하부에는 CRLH셀(120)이 배치되며, CRLH셀(120)의 제5계층이 CRLH셀(110)의 제5계층(5)의 하부에 놓이도록 배치되며, 상기 제5계층(5)의 제2커패시턴스 패턴(16)과 제6계층(6)의 제2커패시턴스 패턴(17)에 의해 결합 커패시턴스(Cc)를 형성한다. 상기 도 6 내지 도 8에서와 같이 하이패스 필터의 구성으로 보았을 때 CRLH셀(120)의 제5계층은 제6계층(6)이 된다.

따라서 CRLH셀(120)의 제4계층인 제2인덕턴스 계층은 하이패스 필터의 관점에서 제7계층(7)으로 배치되고, CRLH 셀(120)의 제3계층은 제8계층(8), CRLH 셀(120)의 제2계층은 제9계층(9), CRLH 셀(120)의 제1계층은 제10계층(10)으로 배치된다.

상기 제10계층(10)의 하부에는 입출력 계층(Foot 계층)인 제11계층(11)이 배치된다.

상기 제11계층(11)은 입력 포트(22), 출력 포트(23), 접지 포트(25)를 포함하며, 상기 포트들은 도 6에서와 같이 구성될 수 있다. 입력 포트(22)는 상술한 바와 같이 제2계층(2)의 제1인덕턴스 패턴(13)과 비아(41-2)를 통해 연결되고, 출력 포트(23)는 제9계층(9)의 제1인덕턴스 패턴(20)과 비아(41-6)를 통해 연결되며, 접지 포트(25)는 비아(41-7)에 의해 제10계층(10)의 접지 패턴(21)과 연결된다.

상기 제1계층(1) 내지 제11계층(11)은 상술한 바와 같이 일체로 구성되어 하이패스 필터의 기능을 수행한다.

상기와 같이 구성된 하이패스 필터는 도 9와 같은 S 파라미터 특성을 가진다. 도 9에서 보이는 바와 같이 본 발명에 따른 하이패스 필터는 집적화하여 소형화 하면서도 대략 800MHz 이상의 고주파수대만을 패스시킴을 알 수 있다.

"본 연구는 지식경제부 부품소재기술개발사업의 일환으로 수행하였음."

과제명:[10032543, 차세대 융복합 단말기용 멀티밴드 필터 내장형 FEM 개발]

1~11 : 계층(Layer) 12, 21 : 접지패턴
13, 20: 제1인덕턴스 패턴 14, 19 : 제1컨덕턴스 패턴
15 : 제2인덕턴스 패턴 16, 17 : 제2컨덕턴스 패턴
22 : 입력포트 23: 출력 포트
25 : 접지 포트 40: 비아홀
41: 비아

Claims

저온 동시 소성 세라믹 공정에 의해 오른손/왼손 조합 법칙(CRLH) 전송선로를 구성하고, 상호 결합 시 결합 커패시턴스(Cc)를 가지도록 일체로 결합되는 복수의 CRLH 셀들과,
상기 CRLH 셀들의 최 상부 또는 최 하부에 일체로 겹합되어 입력포트와 출력 포트를 형성하는 입출력 포트 셀을 포함하는 것을 특징으로 하는 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터.
제1항에 있어서,
상기 CRLH 셀들의 개수는 제1CRLH 셀 및 제2CRLH 셀 2개로 구성되는 것을 특징으로 하는 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터.
제1항에 있어서,
상기 CRLH 셀은,
접지 패턴을 구비하여 접지를 형성하는 제1계층과,
일측부가 상기 입력 포트 또는 출력 포트 중 타 CRLH셀과 연결되지 않은 포트에 연결되고 직렬 RH 인덕턴스(LR)를 가지는 제1인덕턴스 패턴을 구비하고 상기 제1계층의 하부에 배치되는 제2계층과,
제1커패시턴스 패턴을 구비하고, 상기 제2계층의 하부에 배치되어 상기 제1인덕턴스 패턴 과 상기 제1커패시턴스 패턴에 의해 직렬 LH 커패시턴스(CL)를 형성하는 제3계층과,
일측 끝부가 상기 제1계층의 접지 패턴에 연결되며 병렬 LH 인덕턴스를 가지는 제2인덕턴스 패턴을 구비하고 상기 제3계층의 하부에 배치되는 제4계층과,
상기 제2커패시턴스 패턴을 구비하고, 상기 제4계층의 하부에 배치되어 상기 제3계층의 제1커패시턴스 패턴과 연결되어 병렬 RH 커패시턴스를 형성하는 제5계층을 포함하는 것을 특징으로 하는 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터.
제3항에 있어서,
상기 제5계층 하부에 타 CRLH 셀의 제5계층이 배치되도록 타 CRLH 셀이 결합되는 것을 특징으로 하는 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터.
제3항에 있어서,
상기 제2인덕턴스 패턴은 사행형상으로 형성되는 것을 특징으로 하는 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터.
제3항에 있어서,
상기 제1계층 내지 제4계층들 각각은 상기 제4계층의 일측 끝부와 상기 일측 끝부에 대응하는 위치에 제1비아홀을 구비하고, 상기 제1비아홀을 관통하는 비아에 의해 상기 제4계층의 일측 끝부와 제1계층의 접지패턴이 연결되는 것을 특징으로 하는 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터.
제3항에 있어서,
상기 제3계층 내지 제5계층은 제2비아홀을 구비하고 상기 제2비아홀을 관통하는 비아에 의해 제3계층의 인덕턴스 패턴과 제5계층의 인덕턴스 패턴이 연결되는 것을 특징으로 하는 저온 동시 소성 세라믹을 활용한 적층형 하이패스 필터.