KR20110104065A - 반도체 장치, 반도체 장치를 이용한 전자기기 및 반도체 장치를 이용한 증서 - Google Patents

반도체 장치, 반도체 장치를 이용한 전자기기 및 반도체 장치를 이용한 증서 Download PDF

Info

Publication number
KR20110104065A
KR20110104065A KR1020117016862A KR20117016862A KR20110104065A KR 20110104065 A KR20110104065 A KR 20110104065A KR 1020117016862 A KR1020117016862 A KR 1020117016862A KR 20117016862 A KR20117016862 A KR 20117016862A KR 20110104065 A KR20110104065 A KR 20110104065A
Authority
KR
South Korea
Prior art keywords
signal
film
circuit
semiconductor device
insulating film
Prior art date
Application number
KR1020117016862A
Other languages
English (en)
Other versions
KR101617011B1 (ko
Inventor
마사토 이시이
토모아키 아츠미
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20110104065A publication Critical patent/KR20110104065A/ko
Application granted granted Critical
Publication of KR101617011B1 publication Critical patent/KR101617011B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0723—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips the record carrier comprising an arrangement for non-contact communication, e.g. wireless communication circuits on transponder cards, non-contact smart cards or RFIDs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/0701—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips at least one of the integrated circuit chips comprising an arrangement for power management
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors

Abstract

부호화된 신호를 복호하여 정보를 얻는 과정에서, 전력의 소비를 저감하는 무선통신 가능한 반도체 장치를 제공한다.
수신한 반송파를 교류 신호로 변환하는 안테나와, 교류 신호를 직류 전압으로 정류하는 정류 회로와, 교류 신호를 부호화 신호로 복조하는 복조 회로와, 부호화 신호를 복호 신호로 복호하는 복호 회로를 가지고, 직류 전압의 공급에 의해 일정한 주파수의 클록 신호를 생성하는 수단과 교류 신호로부터 복조한 부호화 신호를 상기 클록 신호와 동기시켜 동기된 부호화 신호를 생성하는 수단을 가지고, 동기된 부호화 신호를 클록으로 하여, 동기된 부호화 신호로부터 복호 회로에서 복호한 정보를 기억한다.

Description

반도체 장치, 반도체 장치를 이용한 전자기기 및 반도체 장치를 이용한 증서{SEMICONDUCTOR DEVICE, ELECTRONIC APPLIANCE USING SEMICONDUCTOR DEVICE, AND DOCUMENT USING SEMICONDUCTOR DEVICE}
본 발명은 무선통신 가능한 반도체 장치에 관한 것이다.
또한, 본 명세서 중에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치를 가리킨다.
무선통신을 행하는 전자기기 중에서, 특히 휴대형 트랜시버, 휴대전화기, RFID(Radio Frequency IDentification system) 태그 등, 유선에 의한 전원 공급을 받지 않고 동작하는 전자기기는, 가능한 한 기기의 소비 전력을 억제하는 것이 요구되고 있다.
유선에 의한 전원 공급을 받지 않고 동작하는 전자기기 중에서 내장하는 전지를 전원으로 하는 휴대형 트랜시버나 휴대전화기는, 1회의 충전으로 사용할 수 있는 시간을 가능한 한 길게 하기 위해, 소비 전력을 억제하는 것이 요구되고 있다.
또한, 유선에 의한 전원 공급을 받지 않고 동작하는 전자기기 중에서 액티브형의 RFID 태그나 패시브형의 RFID 태그가 있다. 특히, 전지를 내장하지 않은 패시브형의 RFID 태그는, 질문기로부터의 전자파를 전원으로서 동작하기 때문에, 질문기로부터의 거리가 멀어져 미약한 전자파밖에 수신할 수 없는 경우에, 생성하는 전력이 소량이라고 하더라도 동작할 필요가 있고, 특히 소비 전력을 억제하는 것이 요구된다.
여기서, 일례로서 패시브형 RFID 태그가 무선통신을 행하는 경우에 대하여, 간단하게 설명한다.
패시브형 RFID 태그가 무선통신의 수신을 행하는 경우, 패시브형 RFID 태그는 질문기가 송신하는 전자파인 반송파를 안테나에 의해 수신하여 교류 신호로 변환하고, 교류 신호를 정류 회로에 의해 정류하여 전원이 되는 직류 전압을 생성한다.
한편, 패시브형 RFID 태그가 수신하는 정보는, 질문기에 의해 신호로 부호화되고, 부호화된 신호로 반송파가 변조되고, 변조된 반송파에 의해 송신되기 때문에, 패시브형 RFID 태그는 안테나에 의해 반송파를 수신하고, 수신한 반송파를 복조 회로에 의해 복조함으로써 부호화 신호로서 정보를 얻는다. 또한, 수신한 정보에 따라 처리를 진행시키기 때문에, 패시브형 RFID 태그가 클록 동기형의 논리 회로를 실장하고 있는 경우, 패시브형 RFID 태그는 안테나로 변환된 교류 신호를 소망의 주파수로 분주하여 클록을 생성한다.
그리고, 패시브형 RFID 태그는, 생성한 전압으로 각 내부 회로를 동작시키고, 생성한 클록에 동기하여 수신한 정보에 따라 처리를 진행시키고, 필요하다면 질문기에 응답을 한다.
그런데, 패시브형 RFID 태그가 수신한 정보에 따라 처리를 진행시킬 때, 패시브형 RFID 태그는 복조한 부호화된 신호의 복호화를 행한다.
부호화에는 여러가지 방법이 있지만, 여기에서는 PIE(Pulse Interval Encoding)를 채택한다. PIE는 논리값 0과 1의 정보를 다른 시간 간격으로 펄스를 발생시킨 신호로 부호화한다. PIE의 예를 도 2와 도 3을 이용하여 설명한다.
도 2에서는, 짧은 시간 간격으로 펄스를 발생시킨 신호(200)을 논리값 0의 정보로서 나타내고, 긴 시간 간격으로 펄스를 발생시킨 신호(201)를 논리값 1의 정보로서 나타낸 것을 도시하고 있다. 도 3에서는, 예를 들면, 01011과 연속적인 정보를 부호화한 경우의 신호(500)의 양태를 나타내고 있다.
패시브형 RFID 태그는, PIE에 의해 부호화된 신호로부터 정보를 취출하기 위해, 펄스의 상승부터 다음 상승까지의 간격의 시간을 생성한 클록의 발진수를 계산함으로써 구하고, 구한 발진수의 대소에 따라 논리값 0과 1의 정보로 복호하고, 복호한 정보를 레지스터 등의 기억소자에 기억하여, 정보에 따라 처리를 진행시킨다.
이상과 같은 무선통신을 행하는 패시브형 RFID 태그로서, 예를 들면 다음의 비특허문헌 1을 들 수 있다.
Design and Implementation of a Low-power Baseband-system for RFID Tag(2007 IEEE International Symposium on Circuits and Systems(페이지：1585-1588))
비특허문헌 1 내의 패시브형 RFID 태그에서는, 주파수가 다른 복수의 클록을 생성하여 용도에 따라 구분하여 사용한다. 복수의 클록의 하나인, 반송파로부터 분주한 주파수가 가장 빠른 클록을 이용하여, 본 클록의 발진수를 계산함으로써 펄스 간격의 시간을 구하고, PIE에 의해 부호화된 신호로부터 정보를 복호한다. 그리고, 복수의 클록의 다른 하나인 주파수가 가장 늦은 클록을 이용하여, 복호한 정보를 레지스터에 기억하고, 정보에 따라 처리를 행한다.
이와 같이, 비특허문헌 1의 패시브형 RFID 태그에서는, 부호화된 신호를 복호하여 정보를 얻는 과정에서, 빠른 처리 시간이 요구되는 기능에는 반송파로부터 분주한 주파수가 가장 빠른 클록을 공급하고, 처리에 시간이 걸려도 영향이 적은 기능에는 주파수가 가장 빠른 클록을 더 분주한 비교적 늦은 주파수의 클록을 공급하고, 생성한 주파수가 다른 복수의 클록을 나누어 사용함으로써 소비 전력의 저감을 도모한다.
그러나, 비특허문헌 1의 패시브형 RFID 태그에서는, 주파수가 가장 빠른 클록을 반송파로부터 분주하여 생성하기 때문에, 소망의 주파수의 클록을 얻기 위한 과정에서 반송파와 같은 주파수로 동작하는 회로가 존재하게 되고, 소비 전력의 저감에 한계가 있다는 문제가 있었다. 또한, 반송파의 주파수가 빨라짐에 따라 소비 전력의 증가를 수반하는 문제가 있었다.
또한, 가장 빠른 주파수의 클록으로부터 더 분주한 비교적 늦은 주파수의 클록을 이용하여, 복호한 정보를 레지스터에 기억하기 때문에, 복호한 정보를 기억할 필요가 없을 때에도 클록이 동작하여 불필요한 전력이 소비되는 문제가 있었다.
본 발명의 일 양태의 목적은, 상기 과제를 감안하여, 부호화된 신호를 복호하여 정보를 얻는 과정에 있어서, 전력의 소비를 저감하는 무선통신 가능한 반도체 장치를 제공하는 것에 있다.
상기 목적을 달성하기 위해 본 발명의 일 양태의 무선통신 가능한 반도체 장치는 수신한 반송파를 교류 신호로 변환하는 안테나, 교류 신호를 직류 전압으로 정류하는 정류 회로, 교류 신호를 부호화 신호로 복조하는 복조 회로, 부호화 신호를 복호 신호로 복호하는 복호 회로를 가지고, 직류 전압의 공급에 의해 일정 주파수의 클록 신호를 생성하는 수단과, 교류 신호로부터 복조한 부호화 신호를 상기 클록 신호와 동기시키고 동기된 부호화 신호를 생성하는 수단을 가지고, 동기된 부호화 신호를 클록으로 하여, 동기된 부호화 신호로부터 복호 회로에서 복호한 정보를 기억하는 것을 포함한다.
상기 구성에 더하여, 본 발명의 일 양태인 무선통신 가능한 반도체 장치는 직류 전압의 변동에 대하여 일정한 직류 전압을 출력하는 정전압 회로를 포함해도 좋다.
본 발명의 일 양태의 무선통신 가능한 반도체 장치에서는, 직류 전압의 공급에 의해 일정한 주파수의 클록을 생성하는 수단에 있어서, 부호화 신호를 복호할 수 있는 정도의 반송파의 주파수보다 늦은 주파수의 클록을 생성함으로써, 반송파의 주파수에서 동작하는 회로, 및 소망의 클록을 생성하는 분주 회로를 불필요하게 할 수 있다.
또한, 교류 신호로부터 복조한 부호화 신호를 클록과 동기시키고 동기된 부호화 신호를 생성하는 수단에 있어서, 복조한 부호화 신호를 반도체 장치 내부에서 생성한 클록과 동기시킴으로써, 동기된 부호화 신호를 동기된 부호화 신호로부터 복호한 정보를 기억하기 위한 클록으로서 이용할 수 있게 되어, 복호한 정보를 기억하기 위한 상시 동작하는 클록을 불필요하게 할 수 있다. 이것에 의해, 전력 소비의 삭감을 실현하는 것이 가능하게 되어, 질문기와 무선통신하는 거리의 향상에 크게 기여한다.
도 1은 실시형태 1의 일 양태에 대하여 설명하는 도면.
도 2는 PIE에 대하여 설명하는 도면.
도 3은 PIE에 대하여 설명하는 도면.
도 4는 실시형태 1의 일 양태에 대하여 설명하는 도면.
도 5는 실시형태 1의 일 양태에 대하여 설명하는 도면.
도 6은 실시형태 1의 일 양태에 대하여 설명하는 도면.
도 7은 실시형태 2의 일 양태에 대하여 설명하는 도면.
도 8은 실시형태 2의 일 양태에 대하여 설명하는 도면.
도 9는 실시형태 2의 일 양태에 대하여 설명하는 도면.
도 10은 실시형태 2의 일 양태에 대하여 설명하는 도면.
도 11은 실시형태 2의 일 양태에 대하여 설명하는 도면.
도 12는 실시형태 2의 일 양태에 대하여 설명하는 도면.
도 13은 실시형태 3의 일 양태에 대하여 설명하는 도면.
도 14는 실시형태 3의 일 양태에 대하여 설명하는 도면.
도 15는 실시형태 4의 일 양태에 대하여 설명하는 도면.
본 발명의 실시형태에 대하여, 도면을 이용하여 이하에 설명한다.
(실시형태 1)
이하에, 본 발명의 일 실시형태를 나타낸다. 여기에서는, 본 발명의 일 양태의 무선통신 가능한 반도체 장치의 대표적인 예로서, 패시브형 RFID 태그를 나타낸다.
도 1에는, 본 발명의 일 실시형태의 패시브형 RFID 태그가 반송파를 수신하고 나서 정보를 기억하기까지 필요한 구성을 도시한다. 본 발명의 일 실시형태의 패시브형 RFID 태그에서는, 안테나(300), 정류 회로(301), 복조 회로(302), 발진 회로(303), 동기 회로(304), 복호 회로(305), 레지스터(306)로 이루어진다. 또한, 도 1에 기재된 입출력 신호의 부호는 도 4의 타임 차트의 부호에 대응한다.
안테나(300)는 수신한 반송파를 교류 신호로 변환한다. 정류 회로(301)는 교류 신호를 RFID 태그의 전원 전압이 되는 직류 전압으로 정류한다. 복조 회로(302)는 교류 신호를 부호화 신호로 복조한다. 발진 회로(303)는 전원 전압의 공급에 의해 일정한 주파수의 클록 신호를 생성한다. 동기 회로(304)는 부호화 신호를 클록 신호와 동기시킨 동기된 부호화 신호를 생성한다. 복호 회로(305)는 동기된 부호화 신호를 수신 정보에 복호한다. 레지스터(306)는 수신 정보를 기억한다.
도 4에는, 본 발명의 일 실시형태의 패시브형 RFID 태그가 반송파를 수신하고 나서 정보를 기억할 때까지의 동작을 타임 차트를 이용하여 기재한다. 이하에 본 발명의 일 실시형태의 패시브형 RFID 태그의 동작에 대하여 도 4를 이용하여 설명한다. 또한, 도 4의 타임 차트는 반송파를 수신하기 시작하고 나서 전원 전압이 상승하여 안정될 때까지 충분히 시간이 경과한 경우를 나타낸다.
패시브형 RFID 태그가 반송파를 수신하면, 안테나(300)는 수신한 반송파를 교류 신호(400)로 변환하여 출력한다.
정류 회로(301)는 교류 신호(400)를 직류 전압으로 정류하고, 전원 전압으로서 패시브형 RFID 태그 내의 회로에 전원을 공급한다. 또한 도 1에서는, 도면을 간결하게 하기 위해, 정류 회로(301)의 출력 신호인 직류 전압, 즉 전원 전압을 발진 회로(303)에만 접속하지만, 실제로는 패시브형 RFID 태그 내의 각 회로에 접속한다.
복조 회로(302)는 교류 신호(400)로부터 PIE에 의해 부호화된 부호화 신호(402)를 복조하여 출력한다.
발진 회로(303)는 전원 전압의 공급에 의해, 반송파의 주파수보다 늦고, 또한, 부호화 신호를 복호할 수 있을 정도로 빠른 일정한 발진 주파수의 클록 신호(403)를 생성해 출력한다.
동기 회로(304)는 복조한 부호화 신호(402)를 클록 신호(403)와 동기시키고, 동기된 부호화 신호(404)를 출력한다.
여기서, 도 5에 동기 회로(304)의 회로 구성예를 기재하고, 동작을 설명한다. 본 회로 구성에서는 플립 플롭(3040)과 플립플롭(3041)으로 이루어지고, 플립 플롭(3040)의 출력 신호는 플립 플롭(3041)의 입력에 접속하고, 양 플립 플롭에는 입력 신호를 취하는 계기로서 같은 클록 신호(403)를 입력한다. 플립 플롭(3040)은 클록 신호(403)에 동기하여 입력 신호인 부호화 신호(402)를 취하지만, 부호화 신호(402)가 클록 신호(403)와 비동기이기 때문에, 전압이 정해지지 않은 상태의 신호를 출력할 가능성이 있고, 플립 플롭(3040)이 출력할 가능성이 있는 신호의 전압이 정해지지 않는 상태가 해소되는 시간보다 클록 신호(403)의 주기를 길게 해 두고, 플립 플롭(3041)이 플립 플롭(3040)이 출력하는 전압이 정해진 신호만을 취할 수 있는 구성으로 되어 있다. 동기 회로(304)는 이러한 회로 구성으로 함으로써, 클록 신호(403)에 동기하여 전압이 정해진 동기화된 부호화 신호(404)를 출력한다.
복호 회로(305)는 동기된 부호화 신호(404)의 펄스의 상승으로부터 다음 상승까지의 간격의 시간을 클록 신호(403)의 발진수를 계산함으로써 구하고, 구한 시간의 대소 비교를 행하는 것에 의해 논리값 0과 1을 나누어 수신 정보로서 복호하고, 수신 정보 신호(405)를 출력한다. 본 타임 차트에서는, 동기된 부호화 신호(404)의 펄스가 상승한 직후의 클록 신호(403)의 상승의 타이밍에서 수신 정보를 확정하여 수신 정보 신호(405)를 출력한다. 레지스터(306)는 복호한 수신 정보를 동기된 부호화 신호(404)의 상승 엣지를 계기로 격납한다. 본 타임 차트에서는, 동기화된 부호화 신호(404)를 클록 신호(403)의 2 주기분 지연시킨 신호의 펄스의 상승 엣지를 계기로 복호한 수신 정보를 레지스터(306)에 격납한다. 동기화된 부호화 신호(404)를 클록 신호(403)의 2 주기분 지연시킴으로써 복호된 수신 정보 신호(405)의 출력 전압이 안정되는 시간을 형성하여, 전압이 확정된 정보를 레지스터(306)에 격납한다.
도 6에는, 도 1의 정류 회로(301)와 발진 회로(303) 사이에 정전압 회로(307)를 추가한 본 발명의 일 실시형태의 패시브형 RFID 태그의 구성을 도시하고 있다. 또한, 도 1에 기재된 입출력 신호의 부호는 도 4의 타임 차트의 부호에 대응한다.
정전압 회로(307)는 질문기와 패시브형 RFID 태그의 통신 거리의 변화나 패시브형 RFID 태그가 존재하는 환경의 온도의 변화 등에 의해, 정전압 회로(307)의 입력인 정류 회로(301)로부터의 출력의 직류 전압이 변동한 경우에도, 일정한 직류 전압 즉 패시브형 RFID 태그의 전원 전압을 출력한다. 본 정전압 회로(307)를 추가함으로써, 발진 회로(303)에 안정된 전원 전압을 공급하고, 발진 회로(303)는 보다 안정된 발진 주파수의 클록 신호(403)를 생성하여 출력할 수 있게 된다. 또한 본 정전압 회로(307)를 추가한 경우, 정류 회로(301)의 출력 신호는 정전압 회로(307)에만 접속하고, 정전압 회로(307)의 출력 신호인 직류 전압, 즉 전원 전압을 패시브형 RFID 태그 내의 각 회로에 접속한다.
이상의 실시형태에 따르면, 수신 정보의 격납을 행하는 레지스터의 동작 타이밍을 동기된 부호화 신호를 이용하여 결정하기 때문에, 반송파의 주파수에 의해 동작하는 회로, 및 소망의 클록을 생성하는 분주 회로를 불필요하게 할 수 있고, 또한, 복호 신호를 기억하기 위해 상시 동작하는 클록을 불필요하게 할 수 있기 때문에, 전력 소비의 삭감을 실현하는 것이 가능해지고, 나아가서는 질문기와 무선통신하는 거리의 향상에 크게 기여하게 된다.
여기에서는 패시브형의 RFID 태그에 대하여 예를 들었지만, 마찬가지 방법으로 데이터 통신을 행하는 전자기기라면 본 실시형태를 응용할 수 있다는 것은 용이하게 추측할 수 있다.
(실시형태 2)
본 실시형태에서는, 상기 실시형태에 나타낸 반도체 장치를 얻기 위한 일 제작 방법을 설명한다.
먼저, 기판(701)의 일 표면에 박리층(702)을 형성하고, 계속하여 하지가 되는 절연막(703) 및 반도체막(704)(예를 들면 비정질 규소를 포함하는 막)을 형성한다(도 7(A) 참조). 박리층(702), 절연막(703) 및 반도체막(704)은 연속하여 형성할 수 있다. 연속하여 형성함으로써, 대기에 노출되지 않기 때문에 불순물의 혼입을 막을 수 있다.
기판(701)은, 유리 기판, 석영 기판, 금속 기판, 스테인리스 스틸 기판, 본 공정의 처리 온도에 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 이용하면 좋다. 이러한 기판이라면, 그 면적이나 형상에 큰 제한은 없기 때문에, 예를 들면, 한 변이 1 미터 이상이며, 직사각형의 것을 이용하면, 생산성을 현격히 향상시킬 수 있다. 이와 같은 이점은, 원형의 실리콘 기판을 이용하는 경우와 비교하면, 큰 우위점이다. 따라서, 회로부를 크게 형성한 경우에도, 실리콘 기판을 이용하는 경우와 비교하여 저비용화를 실현할 수 있다.
또한 본 공정에서는, 박리층(702)을 기판(701)의 전면에 형성하였지만, 필요에 따라, 기판(701)의 전면에 박리층을 형성한 후에, 포토리소그래피법에 의해 박리층(702)을 선택적으로 형성해도 좋다. 또한, 기판(701)에 접하도록 박리층(702)을 형성하고 있지만, 필요에 따라서, 기판(701)에 접하도록 산화규소막, 산화질화규소막, 질화규소막, 질화산화규소막 등의 절연막을 형성하고, 이 절연막에 접하도록 박리층(702)을 형성해도 좋다.
여기서, 산화질화물이란, 그 조성으로서 질소보다 산소의 함유량이 많은 물질이며, 또한, 질화산화물이란, 그 조성으로서 산소보다 질소의 함유량이 많은 물질을 말한다. 예를 들면, 산화질화규소란, 산소가 50 원자 % 이상 70 원자 % 이하, 질소가 0.5 원자 % 이상 15 원자 % 이하, 규소가 25 원자 % 이상 35 원자 % 이하, 수소가 0.1 원자 % 이상 10 원자 % 이하의 범위에서 포함되는 물질로 할 수 있다. 또한, 질화산화규소란, 산소가 5 원자 % 이상 30 원자 % 이하, 질소가 20 원자 % 이상 55 원자 % 이하, 규소가 25 원자 % 이상 35 원자 % 이하, 수소가 10 원자 % 이상 30 원자 % 이하의 범위에서 포함되는 물질로 할 수 있다. 단, 상기 조성의 범위는, 러더포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry)이나, 수소 전방 산란법(HFS：Hydrogen Forward Scattering)을 이용하여 측정한 경우의 것이다. 또한, 구성 원소의 함유 비율은 그 합계가 100 원자%를 넘지 않는 값을 취한다.
박리층(702)은 금속막이나 금속막과 금속 산화막의 적층 구조 등을 이용할 수 있다. 금속막으로서는, 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir)으로부터 선택된 원소, 상기 원소를 주성분으로 하는 합금 재료, 상기 원소를 주성분으로 하는 화합물 재료로 이루어지는 막을 단층 구조 또는 적층 구조로 형성한다. 또한, 이들 재료는, 스퍼터링법이나 플라즈마 CVD법 등의 각종 CVD법 등을 이용해 형성할 수 있다. 금속막과 금속 산화막의 적층 구조로서는, 상술한 금속막을 형성한 후에, 산소 분위기하 또는 N2O 분위기 하에서의 플라즈마 처리, 산소 분위기하 또는 N2O 분위기 하에서의 가열 처리를 행하는 것에 의해, 금속막 표면에 이 금속막의 산화물 또는 산화질화물을 형성할 수 있다. 또한, 금속막을 형성한 후에, 오존수 등의 산화력이 강한 용액으로 표면을 처리하는 것에 의해, 금속막 표면에 이 금속막의 산화물 또는 산화질화물을 형성할 수 있다.
절연막(703)은, 스퍼터링법이나 플라즈마 CVD법 등에 의해, 규소의 산화물 또는 규소의 질화물을 포함하는 막을, 단층 구조 또는 적층 구조로 형성한다. 하지가 되는 절연막이 2층 구조인 경우, 예를 들면, 첫번째층으로서 질화산화규소막을 형성하고, 두번째층으로서 산화질화규소막을 형성하면 좋다. 하지가 되는 절연막이 3층 구조인 경우, 첫번째층의 절연막으로서 산화규소막을 형성하고, 두번째층의 절연막으로서 질화산화규소막을 형성하고, 세번째층의 절연막으로서 산화질화규소막을 형성하면 좋다. 또는, 첫번째층의 절연막으로서 산화질화규소막을 형성하고, 두번째층의 절연막으로서 질화산화규소막을 형성하고, 세번째층의 절연막으로서 산화질화규소막을 형성하면 좋다. 하지가 되는 절연막(703)은 기판(701)으로부터의 불순물의 침입을 방지하는 블로킹막으로서 기능한다.
반도체막(704)은, 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해, 25 nm 이상 200 nm 이하 정도, 바람직하게는 50 nm 이상 70 nm 이하 정도, 구체적으로는 66 nm의 두께로 형성한다. 반도체막(704)으로서는, 예를 들면, 비정질 규소막을 형성하면 좋다.
다음에, 반도체막(704)에 레이저광을 조사하여 결정화를 행한다. 또한 레이저광의 조사와, RTA 또는 퍼니스 어닐로를 이용하는 열 결정화법, 결정화를 조장하는 금속 원소를 이용하는 열 결정화법을 조합한 방법 등에 의해 반도체막(704)의 결정화를 행하여도 좋다. 그 후, 얻어진 결정질 반도체막을 소망의 형상으로 에칭 하고, 반도체막(704a), 반도체막(704b)을 형성하여, 이것들을 덮도록 게이트 절연막(705)을 형성한다(도 7(B) 참조).
반도체막(704a), 반도체막(704b)의 제작 공정의 일례를 이하에 간단하게 설명한다. 먼저, 플라즈마 CVD법을 이용하여, 비정질 반도체막(예를 들면, 비정질 규소막)을 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 포함하는 용액을 비정질 반도체막 위에 보유시킨 후, 비정질 반도체막에 탈수소화의 처리(500℃, 1시간)와 열결정화의 처리(550℃, 4시간)를 행하여 결정질 반도체막을 형성한다. 그 후, 결정화의 정도에 기초하여, 필요에 따라, 레이저 발진기로부터 레이저광을 조사하고, 포토리소그래피법을 이용함으로써, 반도체막(704a), 반도체막(704b)을 형성한다. 또한 결정화를 조장하는 금속 원소를 이용하는 열결정화를 행하지 않고, 레이저광의 조사만으로 비정질 반도체막의 결정화를 행하여도 좋다.
또한, 반도체막에 대하여, 연속 발진 레이저광 또는 10 MHz 이상의 주파수로 발진하는 레이저광을 조사하면서 한 방향으로 주사하여 결정화시켜 얻어진 반도체막(704a), 반도체막(704b)을 형성할 수 있다. 이러한 결정화의 경우, 그 레이저광의 주사 방향으로 결정이 성장하는 특성이 있다. 그 주사 방향을 채널 길이 방향(채널 형성 영역이 형성되었을 때에 캐리어가 흐르는 방향)에 맞추어 트랜지스터를 배치하면 좋다.
다음에, 반도체막(704a), 반도체막(704b)을 덮는 게이트 절연막(705)을 형성한다. 게이트 절연막(705)은 CVD법이나 스퍼터링법 등에 의해, 규소의 산화물 또는 규소의 질화물을 포함하는 막을 단층 구조 또는 적층 구조로 형성한다. 구체적으로는, 산화규소막, 산화질화규소막, 질화산화규소막을 단층 구조 또는 적층 구조로 형성한다.
또한, 게이트 절연막(705)은 반도체막(704a), 반도체막(704b)에 대하여 플라즈마 처리를 행하고, 표면을 산화 또는 질화하여 형성해도 좋다. 예를 들면, He, Ar, Kr, Xe 등의 희가스와, 산소, 산화질소(NO2), 암모니아, 질소, 수소 등의 혼합 가스를 도입한 플라즈마 처리에 의해 형성한다. 이 경우의 플라즈마의 여기는 마이크로파를 이용하여 행하면, 저전자 온도로 고밀도의 플라즈마를 생성할 수 있다. 이 고밀도 플라즈마로 생성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있음)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있음)에 의해, 반도체막의 표면을 산화 또는 질화할 수 있다.
이러한 고밀도 플라즈마를 이용한 처리에 의해, 1 nm 이상 20 nm 이하 정도, 대표적으로는 5 nm 이상 10 nm 이하 정도의 절연막이 반도체막에 형성된다. 이 경우의 반응은 고상 반응이기 때문에, 이 절연막과 반도체막과의 계면 준위 밀도를 극히 낮게 할 수 있다. 이와 같은 플라즈마 처리는 반도체막(결정성 실리콘, 혹은 다결정 실리콘)을 직접 산화(또는 질화)하기 때문에, 형성되는 절연막의 막두께의 편차를 극히 작게 할 수 있다. 또한, 결정성 실리콘의 결정립계에서도 산화가 진행하는 일이 없기 때문에, 매우 바람직한 상태가 된다. 즉, 여기서 나타내는 고밀도 플라즈마 처리에 의해 반도체막의 표면을 고상 산화함으로써, 결정립계에서 이상하게 산화 반응을 시키는 일 없이, 균일성이 좋고, 계면 준위 밀도가 낮은 절연막을 형성할 수 있다.
게이트 절연막(705)은 플라즈마 처리에 의해 형성되는 절연막만을 이용해도 좋고, 거기에 더하여 플라즈마나 열 반응을 이용한 CVD법에 의해 산화실리콘, 산질화실리콘, 질화실리콘 등의 절연막을 퇴적하여 적층시켜도 좋다. 어쨌든, 플라즈마 처리에 의해 형성한 절연막을 게이트 절연막의 일부 또는 전부에 포함하여 형성되는 트랜지스터는 특성의 편차를 작게 할 수 있어 바람직하다.
또한, 반도체막에 대하여, 연속 발진 레이저광 또는 10 MHz 이상의 주파수로 발진하는 레이저광을 조사하면서 한 방향으로 주사하여 결정화시켜 얻어진 반도체막(704a), 반도체막(704b)을 형성하는 경우에는, 상기 플라즈마 처리를 행한 게이트 절연막을 조합시킴으로써, 특성 편차가 작고, 게다가 전계 효과 이동도가 높은 박막 트랜지스터(TFT)를 얻을 수 있다.
다음에, 게이트 절연막(705) 위에 도전막을 형성한다. 여기에서는, 100 nm 이상 500 nm 이하 정도의 두께의 도전막을 단층으로 형성한다. 이용하는 재료로서는, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소를 포함하는 재료, 이들 원소를 주성분으로 하는 합금 재료, 또는 이들 원소를 주성분으로 하는 화합물 재료를 이용할 수 있다. 인 등의 불순물 원소를 첨가한 다결정 규소로 대표되는 반도체 재료를 이용해도 좋다. 도전막을 적층 구조로 형성하는 경우에는, 예를 들면, 질화탄탈막과 텅스텐막의 적층 구조, 질화텅스텐막과 텅스텐막의 적층 구조, 질화몰리브덴막과 몰리브덴막의 적층 구조를 이용할 수 있다. 예를 들면, 질화탄탈 30 nm과, 텅스텐 150 nm의 적층 구조를 이용할 수 있다. 텅스텐이나 질화탄탈은 내열성이 높기 때문에, 도전막을 형성한 후에, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 도전막을 3층 이상의 적층 구조로 해도 좋고, 예를 들면, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용할 수 있다.
다음에, 상기 도전막 위에, 포토리소그래피법을 이용하여 레지스트로 이루어지는 마스크를 형성하고, 게이트 전극과 게이트 배선을 형성하기 위한 에칭 처리를 행하여, 반도체막(704a), 반도체막(704b)의 상방에 게이트 전극(707)을 형성한다.
다음에, 포토리소그래피법에 의해, 레지스트로 이루어지는 마스크를 형성하고, 반도체막(704a), 반도체막(704b)에, 이온 도핑법 또는 이온 주입법에 의해, n형 또는 p형을 부여하는 불순물 원소를 저농도로 첨가한다. 본 실시형태에서는, 반도체막(704a), 반도체막(704b)에 n형을 부여하는 불순물 원소를 저농도로 첨가한다. n형을 부여하는 불순물 원소는 15족에 속하는 원소를 이용하면 좋고, 인(P), 비소(As) 등을 이용할 수 있다. 또한, p형을 부여하는 불순물 원소로서는, 13족에 속하는 원소를 이용하면 좋고, 붕소(B) 등을 이용할 수 있다.
또한, 본 실시형태에서는 간단하게 하기 위해, n형 TFT에 대해서만 나타내었지만, 본 발명은 이것에 한정하여 해석되는 것은 아니다. p형 TFT만을 이용하는 구성으로 해도 좋다. 또한, n형 TFT와 p형 TFT를 함께 형성해도 좋다. n형 TFT와 p형 TFT를 함께 형성하는 경우, 후에 p형 TFT가 되는 반도체층을 덮는 마스크를 형성하여 n형을 부여하는 불순물 원소를 첨가하고, 후에 n형 TFT가 되는 반도체층을 덮는 마스크를 형성하여 p형을 부여하는 불순물 원소를 첨가함으로써, n형을 부여하는 불순물 원소와 p형을 부여하는 불순물 원소를 선택적으로 첨가할 수 있다.
다음에, 게이트 절연막(705)과 게이트 전극(707)을 덮도록, 절연막을 형성한다. 이들 절연막은 플라즈마 CVD법이나 스퍼터링법 등에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 포함하는 막이나, 유기 수지 등의 유기 재료를 포함하는 막을 단층 또는 적층하여 형성한다. 절연막을 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하고, 게이트 전극(707)의 측면에 접하는 절연막(708)(사이드 월이라고도 칭함)을 형성한다. 절연막(708)은 후에 LDD(Lightly Doped Drain) 영역을 형성할 때의 불순물 원소를 첨가하기 위한 마스크로서 이용한다.
다음에, 포토리소그래피법에 의해 형성한 레지스트로 이루어지는 마스크와, 게이트 전극(707) 및 절연막(708)을 마스크로서 이용하여, 반도체막(704a), 반도체막(704b)에 n형을 부여하는 불순물 원소를 첨가한다. 이것에 의해, 채널 형성 영역(706a), 제 1 불순물 영역(706b), 제 2 불순물 영역(706c)이 형성된다(도 7(C) 참조). 제 1 불순물 영역(706b)은 박막 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능하고, 제 2 불순물 영역(706c)은 LDD 영역으로서 기능한다. 제 2 불순물 영역(706c)이 포함하는 불순물 원소의 농도는 제 1 불순물 영역(706b)이 포함하는 불순물 원소의 농도보다 낮다.
계속하여, 게이트 전극(707), 절연막(708) 등을 덮도록, 절연막을 단층 구조 또는 적층 구조로 형성한다. 본 실시형태에서는, 절연막(709, 710, 711)을 3층 구조로 하는 경우를 예시한다. 이들 절연막은 CVD법에 의해 형성할 수 있고, 절연막(709)은 산화질화규소막 50 nm, 절연막(710)은 질화산화규소막 200 nm, 절연막(711)은 산화질화규소막 400 nm로 하여 형성할 수 있다. 이들 절연막의 표면은 그 막두께에도 따르지만, 하층에 형성된 층의 표면 형상에 따라 형성된다. 즉, 절연막(709)은 막두께가 얇기 때문에, 그 표면은 게이트 전극(707)의 표면 형상에 크게 따르고 있다. 막두께가 두꺼워짐에 따라 표면 형상은 평탄에 가까워지기 때문에, 3층 구조 중 막두께가 가장 두꺼운 절연막(711)의 표면 형상은 평탄에 가깝다. 그러나, 유기 재료와는 다르기 때문에, 평탄한 표면 형상과는 다르다. 즉, 표면 형상을 평탄하게 하고 싶다면, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등을 이용하면 좋다. 또한 이들 절연막의 제작 방법은, CVD법 이외에, 스퍼터링법, SOG법, 액적 토출법, 스크린 인쇄법 등을 채용할 수 있다.
그리고, 포토리소그래피법을 이용하여 절연막(709, 710, 711) 등을 에칭하고, 제 1 불순물 영역(706b)에 이르는 콘택트홀을 형성한 후, 박막 트랜지스터의 소스 전극 또는 드레인 전극으로서 기능하는 도전막(731a) 및 접속 배선으로서 기능하는 도전막(731b)을 형성한다. 도전막(731a, 731b)은, 콘택트홀을 충전하도록 도전막을 형성하고, 이 도전막을 선택적으로 에칭하여 형성할 수 있다. 또한 도전막을 형성하기 전에, 콘택트홀에서 노출한 반도체막(704a), 반도체막(704b)의 표면에 실리사이드를 형성하고, 저항을 낮게 해도 좋다. 도전막(731a, 731b)은 저저항 재료를 이용하여 형성하면 신호 지연을 일으키는 일이 없어 바람직하다. 저저항 재료는 내열성이 낮은 경우도 많이 있기 때문에, 저저항 재료의 상하에는 내열성이 높은 재료를 제공하면 좋다. 예를 들면, 저저항 재료로서 알루미늄을 300 nm 형성하고, 알루미늄의 상하에 티탄을 100 nm씩 형성하는 구성이 좋다. 또한 도전막(731b)은 접속 배선으로서 기능하고 있지만, 도전막(731a)과 같은 적층 구조로 형성함으로써, 접속 배선의 저저항화와 내열성의 향상을 도모할 수 있다. 도전막(731a, 731b)은 그 외의 도전성 재료, 예를 들면, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소를 포함하는 재료, 이들 원소를 주성분으로 하는 합금 재료, 이들 원소를 주성분으로 하는 화합물 재료를 이용하여, 단층 구조 또는 적층 구조로 형성할 수 있다. 알루미늄을 주성분으로 하는 합금 재료는, 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하여, 니켈, 및 탄소 또는 규소의 한쪽 혹은 양쪽 모두를 포함하는 합금 재료에 상당한다. 또한, 도전막(731a, 731b)은 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다.
이상에 의해, 박막 트랜지스터(730a), 박막 트랜지스터(730b)를 포함하는 소자층(749)이 얻어진다(도 8(A) 참조).
또한 절연막(709, 710, 711)을 형성하기 전, 또는 절연막(709)을 형성한 후, 또는 절연막(709, 710)을 형성한 후에, 반도체막(704)의 결정성의 회복이나 반도체막(704)에 첨가된 불순물 원소의 활성화, 반도체막(704)의 수소화를 목적으로 한 가열 처리를 행하면 좋다. 가열 처리에는 열 어닐법, 레이저 어닐법, RTA법 등을 적용하면 좋다.
다음에, 도전막(731a, 731b)을 덮도록, 절연막(712, 713)을 형성한다(도 8(B) 참조). 절연막(712)에는 100 nm의 막두께를 가지는 질화규소막을 이용하고, 절연막(713)에는 1500 nm의 막두께를 가지는 폴리이미드를 이용하는 경우를 예시한다. 절연막(713)의 표면 형상은 평탄성이 높으면 바람직하다. 따라서, 폴리이미드인 유기 재료의 특징에 더하여, 후막화(厚膜化)하는 구성, 예를 들면 750 nm 이상 3000 nm 이하의 막 두께(구체적으로는 1500 nm)에 의해서도, 절연막(713)의 평면 형상의 평탄성을 높이고 있다. 이 절연막(712, 713)에 대해서는 개구부를 형성한다. 본 실시형태에서는 도전막(731b)이 노출하는 개구부(714)를 형성하는 경우를 예시한다. 이러한 개구부(714)에 있어서(상세하게는 점선으로 둘러싸인 영역(715)에 있어서), 절연막(712)의 단부는 절연막(713)으로 덮여 있다. 상층의 절연막(713)으로 하층의 절연막(712)의 단부를 덮음으로써, 그 후 개구부(714)에 형성되는 배선의 단절(斷切)을 방지할 수 있다. 본 실시형태에서는, 절연막(713)이 유기 재료인 폴리이미드를 이용하기 때문에, 개구부(714)에 있어서, 절연막(713)은 완만한 테이퍼를 가질 수 있어, 효율적으로 단절을 방지할 수 있다. 이러한 단절 방지 효과를 얻을 수 있는 절연막(713)의 재료는 폴리이미드 이외에, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등을 들 수 있다. 또한 절연막(712)에는, 질화규소막 대신에, 산화질화규소막이나 질화산화규소막을 이용해도 좋다. 또한 절연막(712, 713)의 제작 방법은, CVD법, 스퍼터링법, SOG법, 액적 토출법 또는 스크린 인쇄법 등을 이용할 수 있다.
다음에, 절연막(713) 위에 도전막(717)을 형성하고, 이 도전막(717) 위에 절연막(718)을 형성한다(도 8(C) 참조). 도전막(717)은 도전막(731a, 731b)과 같은 재료로 형성할 수 있고, 예를 들면 티탄 100 nm, 알루미늄 200 nm, 티탄 100 nm의 적층 구조를 채용할 수 있다. 도전막(717)은 개구부(714)에서 도전막(731b)과 접속하기 때문에, 티탄끼리 접촉함으로써 콘택트 저항을 억제할 수 있다. 또한 도전막(717)은 박막 트랜지스터와 안테나(추후 형성됨)와의 사이의 신호에 기초한 전류가 흐르기 때문에, 배선 저항이 낮은 것이 바람직하다. 따라서, 알루미늄 등의 저저항 재료를 이용하면 좋다. 또한 도전막(717)은 그 외의 도전성 재료, 예를 들면, 텅스텐(W), 탄탈(Ta), 몰리브덴(Mo), 니켈(Ni), 백금(Pt), 구리(Cu), 금(Au), 은(Ag), 망간(Mn), 네오디뮴(Nd), 탄소(C), 실리콘(Si)으로부터 선택된 원소를 포함하는 재료, 이들 원소를 주성분으로 하는 합금 재료, 이들 원소를 주성분으로 하는 화합물 재료를 이용하여, 단층 구조 또는 적층 구조로 형성할 수 있다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들면, 알루미늄을 주성분으로 하여 니켈을 포함하는 재료, 또는, 알루미늄을 주성분으로 하여 니켈, 및 탄소 또는 규소의 한쪽 혹은 양쪽 모두를 포함하는 합금 재료에 상당한다. 또한 도전막(717)은 CVD법이나 스퍼터링법 등에 의해 형성할 수 있다. 절연막(718)은 그 표면 형상에 평탄성이 요구되기 때문에, 유기 재료로 형성하면 좋고, 2000 nm의 폴리이미드를 이용하는 경우를 예시한다. 절연막(718)은 1500 nm의 막두께로 형성된 절연막(713)의 개구부(714), 및 개구부(714)에 형성된 도전막(717)의 표면의 요철을 평탄하게 할 필요가 있어, 절연막(713)의 막두께보다 두꺼운 2000 nm의 막두께로 형성되어 있다. 따라서, 절연막(718)은 절연막(713)의 1.1배∼2배 이상, 바람직하게는 1.2∼1.5배의 막두께를 가지면 좋고, 절연막(713)이 750 nm 이상 3000 nm 이하의 막두께를 가진다면, 900 nm 이상 4500 nm 이하의 막두께로 하면 바람직하다. 절연막(718)에는 막두께를 고려하면서, 더욱 평탄성이 높은 재료를 이용하면 좋다. 평탄성이 높은 재료로서 절연막(718)에 이용되는 재료는, 폴리이미드 이외에, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시 등의 유기 재료나 실록산 재료 등을 들 수 있다. 절연막(718) 위에 안테나를 형성하는 경우, 이와 같이 절연막(718)의 표면 형상의 평탄성을 고려할 필요가 있다.
또한 도 12에 반도체 장치의 주변부를 나타내지만, 절연막(718)은 회로부에서의 안테나의 외측(구체적으로는 영역(740))에서, 절연막(713)의 단부를 덮으면 바람직하다. 절연막(713)이 덮을 때, 절연막(718)은 절연막(713)의 막두께와 절연막(718)의 막두께의 합계보다 2배 이상의 외측(거리 d)으로부터 덮으면 좋다. 본 실시형태에서는, 절연막(713)은 1500 nm, 절연막(718)은 2000 nm로 형성했기 때문에, 절연막(713)의 단(端)으로부터 거리 d = 7000 nm의 외측으로부터, 절연막(718)은 절연막(713)의 단부를 덮는다. 이와 같은 구성에 의해, 프로세스의 마진을 확보할 수 있고, 또한 수분이나 산소의 침입을 방지할 수도 있다.
다음에, 절연막(718) 위에 안테나(720)를 형성한다(도 9(A) 참조). 그리고, 안테나(720)와 도전막(717)을 개구부를 통하여 접속시킨다. 개구부는 안테나(720)의 하방에 형성하여 집적화를 도모한다. 또한 안테나(720)는 도전막(731a)에 직접 접속시켜도 좋지만, 본 실시형태와 같이 도전막(717)을 형성함으로써, 안테나(720)와의 접속을 위한 개구부의 형성에 마진을 갖게 할 수 있고, 고집적화를 도모할 수 있어, 바람직하다. 따라서, 도전막(717) 위에 새로운 도전막을 형성하여, 안테나(720)를 접속해도 좋다. 즉 안테나(720)는 박막 트랜지스터를 구성하는 도전막(731a)과 전기적으로 접속되면 좋고, 복수의 도전막을 통한 접속 구조에 의해 고집적화를 도모할 수 있다. 이러한 도전막(717)을 비롯한 복수의 도전막은 막두께가 두꺼워지면 반도체 장치도 두껍게 되기 때문에, 얇은 것이 바람직하다. 따라서, 도전막(731a)과 비교하면, 도전막(717) 등은 그 막두께를 얇게 하는 것이 바람직하다.
안테나(720)는 제 1 도전막(721), 제 2 도전막(722)의 적층 구조를 채용할 수 있고, 본 실시형태에서는 티탄 100 nm, 알루미늄 5000 nm의 적층 구조의 경우를 예시한다. 티탄은 안테나의 내습성을 높일 수 있고, 절연막(718)과 안테나(720)와의 밀착성을 높일 수도 있다. 또한, 티탄은 도전막(717)과의 접촉 저항을 낮게 할 수 있다. 이것은 도전막(717)의 최상층에는 티탄이 형성되어 있기 때문에, 안테나의 티탄과 동일 재료들끼리 접촉하고 있는 것에 의한다. 이러한 티탄은 드라이 에칭을 이용하여 형성되기 때문에, 단부가 깍아지른 듯한 상태가 되는 일이 많다. 알루미늄은 저저항 재료이기 때문에, 안테나에 적합하다. 알루미늄을 후막화함으로써, 저항을 보다 낮게 할 수 있다. 안테나의 저항이 낮아짐으로써, 통신 거리를 늘릴 수 있어 바람직하다. 이러한 알루미늄은 웨트 에칭을 이용하여 형성되기 때문에, 단부의 측면이 테이퍼되는 일이 많다. 본 실시형태에서 테이퍼는 알루미늄측에 볼록부가 형성된, 즉 내측으로 패인 형태로 형성되어 있다. 또한, 알루미늄을 웨트 에칭할 때, 티탄의 단부보다 알루미늄의 단부가 내측이 된다(영역(742)). 예를 들면, 알루미늄의 단부는 알루미늄의 막두께의 1/6∼1/2 정도의 범위에서 내측(거리 L만큼 내측)에 형성하면 좋고, 본 실시형태에서는 티탄 단부로부터 거리 L = 0.8μm 이상 2μm 이하의 범위에서 내측이 되도록 하면 좋다. 티탄 단부가 알루미늄 단부로부터 돌출되어 있으므로, 그 후에 형성되는 절연막의 단절을 방지할 수 있어, 안테나의 내성을 높일 수 있다.
안테나는 티탄이나 알루미늄 이외에, 은, 구리, 금, 백금, 니켈, 팔라듐, 탄탈, 몰리브덴 등의 금속 원소를 포함하는 재료, 이 금속 원소를 포함하는 합금 재료, 이 금속 원소를 포함하는 화합물 재료를 도전성 재료로서 이용할 수 있고, CVD법, 스퍼터링법, 스크린 인쇄나 그라비아 인쇄 등의 인쇄법, 액적 토출법, 디스펜서법, 도금법 등을 이용해 형성할 수 있다. 또한 본 실시형태에서는, 적층 구조를 예시했지만, 상술한 어느 하나의 재료의 단층 구조로 형성해도 좋다.
안테나(720)를 덮어 절연막(723)을 형성한다. 본 실시형태에서는 절연막(723)을 200 nm의 질화규소막으로 형성한다. 절연막(723)에 의해, 안테나의 내습성을 보다 높일 수 있어 바람직하다. 절연막(723)은 티탄 단부가 알루미늄 단부로부터 돌출되어 있기 때문에, 단절하는 일 없이 형성할 수 있다. 이러한 절연막(723)은 질화규소막 이외에, 산화질화규소막, 질화산화규소막, 그 외의 무기 재료로 형성할 수 있다.
또한 도 12에 나타내는 바와 같이, 절연막(723)과 절연막(712)은 절연막(718)의 외측, 즉 회로부에 있어서의 안테나의 외측(구체적으로는 영역(741))에서 접하고 있으면 바람직하다. 본 실시형태에서는, 절연막(712, 723)은 모두 질화규소막으로 형성하기 때문에, 동일 재료들끼리 밀착하는 구성이 되어, 밀착성이 높고, 수분이나 산소의 침입을 방지할 수 있다. 또한 질화규소막은, 산화규소막과 비교하여 치밀성이 높기 때문에, 수분이나 산소의 침입 방지를 효과적으로 방지할 수 있다. 절연막(712, 723)이 밀착하고 있는 영역은 주변 영역이며, 안테나나 박막 트랜지스터가 설치되지 않기 때문에, 막두께는 3μm 이상 4μm 이하로 매우 얇아진다. 주변 영역은 회로부를 둘러싸도록 형성되어 있다. 이러한 주변 영역의 구성을 채용하지 않은 반도체 장치와 비교하여, 반도체 장치의 단부로부터의 박리와 같은, 경시적인 형상이나 특성의 변화에 따른 결함을 줄일 수 있다.
다음에, 절연막(723)을 덮도록 제 1 절연체(751)를 형성한다(도 9(B) 참조). 본 실시형태에서는, 제 1 절연체(751)로서 섬유체(727)에 유기 수지(728)가 함침된 구조체(726)를 이용하고, 더욱 바람직한 형태로서 구조체(726)의 표면에 제 1 충격 완화층(750)을 형성하는 경우를 예시한다. 본 실시형태에서는, 제 1 충격 완화층(750)에는 아라미드 수지를 이용한다.
섬유체(727)에 유기 수지(728)가 함침된 구조체(726)는, 프리프레그라고도 불린다. 프리프레그는, 구체적으로는 섬유체에 매트릭스 수지를 유기용제로 희석한 바니시를 함침시킨 후, 유기용제를 휘발시켜 매트릭스 수지를 반경화시킨 것이다. 프리프레그는 탄성률 13 GPa 이상 15 GPa 이하, 파단 계수 140 MPa이다. 이것을 박막화하여 이용함으로써, 박형으로 만곡하는 것이 가능한 반도체 장치를 제작할 수 있다. 프리프레그의 섬유체의 대표예로서는, 폴리비닐 알코올계 섬유, 폴리에스테르계 섬유, 폴리아미드계 섬유, 폴리에틸렌계 섬유, 아라미드계 섬유, 폴리파라페닐렌 벤조비스옥사졸 섬유, 유리 섬유, 또는 탄소 섬유 등이 있다. 매트릭스 수지를 구성하는 대표예로서는, 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지 또는 불소 수지 등이 있다. 프리프레그의 상세한 사항에 대해서는, 후의 실시형태에서 상세하게 서술하기로 한다.
이러한 구조체(726) 이외에, 제 1 절연체(751)로서 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드 트리아진 수지 또는 시아네이트 수지 등의 열강화성 수지를 가지는 층을 이용할 수 있다. 또한, 제 1 절연체(751)로서 폴리페닐렌 옥시드 수지, 폴리에테르 이미드 수지 또는 불소 수지 등의 열가소성 수지를 이용해도 좋다. 또한 충격 완화층(750)은 고강도 재료로 형성되어 있으면 좋고, 아라미드 수지 이외에, 폴리비닐 알코올 수지, 폴리에스테르 수지, 폴리아미드 수지, 폴리에틸렌 수지, 폴리파라페닐렌 벤조비스옥사졸 수지, 유리 수지 등이 있다.
제 1 절연체(751)의 두께는, 5μm 이상 100μm 이하, 또한 10μm 이상 50μm가 바람직하고, 본 실시형태에서는 32μm로 한다. 본 실시형태에서는, 제 1 절연체(751) 중, 구조체(726)의 막두께를 20μm로 하고, 제 1 충격 완화층(750)의 막두께를 12μm로 한다. 이러한 구성에 의해서도, 박형으로 만곡하는 것이 가능한 반도체 장치를 제작할 수 있다.
제 1 충격 완화층(750)을 형성한 후, 제 1 충격 완화층(750)의 표면에 제 1 도전층(729)을 형성한다. 제 1 도전층(729)은 산화규소와 인듐 주석 산화물의 화합물 100 nm를 이용하는 경우를 예시한다. 이와 같은 제 1 도전층(729)은 구조체(726)나 제 1 충격 완화층(750)보다 저항이 낮은 구조라면 좋다. 따라서, 제 1 도전층(729)의 상태는 막상(膜狀)으로 형성되거나, 작은 간격을 두고 섬 형상의 덩어리로 형성되거나 해도 좋다. 또한 저항이 낮은 구조이면 좋기 때문에, 이용하는 재료의 비저항 등을 고려하여, 막두께는 50 nm 이상 200 nm 이하로 할 수 있다. 후막화함으로써, 저항을 낮게 할 수 있어 바람직하다. 제 1 도전층(729)은 산화규소와 인듐 주석 산화물의 화합물 이외에, 티탄, 몰리브덴, 텅스텐, 알루미늄, 구리, 은, 금, 니켈, 주석, 백금, 팔라듐, 이리듐, 로듐, 탄탈, 카드뮴, 아연, 철, 실리콘, 게르마늄, 지르코늄, 바륨 등으로부터 선택된 원소를 포함하는 재료, 상기 원소를 주성분으로 하는 합금 재료, 상기 원소를 주성분으로 하는 화합물 재료 등을 이용하여 형성할 수 있다. 제 1 도전층(729)의 제작 방법은 스퍼터링법이나 플라즈마 CVD법, 도포법, 인쇄법 등을 이용할 수 있고, 전해 도금법이나 무전해 도금법 등의 도금법을 이용해도 좋다. 또한 제 1 도전층(729)의 표면에는 절연막을 형성해도 좋다. 이것에 의해, 제 1 도전층(729)을 보호하는 것이 가능하다.
다음에, 박막 트랜지스터(730a), 박막 트랜지스터(730b)를 포함하는 소자층, 및 안테나(720)로서 기능하는 도전막 등이 일체가 된 층으로서, 기판(701)으로부터 박리한다(도 10 참조). 이 때, 박리층(702)과 기판(701)과의 계면, 박리층(702)과 절연막(703)과의 계면, 또는 박리층(702)의 내부의 어느 쪽인가로부터 분리하여, 박리된다. 박리층(702)이 상기 일체가 된 층측에 잔존하게 된 경우, 불필요하다면, 에칭 등에 의해 제거해도 좋다. 그 결과, 추후 형성되는 층과의 밀착성을 높일 수 있다.
또한 박리할 때에, 물이나 오존수 등의 수용액을 이용하여 박리하는 면을 적시면서 행하는 것에 의해, 박막 트랜지스터(730a), 박막 트랜지스터(730b) 등의 소자가 정전기 등에 의해 파괴되는 것을 방지할 수 있다. 이것은 수용액 중의 이온에 의해, 박리층(702)의 불대전자(不對電子)가 종단됨으로써, 전하가 중화되는 것에 의한 것이다.
또한, 박리 후의 기판(701)을 재이용하는 것에 의해, 저비용화를 실현할 수 있다.
다음에, 박리에 의해 노출한 면을 덮도록, 제 2 절연체(753)를 형성한다(도 11 참조). 제 2 절연체(753)는 제 1 절연체(751)와 마찬가지로 형성할 수 있다. 본 실시형태에서는 제 2 절연체(753)로서 섬유체(733)에 유기 수지(734)가 함침된, 소위 프리프레그를 이용한 구조체(732)를 형성하고, 구조체(732)의 표면에 제 2 충격 완화층(752)을 더 형성하는 경우를 나타낸다. 제 2 충격 완화층(752)에는 아라미드 수지를 이용한다. 물론, 제 1 및 제 2 구조체만으로 부착할 수도 있고, 그 때의 반도체 장치의 막두께는 40μm∼70μm, 바람직하게는 40μm∼50μm가 된다. 제 1 및 제 2 충격 완화층을 형성했을 때의 반도체 장치의 막두께는 70μm∼90μm, 바람직하게는 70μm∼80μm가 된다.
다음에, 제 2 절연체(753)의 표면에 제 2 도전층(735)을 형성한다. 제 2 도전층(735)은 제 1 도전층(729)과 마찬가지로 형성할 수 있다. 또한, 제 2 도전층(735)의 표면에는 절연막을 형성해도 좋다. 이것에 의해, 제 2 도전층(735)을 보호하는 것이 가능하다. 이상의 공정으로, 소자층이나 안테나가 제 1 절연체(751)와 제 2 절연체(753)로 봉지되어, 제 1 절연체(751)의 표면에 제 1 도전층(729)을 가지고, 제 2 절연체(753)의 표면에 제 2 도전층(735)을 가지는 적층체가 얻어진다.
그 후, 분단 수단을 이용하여, 상기의 적층체를 개개의 반도체 장치로 분단 한다. 분단 수단으로서는, 분단 시에 제 1 절연체(751) 및 제 2 절연체(753)가 용해되는 수단을 이용하는 것이 바람직하다(제 1 도전층(729) 및 제 2 도전층(735)이 용해되는 수단이라면 보다 바람직하다). 본 실시형태에서는 레이저광의 조사에 의한 분단을 적용한다.
상기 분단에 이용하는 레이저광의 파장이나 강도, 빔 사이즈 등의 조건에 대해서는 특별히 한정되지 않는다. 적어도, 반도체 장치를 분단할 수 있는 조건이면 좋다. 레이저광의 발진기로서는, 예를 들면, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti：사파이어 레이저, 헬륨 카드뮴 레이저 등의 연속 발진 레이저, Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti：사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등의 펄스 발진 레이저를 이용할 수 있다.
본 실시형태에 나타낸 바와 같이, 레이저광의 조사를 이용하여 개개의 반도체 장치에 분단함으로써, 제 1 도전층(729)과 제 2 도전층(735) 사이의 저항값이 저하되어, 제 1 도전층(729)과 제 2 도전층(735)이 도통하게 된다. 이 때문에, 반도체 장치의 분단의 공정과, 제 1 도전층(729)과 제 2 도전층(735)을 도통시키는 공정을 한 번에 행할 수 있다.
제 1 도전층(729)과 제 2 도전층(735) 사이의 저항값은 제 1 절연체(751), 제 2 절연체(753)보다 저항이 낮으면 좋고, 예를 들면, 1 GΩ 이하이면 좋고, 바람직하게는 5 MΩ 이상 500 MΩ 이하 정도, 보다 바람직하게는, 10 MΩ 이상 200 MΩ이하 정도이다. 따라서, 이러한 조건이 되도록, 레이저광의 조사 처리 등에 의한 분단을 행하면 좋다.
이와 같이 하여 절연 기판을 이용하여 형성된 반도체 장치를 완성할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시형태 3)
본 실시형태에서는, 반도체 장치의 분단 공정의 일 형태를 설명한다. 또한 분단 공정은 반도체 장치 간, 즉 주변부가 도시된 도 13, 도 14를 이용하여 설명한다.
먼저, 상기 실시형태에 나타낸 바와 같이, 제 1 절연체(751), 제 1 도전층(729)까지 형성한다. 그 후, 도 13에 나타내는 바와 같이, 제거 수단을 이용하여, 주변 영역(101) 내에 대하여 선택적으로, 즉 주변 영역(101)의 일부에 부착 영역(102a, 102b)을 형성한다. 주변 영역(101)을 선택적으로 제거할 때, 깊이 방향에 있어서는, 구조체(726)가 노출하도록 박리층이나 절연막 등을 제거한다. 그리고, 반도체 장치를 상방에서 보았을 때, 부착 영역(102a, 102b)은 함께 회로부(100)를 둘러싸도록 한다.
이러한 제거 수단으로서는 레이저광을 이용할 수 있다. 즉, 레이저 어블레이션(laser ablation)의 원리를 사용할 수 있다. 제거 수단에 이용하는 레이저광의 파장이나 강도, 빔 사이즈 등의 조건에 대해서는 특별히 한정되지 않는다. 적어도, 박리층, 절연막 등을 제거할 수 있는 조건이면 좋다. 레이저광의 발진기로서는, 예를 들면, Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti：사파이어 레이저, 헬륨 카드뮴 레이저 등의 연속 발진 레이저, Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti：사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등의 펄스 발진 레이저를 이용할 수 있다.
반도체 장치를 개개로 분단한 후에는, 부착 영역(102a, 102b)은 인접하는 반도체 장치가 각각 가지는 영역이 된다. 이와 같이 주변 영역(101)도, 반도체 장치를 개개로 분단한 후에는 인접하는 반도체 장치가 각각 가지는 주변 영역(101a, 101b)이 된다(도 14 참조).
그 후, 도 14에 나타내는 바와 같이, 제 2 절연체(753), 제 2 도전층(735)을 형성한다. 부착 영역(102a, 102b)에서는 구조체(726, 730)가 직접 합해져 있다. 구체적으로는 구조체(726, 730) 중, 서로의 유기 수지(728, 732)가 접촉하여 밀착되어 있다. 이러한 동일 재료가 밀착함으로써, 부착 강도를 높일 수 있어 바람직하다.
부착이 완료된 상태로, 개개의 반도체 장치로 분단한다. 분단 수단으로서는, 상기 실시형태를 참조할 수 있다.
이와 같이 하여 절연 기판을 이용하여 형성되고, 부착 강도가 보다 높고, 신뢰성도 향상된 반도체 장치를 완성할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 이용할 수 있다.
(실시형태 4)
본 실시형태에서는, 상기 실시형태 1 및 2에 설명한 본 발명의 반도체 장치의 사용 형태의 일례에 대하여 설명한다.
도 15에 나타낸 바와 같이, 반도체 장치의 용도는 광범위에 이르지만, 예를 들면, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민표 등, 도 15(A) 참조), 포장용 용기류(포장지나 보틀 등, 도 15(C) 참조), 기록 매체(DVD 소프트웨어나 비디오 테이프 등, 도 15(B) 참조), 탈 것류(자전거 등, 도 15(D) 참조), 신변용품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활용품류, 또는 전자기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대전화) 등의 물품, 혹은 각 물품에 다는 꼬리표(도 15(E), 도 15(F) 참조) 등에 제공하여 사용할 수 있다.
반도체 장치(1700)는 프린트 기판에 실장하거나, 표면에 부착하거나, 또는 묻는 것(내장)에 의해, 물품에 고정된다. 예를 들면, 책이라면 종이에 묻고, 또는 유기 수지로 이루어지는 패키지라면 이 유기 수지에 묻어, 각 물품에 고정된다. 반도체 장치(1700)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 해치는 일이 없다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는 증서류 등에 반도체 장치(1700)를 형성함으로써, 인증 기능을 형성할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 신변용품, 식품류, 의류, 생활용품류, 또는 전자기기 등에 반도체 장치(1700)를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류의 경우에도, 반도체 장치(1700)를 부착함으로써, 도난 등에 대한 안전성을 높일 수 있다.
이상과 같이, 본 발명의 일 실시형태의 반도체 장치를 본 실시형태에 나타낸 각 용도에 이용함으로써, 정보의 교환에 이용되는 데이터를 정확한 값으로 유지할 수 있기 때문에, 물품의 인증성, 또는 안정성의 신뢰성을 높일 수 있다.
또한 본 실시형태는, 다른 실시형태와 적절히 조합할 수 있다.
본 발명은 이상의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하는 일 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이상에 나타내는 기재 내용에 한정하여 해석되는 것은 아닌 것으로 한다.
100: 회로부 101: 주변 영역
101a: 주변 영역 102a: 영역
200: 신호 201: 신호
300: 안테나 301: 정류 회로
302: 복조 회로 303: 발진 회로
304: 동기 회로 305: 복호 회로
306: 레지스터 307: 정전압 회로
400: 교류 신호 402: 부호화 신호
403: 클록 신호 404: 부호화 신호
405: 수신 정보 신호 500: 신호
701: 기판 702: 박리층
703: 절연막 704: 반도체막
704a: 반도체막 704b: 반도체막
705: 게이트 절연막 706a: 채널 형성 영역
706b: 불순물 영역 706c: 불순물 영역
707: 게이트 전극 708: 절연막
709: 절연막 710: 절연막
711: 절연막 712: 절연막
713: 절연막 714: 개구부
715: 영역 717: 도전막
718: 절연막 720: 안테나
721: 도전막 722: 도전막
723: 절연막 726: 구조체
727: 섬유체 728: 유기 수지
729: 도전층 730a: 박막 트랜지스터
730b: 박막 트랜지스터 731a: 도전막
731b: 도전막 732: 구조체
733: 섬유체 734: 유기 수지
735: 도전층 740: 영역
741: 영역 742: 영역
749: 소자층 750: 충격 완화층
751: 절연체 752: 충격 완화층
753: 절연체

Claims (20)

  1. 수신한 반송파를 교류 신호로 변환하는 안테나와,
    상기 교류 신호를 직류 전압으로 정류하는 정류 회로와,
    상기 교류 신호를 부호화 신호로 복조하는 복조 회로와,
    상기 직류 전압을 공급하여 제 1 클록 신호를 생성하는 발진기 회로와,
    상기 제 1 클록 신호를 사용하여 부호화된 신호를 동기화함으로써 동기화된 부호화 신호를 생성하는 동기화 회로와,
    상기 동기화된 부호화 신호를 디지털 신호로 복호하는 복호 회로와,
    제 2 클록 신호로서 상기 동기화된 부호화 신호를 사용하여 상기 디지털 신호를 기억하기 위한 레지스터를 포함하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 발진기 회로에 일정한 직류 전압을 공급하기 위한 정전압 회로를 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 클록 신호 주파수는 상기 제 1 클록 신호 주파수보다 낮은, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반도체 장치는 비접촉으로 전원을 투입하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 동기화된 부호화 신호는 상기 복호 회로와 상기 레지스터에 공급되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 디지털 신호는 정전압인, 반도체 장치.
  7. 제 1 항에 따른 반도체 장치를 이용한, 전자기기.
  8. 수신한 반송파를 교류 신호로 변환하는 안테나와,
    상기 교류 신호를 직류 전압으로 정류하는 정류 회로와,
    상기 교류 신호를 부호화 신호로 복조하는 복조 회로와,
    상기 복조 신호를 부호화 신호로 복호하는 복호 회로와,
    상기 직류 전압을 공급하여 제 1 클록 신호를 생성하는 제 1 유니트와,
    상기 제 1 클록 신호를 사용하여 상기 부호화 신호를 동기화하여 동기화된 부호화 신호를 생성하는 제 2 유니트와,
    제 2 클록 신호로서 이용되는 상기 동기화된 부호화 신호를 가지고 상기 복호 회로 내에서 상기 동기화된 부호화 신호를 복호하여 얻어진 데이터를 기억하기 위한 제 3 유니트를 포함하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 유니트에 일정한 직류 전압을 공급하는 정전압 회로를 더 포함하는, 반도체 장치.
  10. 제 8 항에 있어서,
    상기 제 2 클록 신호 주파수는 상기 제 1 클록 신호 주파수보다 낮은, 반도체 장치.
  11. 제 8 항에 있어서,
    상기 반도체 장치는 비접촉으로 전원을 투입하는, 반도체 장치.
  12. 제 8 항에 있어서,
    상기 동기화된 부호화 신호는 상기 복호 회로와 상기 제 3 유니트에 공급되는, 반도체 장치.
  13. 제 8 항에 있어서,
    상기 데이터는 정전압인, 반도체 장치.
  14. 제 8 항에 따른 반도체 장치를 이용한, 전자기기.
  15. 안테나와 정류 회로와 복조 회로와 발진기 회로와 동기화 회로와 복호 회로와 레지스터를 포함하는 반도체 장치 구동 방법에 있어서,
    반송파를 수신하는 단계와,
    상기 안테나에 의해 상기 반송파를 교류 신호로 변환하는 단계와,
    상기 교류 신호를 직류 전압으로 정류하는 단계와,
    상기 교류 신호를 부호화 신호로 복조하는 단계와,
    상기 직류 전압을 공급하여 상기 발진기 회로에서 제 1 클록 신호를 생성하는 단계와,
    상기 제 1 클록 신호를 사용하여 상기 부호화 신호를 동기화함으로써 동기화된 부호화 신호를 생성하는 단계와,
    상기 복호 회로와 상기 레지스터에 상기 동기화된 부호화 신호를 공급하는 단계와,
    상기 동기화된 부호화 신호를 디지털 신호로 복호하는 단계와,
    제 2 클록 신호로서 상기 동기화된 부호화된 신호를 사용하여 상기 레지스터에 상기 디지털 신호를 기억시키는 단계를 포함하는, 반도체 장치 구동 방법.
  16. 제 15 항에 있어서,
    정전압 회로를 더 포함하고,
    상기 발진기 유니트에 일정한 직류 전압을 공급하는 단계를 더 포함하는, 반도체 장치 구동 방법.
  17. 제 15 항에 있어서,
    상기 제 2 클록 신호 주파수는 상기 제 1 클록 신호 주파수보다 낮은, 반도체 장치 구동 방법.
  18. 제 15 항에 있어서,
    상기 반도체 장치는 비접촉으로 전원을 투입하는, 반도체 장치 구동 방법.
  19. 제 15 항에 있어서,
    상기 동기화된 부호화 신호는 상기 복호 회로와 상기 레지스터에 공급되는, 반도체 장치 구동 방법.
  20. 제 15 항에 있어서,
    상기 디지털 신호는 정전압인, 반도체 장치 구동 방법.
KR1020117016862A 2008-12-25 2009-12-15 반도체 장치, 반도체 장치를 이용한 전자기기 및 반도체 장치를 이용한 증서 KR101617011B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2008-329711 2008-12-25
JP2008329711A JP5349945B2 (ja) 2008-12-25 2008-12-25 半導体装置

Publications (2)

Publication Number Publication Date
KR20110104065A true KR20110104065A (ko) 2011-09-21
KR101617011B1 KR101617011B1 (ko) 2016-04-29

Family

ID=42283639

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117016862A KR101617011B1 (ko) 2008-12-25 2009-12-15 반도체 장치, 반도체 장치를 이용한 전자기기 및 반도체 장치를 이용한 증서

Country Status (4)

Country Link
US (1) US8803663B2 (ko)
JP (1) JP5349945B2 (ko)
KR (1) KR101617011B1 (ko)
WO (1) WO2010074010A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5455753B2 (ja) * 2009-04-06 2014-03-26 株式会社半導体エネルギー研究所 Ｉｃカード
TWI583187B (zh) * 2013-07-30 2017-05-11 聯詠科技股份有限公司 資料處理方法及裝置
TWI572153B (zh) * 2014-04-29 2017-02-21 立錡科技股份有限公司 單傳輸線傳輸介面與單傳輸線傳輸方法以及使用單傳輸線傳輸方法之電源供應系統
JP2017108397A (ja) 2015-11-30 2017-06-15 株式会社半導体エネルギー研究所 信号処理回路、及び該信号処理回路を有する半導体装置
CN114884467B (zh) * 2022-07-01 2022-09-27 浙江地芯引力科技有限公司 一种信号解调装置及无线充电设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008896A (ko) * 2002-07-19 2004-01-31 (주) 젠터닷컴 시청률 조사장치 및 방법
KR20070079225A (ko) * 2006-02-01 2007-08-06 삼성전자주식회사 메모리 카드, 메모리 카드의 데이터 구동 방법, 그리고메모리 카드 시스템

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07351B2 (ja) 1987-07-22 1995-01-11 株式会社レザック シ−ト型押し装置
US4947407A (en) 1989-08-08 1990-08-07 Siemens-Pacesetter, Inc. Sample-and-hold digital phase-locked loop for ask signals
US5289580A (en) * 1991-05-10 1994-02-22 Unisys Corporation Programmable multiple I/O interface controller
JPH10107859A (ja) 1996-09-27 1998-04-24 Omron Corp データ伝送方法、書込／読出制御ユニット及びデータキャリア
JP2003244014A (ja) 2002-02-15 2003-08-29 Yozan Inc 携帯端末
KR100584328B1 (ko) * 2003-10-07 2006-05-26 삼성전자주식회사 무선주파수 식별 태그가 결합된 이동 단말 회로 및 그이동 단말기에서의 무선 식별 방법
US7494066B2 (en) * 2003-12-19 2009-02-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7577223B2 (en) * 2004-06-03 2009-08-18 Silicon Laboratories Inc. Multiplexed RF isolator circuit
US8049573B2 (en) * 2004-06-03 2011-11-01 Silicon Laboratories Inc. Bidirectional multiplexed RF isolator
JP4519599B2 (ja) * 2004-10-07 2010-08-04 株式会社半導体エネルギー研究所 半導体装置
DE102005019568B4 (de) * 2005-04-27 2010-04-15 Infineon Technologies Ag Speichereinrichtung, Verwendung derselben und Verfahren zur Synchronisation eines Datenwortes
WO2006129738A1 (en) * 2005-05-30 2006-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the same
US7693244B2 (en) * 2006-03-31 2010-04-06 Intel Corporation Encoding, clock recovery, and data bit sampling system, apparatus, and method
EP1863090A1 (en) * 2006-06-01 2007-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2008010849A (ja) 2006-06-01 2008-01-17 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
US7581073B2 (en) * 2006-08-09 2009-08-25 International Business Machines Corporation Systems and methods for providing distributed autonomous power management in a memory system
EP1986070B1 (en) * 2007-04-27 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Clock signal generation circuit and semiconductor device
US20100005218A1 (en) * 2008-07-01 2010-01-07 International Business Machines Corporation Enhanced cascade interconnected memory system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040008896A (ko) * 2002-07-19 2004-01-31 (주) 젠터닷컴 시청률 조사장치 및 방법
KR20070079225A (ko) * 2006-02-01 2007-08-06 삼성전자주식회사 메모리 카드, 메모리 카드의 데이터 구동 방법, 그리고메모리 카드 시스템

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Design and Implementation of a Low-power Baseband-system for RFID Tag(2007 IEEE International Symposium on Circuits and Systems(페이지：1585-1588))
Yoshiyuki Kurokawa, et.al.,"Design and Challenges of Passive UHF RFID Tag in 90nm CMOS Technology", IEEE Journal of Solid-State Circuits,2008.01, Vol. 43, Issue 1, pages. 292-299 *

Also Published As

Publication number Publication date
JP5349945B2 (ja) 2013-11-20
US8803663B2 (en) 2014-08-12
US20100163631A1 (en) 2010-07-01
JP2010152620A (ja) 2010-07-08
WO2010074010A1 (en) 2010-07-01
KR101617011B1 (ko) 2016-04-29

Similar Documents

Publication Publication Date Title
JP5604071B2 (ja) 半導体装置
JP5389582B2 (ja) 半導体装置
TWI427932B (zh) 時鐘產生電路和包括該時鐘產生電路的半導體裝置
US7667549B2 (en) Semiconductor device and driving method thereof
JP5486778B2 (ja) 半導体装置
KR20110104065A (ko) 반도체 장치, 반도체 장치를 이용한 전자기기 및 반도체 장치를 이용한 증서
JP5366733B2 (ja) 半導体装置、およびリセット信号生成回路。
TW201029151A (en) Semiconductor device and method for manufacturing the same
JP5674856B2 (ja) 半導体装置及び半導体装置の作製方法
JP5259977B2 (ja) 半導体装置及び半導体装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190328

Year of fee payment: 4