KR20110077497A - A metal line of semiconductor device and method of fabricating the same - Google Patents

A metal line of semiconductor device and method of fabricating the same Download PDF

Info

Publication number
KR20110077497A
KR20110077497A KR1020090134097A KR20090134097A KR20110077497A KR 20110077497 A KR20110077497 A KR 20110077497A KR 1020090134097 A KR1020090134097 A KR 1020090134097A KR 20090134097 A KR20090134097 A KR 20090134097A KR 20110077497 A KR20110077497 A KR 20110077497A
Authority
KR
South Korea
Prior art keywords
metal wiring
contact hole
insulating film
interlayer insulating
metal
Prior art date
Application number
KR1020090134097A
Other languages
Korean (ko)
Inventor
원재호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090134097A priority Critical patent/KR20110077497A/en
Publication of KR20110077497A publication Critical patent/KR20110077497A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

PURPOSE: A metal wiring of a semiconductor device and a forming method thereof are provided to prevent a fail phenomenon by contacting a contact plug with one wall of the metal wiring even though a void is formed on the surface of a metal wiring. CONSTITUTION: A first interlayer dielectric layer(62) comprises a first contact hole on the upper side of a semiconductor substrate(61). A metal wiring(63A) is formed in the first contact hole. A second interlayer dielectric layer(65) is formed on the upper side of the first interlayer dielectric layer including the metal wiring. A second contact hole exposes the upper side and one wall of the metal wiring on the second interlayer dielectric layer. A contact plug(67) is formed in a second contact hole to contact with the upper side and one wall of the metal wiring.

Description

반도체 소자의 금속 배선 및 그의 형성방법 {A metal line of semiconductor device and method of fabricating the same}A metal line of semiconductor device and method of fabricating the same

본 발명은 반도체 소자의 금속 배선에 관한 것으로서, 특히 구리로 구성된 금속 배선 상부에 콘택 플러그를 형성할 때 금속 배선 상부에 보이드가 발생하더라도 금속 배선과 콘택 플러그가 낫 오픈되어 페일(fail) 현상이 일어나지 않도록 할 수 있는 반도체 소자의 금속 배선 및 그의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring of a semiconductor device. In particular, when a contact plug is formed on a metal wiring made of copper, even when voids are formed on the metal wiring, the metal wiring and the contact plug are more likely to open and fail. The metal wiring of the semiconductor element which can be prevented, and its formation method are provided.

소자의 크기가 축소됨에 따라 적절한 비저항 특성을 가지면서 미세한 폭으로 금속 배선을 형성할 수 있는 기술이 점차 중요한 이슈가 되고 있다. 이에, 금속 배선 형성 물질로써 매립 특성이 우수하지 못함에도 불구하고 알루미늄(Al)이 비저항이 2.7μΩcm 정도로 낮고 금속 배선을 형성하는 공정이 비교적 용이하기 때문에 금속 배선 물질로서 널리 사용되어 왔다. As the size of the device is reduced, a technology for forming a metal wire with a fine width while having an appropriate resistivity characteristic becomes an increasingly important issue. Therefore, although the embedding property is not excellent as a metal wiring forming material, aluminum (Al) has been widely used as a metal wiring material because the resistivity of the aluminum (Al) is as low as 2.7 μΩcm and the process for forming the metal wiring is relatively easy.

그러나, 반도체 소자의 디자인 룰(design rule)이 0.25㎛ 급으로 축소되면서 스텝 커버리지(step coverage)가 열악한 물리 기상 증착(Physical Vapor Deposition, PVD) 방식으로 형성되는 알루미늄으로는 미세한 금속 배선을 형성하는 것이 어려워지고 있다.However, as the design rule of the semiconductor device is reduced to 0.25 占 퐉, aluminum formed by the physical vapor deposition (PVD) method having poor step coverage has a fine metal wiring. It's getting harder.

이러한 알루미늄 금속 배선의 한계를 고려하여 알루미늄에 비해 매립 특성이 우수한 구리를 금속 배선 재료로 사용하는 기술에 대한 관심이 높아가고 있다.In consideration of such limitations of aluminum metal wiring, there is increasing interest in a technology of using copper as a metal wiring material, which has better embedding characteristics than aluminum.

또한, 반도체소자의 집적도 증가와 더불어 배선의 선폭 및 콘택홀의 크기가 감소하고, 이에 따라 배선에 인가되는 전류밀도가 증대되어 EM(Electomigration)에 의한 배선의 신뢰성 저하 문제가 중요하게 되었다. EM은 배선에 전류(즉, 전자)가 흐를때 표면, 결정입계(grain boundary), 경계면, 격자에서 Cu원자가 전자에 의해 밀려 이동하는 현상을 의미하며, 주고 결정입계가 합쳐지는 부분에서는 Cu원자가 누적(accumulation)되어 힐록(hillock) 등을 유발하거나 또는 결정입계가 갈라지는 부분에서는 Cu원자가 결핍(depletion)되어 빈 공간(vacancy)을 생성하면서 보이드(void)가 형성되고, 이렇게 형성된 보이드는 빈 공간을 트랩핑하여 Cu 보이드가 점차적으로 성장하면서 결국에는 배선 자체가 단락된다.In addition, along with an increase in the degree of integration of semiconductor devices, the line width of the wiring and the size of the contact hole are reduced, and accordingly, the current density applied to the wiring is increased, thereby deteriorating the reliability of the wiring due to EM (Electomigration). EM refers to a phenomenon in which Cu atoms are moved by electrons in the surface, grain boundary, boundary, and lattice when current (i.e., electrons) flows through the wiring. In the part where an accumulation causes hillock or the grain boundary splits, Cu atoms are depleted to create voids and voids are formed. By lapping, the Cu voids gradually grow, eventually shorting the wiring itself.

이하, 구리를 금속배선으로 사용할 때, 보이드가 발생되어 배선이 단락되는 문제가 발생되는, 종래 기술에 따른 반도체 소자의 금속 배선에 대하여 설명하기로 한다. Hereinafter, a description will be given of the metal wiring of the semiconductor device according to the prior art, in which voids are generated and a problem of short circuit occurs when copper is used as the metal wiring.

도 1은 종래의 반도체 소자의 금속 배선에서 구리와 콘택 사이에 보이드(Void)가 발생한 사진이고, 도 2는 도 1의 'A'영역의 구조 단면도이며, 도 3은 도 1의 'A'영역을 상부에서 바라본 평면도이다. FIG. 1 is a photograph in which voids are generated between copper and a contact in a metal wiring of a conventional semiconductor device, FIG. 2 is a cross-sectional view of the 'A' region of FIG. 1, and FIG. 3 is a 'A' region of FIG. 1. This is a plan view from above.

먼저, 종래 기술에 따른 반도체 소자의 금속 배선은 도면에는 도시되지 않았 지만, 반도체 기판(21) 상부에 게이트, 접합 영역, 콘택 플러그 등이 형성되어 있을 수 있다. First, although the metal wiring of the semiconductor device according to the prior art is not shown in the drawing, a gate, a junction region, a contact plug, or the like may be formed on the semiconductor substrate 21.

상기 구성이 형성된 종래의 반도체 기판(21) 상부에는, 도 1, 도 2 및 도 3에 도시한 바와 같이, 제1층간절연막(22)이 형성되어 있고, 제1층간절연막(22)의 일영역에는 제1콘택홀이 형성되어 있으며, 상기 제1콘택홀내에는 구리로 구성된 금속 배선(23)이 형성되어 있다. 그리고, 상기 금속 배선(23)과 제1층간절연막(22)을 포함한 상부에는 버퍼절연막(24)과 제2층간절연막(25)이 형성되어 있다. 이때 버퍼절연막(24)은 실리콘 질화막(Si3N4)으로 형성되어 있다. 그리고, 버퍼절연막(24)과 제2층간절연막(25)에는 금속 배선(23)의 상부가 드러나도록 제2콘택홀이 형성되어 있으며, 상기 제2콘택홀내에는 콘택 플러그(26)가 형성되어 있다. 이때, 콘택 플러그(26)는 텅스텐으로 형성된다. As shown in Figs. 1, 2 and 3, the first interlayer insulating film 22 is formed on the conventional semiconductor substrate 21 having the above-described structure, and one region of the first interlayer insulating film 22 is formed. A first contact hole is formed in the first contact hole, and a metal wiring 23 made of copper is formed in the first contact hole. A buffer insulating film 24 and a second interlayer insulating film 25 are formed on the upper portion including the metal wiring 23 and the first interlayer insulating film 22. At this time, the buffer insulating film 24 is formed of a silicon nitride film (Si3N4). A second contact hole is formed in the buffer insulating film 24 and the second interlayer insulating film 25 so that the upper portion of the metal wiring 23 is exposed, and a contact plug 26 is formed in the second contact hole. have. At this time, the contact plug 26 is formed of tungsten.

상기 구성을 갖는 종래의 반도체 소자의 금속 배선은, 구리의 확산(migration) 성질 때문에, 도 1과 도 2에 나타낸 바와 같이, 금속 배선(23)의 상부 표면에 보이드(void)가 발생할 수 있다. 이와 같은 반도체 소자에 실제 금속 배선을 적용할 때 구리의 원자 이동에 의해 보이드(void)가 발생되는 것을 스트레스 인듀스드 보이드(stress induced void)라고 한다. In the metal wiring of the conventional semiconductor element having the above structure, voids may occur on the upper surface of the metal wiring 23, as shown in Figs. When a metal wire is actually applied to such a semiconductor device, a void generated by copper's atomic movement is called stress induced void.

이와 같은 보이드(void)는 상술한 바와 같이, 구리의 확산 성질이 그 원인인데, 특히 구리(Cu)의 산화를 방지하기 위해 제1층간절연막(22) 상부에 실리콘 질화막(Si3N4)으로 형성된 버퍼절연막(24)의 표면을 따라 주로 나타나고 있다. 또한, 이러한 보이드(void)는 반도체 소자의 특성을 강화시키기 위해 어닐링 공정(특히, H2N2 어닐링 공정)을 진행할 때, 예를 들어 온도가 400℃ 이상의 고온일 때 두드러지게 관찰된다. As described above, the voids are caused by the diffusion property of copper, and in particular, a buffer insulating film formed of silicon nitride (Si3N4) on the first interlayer insulating film 22 to prevent oxidation of copper (Cu). It appears mainly along the surface of (24). In addition, such voids are remarkably observed when the annealing process (especially H2N2 annealing process) is performed to enhance the characteristics of the semiconductor device, for example, when the temperature is a high temperature of 400 ° C or higher.

이와 같이 상부의 콘택 플러그(26)와 콘택되어야 하는 금속 배선(23) 상부에 보이드(void)가 발생하면, 콘택 플러그(26)와 접촉되지 않는 낫 오픈(not open) 현상이 발생한다. 이와 같은 낫 오픈 현상이 발생하면, 반도체 칩의 불량 문제가 발생된다. As such, when a void occurs in the upper portion of the metal wire 23 to be contacted with the upper contact plug 26, a not open phenomenon that does not contact the contact plug 26 occurs. When such sickle opening occurs, a problem of semiconductor chip failure occurs.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 구리로 구성된 금속 배선의 확산(migration)에 따른 보이드 발생에 따른 페일 문제를 해결하여 안정적으로 금속 배선과 콘택 플러그를 콘택시킬 수 있는 반도체 소자의 금속 배선 및 그의 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems according to the prior art, it is possible to stably contact the metal wiring and the contact plug by solving the failure problem caused by the generation of voids due to the migration (migration) of the metal wiring made of copper. It is an object of the present invention to provide a metal wiring of a semiconductor device and a method of forming the same.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 금속배선은 반도체 기판 상부에 제1콘택홀을 구비한 제1층간절연막; 상기 제1콘택홀내에 형성된 금속 배선; 상기 금속 배선을 포함한 상기 제1층간절연막 상부에 형성된 제2층간절연막; 상기 제2층간절연막에 상기 금속 배선의 일측 상부 및 그 일측벽이 드러나도록 형성된 제2콘택홀; 및 상기 금속 배선의 일측 상부 및 일측벽에 콘택되도록 상기 제2콘택홀 내에 형성된 콘택 플러그를 포함하는 것을 특징으로 한다.Metal interconnection of the semiconductor device of the present invention for achieving the above object is a first interlayer insulating film having a first contact hole on the semiconductor substrate; A metal wiring formed in the first contact hole; A second interlayer insulating film formed over the first interlayer insulating film including the metal wiring; A second contact hole formed in the second interlayer insulating layer to expose an upper portion of one side of the metal line and a side wall thereof; And a contact plug formed in the second contact hole to contact the upper side and the side wall of the metal wire.

또한, 본 발명의 반도체 소자의 금속 배선의 형성 방법은 반도체 기판 상부의 제1층간절연막에 제1콘택홀을 형성하는 단계; 상기 제1콘택홀내에 금속 배선을 형성하는 단계; 상기 금속 배선을 포함한 상기 제1층간절연막 상부에 제2층간절연막을 증착하는 단계; 상기 금속 배선의 일측 상부 및 일측벽이 드러나도록 제2콘택홀을 형성하는 단계; 및 상기 제2콘택홀에 상기 금속 배선의 일측 상부 및 일측벽에 콘택되도록 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of forming a metal wiring of the semiconductor device of the present invention comprises the steps of forming a first contact hole in the first interlayer insulating film on the semiconductor substrate; Forming a metal line in the first contact hole; Depositing a second interlayer insulating film on the first interlayer insulating film including the metal wiring; Forming a second contact hole to expose one upper side and one side wall of the metal line; And forming a contact plug in the second contact hole such that the contact plug is in contact with one side upper side and one side wall of the metal line.

본 발명에 따른 반도체 소자의 금속 배선 및 그 형성방법은 다음과 같은 효과가 있다. Metal wiring and a method of forming the semiconductor device according to the present invention has the following effects.

첫째, 콘택 플러그를 금속 배선의 일측 상부 뿐만 아니라, 그 일측벽면에서도 콘택되게 구성함으로써, 금속 배선 표면에 보이드(void)가 발생하더라도 페일 문제가 발생하는 것을 방지할 수 있다. 이에 따라, 안정적으로 금속 배선과 콘택 플러그를 콘택시킬 수 있다. First, by configuring the contact plug to be contacted not only on one side of the metal wiring but also on one side wall thereof, it is possible to prevent a fail problem even if a void occurs on the metal wiring surface. Thereby, metal wiring and a contact plug can be contacted stably.

둘째, 제2콘택홀을 금속 배선과 제1층간절연막의 경계 영역에 형성할 때, 금속 배선의 일측벽면이 드러나도록 형성함으로써, 차후에 금속 배선과 콘택 플러그의 접촉 면적을 늘려서 접촉 저항을 줄일 수 있다는 효과가 있다. Second, when the second contact hole is formed at the boundary area between the metal wiring and the first interlayer insulating film, the one side wall surface of the metal wiring is exposed so that the contact resistance of the metal wiring and the contact plug can be increased later to reduce the contact resistance. It works.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

먼저, 본 발명의 일실시예에 따른 반도체 소자의 금속 배선에 대하여 설명하면 다음과 같다. First, a metal wiring of a semiconductor device according to an embodiment of the present invention will be described.

도 4는 본 발명의 일실시예에 따라 형성된 반도체 소자의 금속 배선의 구조 단면도이고, 도 5는 도 4를 상부에서 바라본 평면도이다. 4 is a cross-sectional view of a structure of a metal wiring of a semiconductor device formed according to an exemplary embodiment of the present invention, and FIG. 5 is a plan view of FIG. 4 viewed from above.

본 발명에 따른 반도체 소자의 금속 배선은, 도면에는 도시되지 않았지만, 반도체 기판에 게이트, 접합 영역, 콘택 플러그 등이 형성되어 있을 수 있고, 반도체 소자는 플래시 메모리 소자 또는 디램 메모리 소자 등 금속 배선이 형성되는 모든 반도체 소자를 포함할 수 있다. Although not shown in the drawings, the metal wiring of the semiconductor device according to the present invention may have a gate, a junction region, a contact plug, or the like formed on the semiconductor substrate, and the semiconductor device may be formed of a metal wiring such as a flash memory device or a DRAM memory device. It can include any semiconductor device.

먼저, 도 4와 도 5에 도시한 바와 같이, 반도체 기판(61) 상부에 제1층간절연막(62)이 형성되어 있고, 제1층간절연막(62)의 일영역에는 제1콘택홀이 형성되어 있으며, 상기 제1콘택홀내에는 금속 배선(63A)이 형성되어 있다. First, as shown in FIGS. 4 and 5, a first interlayer insulating layer 62 is formed on the semiconductor substrate 61, and a first contact hole is formed in one region of the first interlayer insulating layer 62. The metal wire 63A is formed in the first contact hole.

이때, 상기 금속 배선(63A)은 구리로 형성되어 있고, 제1콘택홀은 일반적인 트랜치 구조외에도 싱글 및 듀얼 다마신(Damascene) 공정을 진행하기 위한 어떤 패턴으로도 형성 가능하다. In this case, the metal wiring 63A is made of copper, and the first contact hole may be formed in any pattern for performing single and dual damascene processes in addition to the general trench structure.

그리고, 상기 금속 배선(63A)과 제1층간절연막(62)을 포함한 상부에는 버퍼절연막(64)과 제2층간절연막(65)이 형성되어 있다. A buffer insulating film 64 and a second interlayer insulating film 65 are formed on the upper portion including the metal wiring 63A and the first interlayer insulating film 62.

상기 버퍼절연막(64)은 실리콘 질화막(Si3N4)으로 형성되어 있고, 제1, 제2층간절연막(62, 65)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 CDO(Carbon Doped Oxide)로 형성할 수 있다.The buffer insulating layer 64 is formed of a silicon nitride film (Si 3 N 4), and the first and second interlayer insulating layers 62 and 65 may be formed of boron phosphorus silicate glass (BPSG), phosphorus silicalicate glass (PSG), or plasma enhanced tetra (PETEOS). It may be formed of Ethyle Ortho Silicate (USG), Un-doped Silicate Glass (USG), Fluorinated Silicate Glass (FSG), or Carbon Doped Oxide (CDO).

그리고, 상기 버퍼절연막(64)과 제2층간절연막(65)에는 금속 배선(63A)과 제1층간절연막(62)의 경계 영역이 드러나도록 제2콘택홀(66)이 슬릿 모양으로 형성되어 있다. 즉, 제2콘택홀(66)에 의해 금속 배선(63A)의 일측 상부 및 그에 연장된 일측벽이 드러나도록 제1층간절연막(62)이 깊이 방향으로 더 식각되어 있다. In the buffer insulating film 64 and the second interlayer insulating film 65, a second contact hole 66 is formed in a slit shape so that the boundary area between the metal wiring 63A and the first interlayer insulating film 62 is exposed. . That is, the first interlayer insulating layer 62 is further etched in the depth direction so that the upper portion of one side of the metal wiring 63A and the one side wall extending therefrom are exposed by the second contact hole 66.

그리고, 상기 제2콘택홀(66)내에 콘택 플러그(67)가 형성되어 있다. 상기 콘택 플러그(67)는 텅스텐으로 형성되어 있으며, 슬릿 모양으로 형성된 제2콘택홀(66)을 통해서 금속 배선(63A)의 일측 상부 및 그 일측벽에도 콘택되어 있다. A contact plug 67 is formed in the second contact hole 66. The contact plug 67 is formed of tungsten, and is also contacted to one side upper portion and one side wall of the metal wire 63A through the second contact hole 66 formed in a slit shape.

이때, 상기 콘택 플러그(67)는 텅스텐으로 형성되어 있다고 예시하였으나, 이것은 본 발명의 실시예일 뿐, 본 발명을 한정하기 위한 것이 아니며, 콘택 플러그로 사용가능한 다른 도전 물질로도 구성할 수 있다. In this case, the contact plug 67 is illustrated as being formed of tungsten, but this is only an embodiment of the present invention and is not intended to limit the present invention, and may be made of other conductive materials usable as contact plugs.

그리고, 도면에는 제시되지 않았지만, 제1, 제2콘택홀 내부에는 금속배선(63A)과 콘택 플러그(67)가 형성되기 전에 각각 베리어금속막이 더 형성되어 있을 수 있다. 이때, 베리어금속막은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 구조로 형성할 수 있다. Although not shown in the drawings, barrier metal films may be further formed in the first and second contact holes before the metal wiring 63A and the contact plug 67 are formed. In this case, the barrier metal film may be formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi2, or may have a structure in which at least two or more layers are stacked. have.

상술한 구성에 의하면, 본 발명은 종래에 콘택 플러그를 형성하기 위한 콘택홀을 금속 배선의 상부에 형성하였는데, 이것을 금속 배선의 옆면으로 이동시켜서, 콘택 플러그가 금속 배선의 측벽에도 콘택되게 하는 것에 그 구성적 특징이 있는 것이다. 좀 더 자세하게는, 제2콘택홀(66)을 금속 배선(63A)과 제1층간절연막(62)의 경계영역에 슬릿 모양으로 형성함으로써, 콘택 플러그(67)가 금속 배선(63A)의 일측 상부 뿐만 아니라, 금속 배선(63A)의 일측벽에도 콘택되도록 한 것이다. According to the above-described configuration, the present invention has conventionally provided a contact hole for forming a contact plug in the upper portion of the metal wiring, which is moved to the side of the metal wiring so that the contact plug is also brought into contact with the sidewall of the metal wiring. There is a constitutional characteristic. In more detail, the second contact hole 66 is formed in a slit shape at the boundary area between the metal wiring 63A and the first interlayer insulating film 62, so that the contact plug 67 is formed on the upper side of one side of the metal wiring 63A. Not only that, but also one side wall of the metal wiring 63A is contacted.

따라서, 구리로 구성된 금속 배선(63A)이 구리의 확산(migration) 성질 때문에 그 상부 표면에 보이드(void)가 발생되더라도, 콘택 플러그(67)가 금속 배선(63A)의 일측벽에도 콘택되어 있으므로, 금속 배선(63A)과 콘택 플러그(67)가 낫 오픈되어 반도체 칩의 페일(fail) 불량이 발생하는 것을 방지할 수 있다. Therefore, even if the metal wiring 63A made of copper is voided on its upper surface due to the diffusion of copper, the contact plug 67 is also in contact with one side wall of the metal wiring 63A. The metal wiring 63A and the contact plug 67 are better open to prevent a failure of the semiconductor chip from failing.

다음에, 상기 구조를 갖는 본 발명에 따른 반도체 소자의 금속 배선의 형성방법에 대하여 설명하기로 한다. Next, a method of forming the metal wiring of the semiconductor element according to the present invention having the above structure will be described.

도 6a 내지 도 6e는 본 발명의 일실시예에 따른 반도체 소자의 금속 배선의 형성방법을 나타낸 공정 단면도이다. 6A through 6E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention.

본 발명에 따른 반도체 소자의 금속 배선의 형성방법은, 도면에는 도시되지 않았지만, 반도체 기판에는 소자분리막, 게이트, 접합 영역, 소스 콘택 플러그와 드레인 콘택 플러그 등이 형성되어 있을 수 있고, 반도체 소자는 플래시 메모리 소자 또는 디램 메모리 소자 등 금속 배선이 형성되는 모든 반도체 소자를 포함할 수 있다. Although not shown in the drawing, a method of forming a metal wiring of a semiconductor device according to the present invention may include a device isolation film, a gate, a junction region, a source contact plug and a drain contact plug, and the like. It may include all semiconductor devices in which metal wirings are formed, such as memory devices or DRAM memory devices.

먼저, 도 6a에 도시한 바와 같이, 반도체 기판(61) 상에 제1층간절연막(62)을 증착하고, 제1층간절연막(62) 상에 제1하드 마스크막(미도시)을 순차적으로 형성한 후 사진 및 현상 공정을 이용하여 제1하드 마스크막 및 제1층간절연막(62)을 식각하여 금속 배선 형성을 위한 제1콘택홀을 형성한다. First, as shown in FIG. 6A, a first interlayer insulating film 62 is deposited on the semiconductor substrate 61, and a first hard mask film (not shown) is sequentially formed on the first interlayer insulating film 62. Afterwards, the first hard mask layer and the first interlayer dielectric layer 62 are etched using a photographic and developing process to form a first contact hole for forming a metal line.

이때, 제1층간절연막(62)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 CDO(Carbon Doped Oxide) 등으로 형성할 수 있다.In this case, the first interlayer insulating layer 62 may include boron phosphorus silicate glass (BPSG), phosphorus silicate glass (PSG), plasma enhanced tetra-ethoxy ortho silicate (peteos), un-doped silicate glass (usg), and fluorinated silicate glass (FSG). Or CDO (Carbon Doped Oxide).

다음에, 도 6b에 도시한 바와 같이, 제1콘택홀이 채워지도록 제1층간절연막(62)을 포함한 반도체 기판(61) 상부에 금속 배선용 물질막(63)을 형성한다. 이 때, 금속 배선용 물질막(63)은 제1콘택홀을 채우도록 전체 구조 상부에 물리기상 증착 방법(Physical Vapor Deposition;PVD) 또는 화학기상 증착 방법(Chemical Vapor Deposition; CVD)으로 형성할 수 있다.Next, as illustrated in FIG. 6B, a material film 63 for metal wiring 63 is formed on the semiconductor substrate 61 including the first interlayer insulating layer 62 to fill the first contact hole. In this case, the metal wiring material layer 63 may be formed on the entire structure by a physical vapor deposition (PVD) or a chemical vapor deposition (CVD) to fill the first contact hole. .

이후에, 도 6c에 도시한 바와 같이, 제1콘택홀 내에만 금속 배선용 물질막이 잔류하도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 금속 배선(63A)을 형성한다. 이때, 금속 배선(63A)은 구리(Cu) 금속을 증착하여 형성한다. Subsequently, as illustrated in FIG. 6C, a chemical mechanical polishing (CMP) process is performed such that the metal wiring material film remains only in the first contact hole to form the metal wiring 63A. At this time, the metal wiring 63A is formed by depositing a copper (Cu) metal.

부연하면, 구리는 식각 특성이 불량한 단점이 있어 일반적인 금속 배선 형성 공정으로는 형성하기가 어렵다. 따라서, 구리의 식각 단점을 극복하기 위하여 다마신(damascene) 방법을 이용한 금속 배선 형성 공정이 사용되고 있다.In other words, copper has a disadvantage in that the etching characteristics are poor, and thus it is difficult to form copper in a general metal wiring forming process. Accordingly, a metal wiring forming process using a damascene method is used to overcome the disadvantages of etching of copper.

통상적인 다마신 금속배선 공정은, 먼저 트렌치 절연막에 금속 배선을 형성하기 위한 트렌치를 형성하고 트렌치를 포함하는 트렌치 절연막 상에 금속 장벽막과 금속 배선용 물질막으로써 구리막을 형성한다. 그리고 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 방법을 이용하여 트렌치 절연막 상부에 있는 금속 장벽막 및 구리막을 제거한다. 이로써, 각각의 트렌치에 금속 장벽막 및 구리막을 잔류시켜 금속 배선을 형성하는 과정을 거치고 있다. 또한, 다마신 공정은 싱글 다마신 공정과 듀얼 다마신 공정이 있는데, 본 발명에서는 금속 배선(63A)을 싱글 또는 듀얼 다마신 공정으로 형성할 수 있다. A conventional damascene metallization process first forms a trench for forming metal wiring in the trench insulating film and then forms a copper film as a metal barrier film and a material film for metal wiring on the trench insulating film including the trench. The metal barrier film and the copper film on the trench insulating film are removed by using a chemical mechanical polishing (CMP) method. As a result, a metal barrier film and a copper film are left in each trench to form a metal wiring. In addition, the damascene process includes a single damascene process and a dual damascene process. In the present invention, the metal wire 63A may be formed by a single or dual damascene process.

다음에, 금속 배선(63A)을 포함한 전면에 버퍼절연막(64)과 제2층간절연막(65)을 차례로 증착한다. Next, the buffer insulating film 64 and the second interlayer insulating film 65 are sequentially deposited on the entire surface including the metal wiring 63A.

이때, 버퍼절연막(64)은 실리콘 질화막(Si3N4)으로 형성할 수 있고, 제2층간절연막(65)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass) 또는 CDO(Carbon Doped Oxide) 등으로 형성할 수 있다. In this case, the buffer insulating layer 64 may be formed of silicon nitride (Si 3 N 4), and the second interlayer insulating layer 65 may be formed of boron phosphorus silicate glass (BPSG), phosphorus silicate glass (PSG), or plasma enhanced tetra-ethoxy ortho silicate (peteos). ), USG (Un-doped Silicate Glass), FSG (Fluorinated Silicate Glass) or CDO (Carbon Doped Oxide) can be formed.

다음에, 도 6d에 도시한 바와 같이, 제2하드 마스크막(미도시)을 순차적으로 형성한 후 사진 및 현상 공정을 이용하여 제2하드 마스크막 및 제2층간절연막(65)과 버퍼절연막(64) 및 제1층간절연막(62)을 식각하여 금속 배선(63A)과 제1층간절연막(62)의 경계영역에 슬릿 모양으로 제2콘택홀(66)을 형성한다. Next, as shown in FIG. 6D, the second hard mask film (not shown) is sequentially formed, and then the second hard mask film and the second interlayer insulating film 65 and the buffer insulating film ( 64 and the first interlayer insulating layer 62 are etched to form a second contact hole 66 in a slit shape at the boundary area between the metal wiring 63A and the first interlayer insulating layer 62.

부연하면, 상기 제2콘택홀(66)은 금속 배선(63A)과 제1층간절연막(62)의 경계 영역에 형성하는데, 금속 배선(63A)의 일측 상부 및 그에 연장된 금속 배선(63A)의 일측벽이 드러나도록 제1층간절연막(62)을 깊이 방향으로 더 식각한다. In other words, the second contact hole 66 is formed in the boundary region between the metal wiring 63A and the first interlayer insulating layer 62, and the upper portion of one side of the metal wiring 63A and the metal wiring 63A extending therefrom. The first interlayer dielectric layer 62 is further etched in the depth direction so that one side wall is exposed.

이와 같이 제2콘택홀(66)을 금속 배선(63A)과 제1층간절연막(62)의 경계 영역에 형성할 경우, 구리는 다른 물질에 비해서 식각이 잘 되지 않는 성질이 있으므로 금속 배선(63A)은 식각되지 않고 제1층간절연막(62)만 식각되어, 자연스럽게 금속 배선(63A)의 측벽이 드러나게 되는 것이다. As described above, when the second contact hole 66 is formed at the boundary area between the metal wiring 63A and the first interlayer insulating film 62, copper has a property of being less etched than other materials. Silver is not etched, and only the first interlayer insulating film 62 is etched to naturally expose the sidewall of the metal wiring 63A.

이후에, 도 6e에 도시한 바와 같이, 제2콘택홀(66)을 포함한 제2층간절연막(65) 상에 플러그 형성용 도전막을 증착한다. 다음에, 에치백이나 화학 기계적 연마(CMP) 공정을 진행하여 제2콘택홀(66) 내에 콘택 플러그(67)를 형성한다. Thereafter, as shown in FIG. 6E, a plug forming conductive film is deposited on the second interlayer insulating film 65 including the second contact hole 66. Next, an etch back or chemical mechanical polishing (CMP) process is performed to form the contact plug 67 in the second contact hole 66.

상기에서 콘택 플러그(67)는 텅스텐 또는 알루미늄으로 형성할 수 있는데, 바람직하게는 텅스텐으로 형성한다. 이것은 본 발명의 실시예일 뿐, 본 발명을 한정하기 위한 것이 아니며, 콘택 플러그로 사용가능한 다른 도전 물질로도 구성할 수 있다. The contact plug 67 may be formed of tungsten or aluminum, preferably tungsten. This is only an embodiment of the present invention and is not intended to limit the present invention, but may also be composed of other conductive materials usable as contact plugs.

상기에서 콘택 플러그(67)는 제2콘택홀(66)을 통해서 금속 배선(63A)의 일측 상부 뿐만 아니라, 그에 연장되어 금속 배선(63A)의 측벽면에도 콘택된다. The contact plug 67 extends not only on one side of the metal wire 63A through the second contact hole 66 but also contacts the side wall of the metal wire 63A.

그리고, 도면에는 제시되지 않았지만, 제1콘택홀과 제2콘택홀(66) 내부에는 금속배선(63A)과 콘택 플러그(67)를 형성하기 전에 각각 베리어금속막을 더 형성할 수 있다. 이때, 베리어금속막은 Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co 및 CoSi2 중 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 구조로 형성할 수 있다. 그리고, 상기 베리어금속막은 PVD(Physical Vapor Chemical Vapor Deposition), CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Depostion) 방식으로 증착할 수 있다.Although not shown in the drawings, barrier metal films may be further formed in the first contact hole and the second contact hole 66 before the metal wiring 63A and the contact plug 67 are formed. In this case, the barrier metal film may be formed of any one of Ta, TaN, TaC, TaAlN, TaSiN, TaSi2, Ti, TiN, TiSiN, WN, WBN, WC, Co, and CoSi2, or may have a structure in which at least two or more layers are stacked. have. The barrier metal film may be deposited by PVD (Physical Vapor Chemical Vapor Deposition), CVD (Chemical Vapor Deposition) or ALD (Atomic Layer Depostion).

상술한 방법에 의하면, 제2콘택홀(66)을 금속 배선(63A)과 제1층간절연막(62)의 경계영역에 슬릿 모양으로 형성함으로써, 콘택 플러그(67)가 금속 배선(63A)의 일측 상부 뿐만 아니라, 그 측벽에도 콘택된다. 따라서, 구리의 확산(migration) 성질 때문에 금속 배선(63A)의 상부 표면에 보이드(void)가 발생되더라도, 콘택 플러그(67)가 금속 배선(63A)의 측벽에도 콘택되어 있으므로, 낫 오픈되어 페일(fail) 불량이 발생하는 것을 방지할 수 있다. According to the above-described method, the second contact hole 66 is formed in a slit shape at the boundary area between the metal wiring 63A and the first interlayer insulating film 62, so that the contact plug 67 is on one side of the metal wiring 63A. It is contacted not only on the top but also on its side walls. Therefore, even if voids are generated on the upper surface of the metal wiring 63A due to the migration nature of copper, the contact plug 67 is also in contact with the sidewall of the metal wiring 63A, so that it is better open and fail ( fail) can prevent failure.

상술한 본 발명에 따른 반도체 소자의 금속 배선 및 그의 형성방법은, 구리로 구성된 금속 배선 상부에 콘택홀을 형성하여 도전막을 콘택 시키는 모든 금속 배선 공정에 적용할 수 있다. The metal wiring and the method for forming the semiconductor device according to the present invention described above can be applied to any metal wiring process for contacting the conductive film by forming a contact hole on the upper portion of the metal wiring made of copper.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래의 반도체 소자의 금속 배선에서 구리와 콘택 사이에 보이드(Void)가 발생한 사진이다. 1 is a photograph in which voids are generated between copper and a contact in a metal wiring of a conventional semiconductor device.

도 2는 도 1의 'A'영역의 구조 단면도이다. FIG. 2 is a structural cross-sectional view of region 'A' of FIG. 1.

도 3은 도 1의 'A'영역을 상부에서 바라본 평면도이다. 3 is a plan view of the region 'A' of FIG. 1 viewed from above.

도 4는 본 발명의 일실시예에 따라 형성된 반도체 소자의 금속 배선의 구조 단면도이다. 4 is a structural cross-sectional view of a metal wiring of a semiconductor device formed according to an embodiment of the present invention.

도 5는 도 4를 상부에서 바라본 평면도이다. FIG. 5 is a plan view of FIG. 4 viewed from above.

도 6a 내지 도 6e는 본 발명의 일실시예에 따른 반도체 소자의 금속 배선의 형성방법을 나타낸 공정 단면도이다. 6A through 6E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

61 : 반도체기판 62 : 제1층간절연막 61 semiconductor substrate 62 first interlayer insulating film

63 : 금속 배선용 물질막 63A : 금속 배선 63 material film for metal wiring 63A metal wiring

64 : 버퍼절연막 65 : 제2층간절연막 64: buffer insulating film 65: second interlayer insulating film

66 : 제2콘택홀 67 : 콘택 플러그66: second contact hole 67: contact plug

Claims (15)

반도체 기판 상부에 제1콘택홀을 구비한 제1층간절연막; A first interlayer insulating film having a first contact hole over the semiconductor substrate; 상기 제1콘택홀내에 형성된 금속 배선; A metal wiring formed in the first contact hole; 상기 금속 배선을 포함한 상기 제1층간절연막 상부에 형성된 제2층간절연막; A second interlayer insulating film formed over the first interlayer insulating film including the metal wiring; 상기 제2층간절연막에 상기 금속 배선의 일측 상부 및 그 일측벽이 드러나도록 형성된 제2콘택홀; 및A second contact hole formed in the second interlayer insulating layer to expose an upper portion of one side of the metal line and a side wall thereof; And 상기 금속 배선의 일측 상부 및 일측벽에 콘택되도록 상기 제2콘택홀 내에 형성된 콘택 플러그를 포함하는 반도체 소자의 금속 배선. And a contact plug formed in the second contact hole so as to contact the upper side and the side wall of the one side of the metal line. 제1항에 있어서,The method of claim 1, 상기 제2콘택홀은 상기 금속 배선과 상기 제1층간절연막의 경계영역에 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선. And the second contact hole is formed in a boundary region of the metal wiring and the first interlayer insulating film. 제1항에 있어서,The method of claim 1, 상기 금속 배선의 일측벽은 상기 금속 배선의 드러난 일측 상부에서 연장되어 있는 것을 특징으로 하는 반도체 소자의 금속 배선. The one side wall of the metal wiring extends from the exposed one side upper portion of the metal wiring. 제1항에 있어서,The method of claim 1, 상기 금속 배선의 일측벽이 드러나도록 상기 제1층간절연막이 깊이 방향으로 더 식각되어 있음을 특징으로 하는 반도체 소자의 금속 배선. And the first interlayer dielectric layer is further etched in a depth direction so that one side wall of the metal line is exposed. 제1항에 있어서,The method of claim 1, 제1, 제2콘택홀 내부의 상기 금속 배선과 상기 콘택 플러그 하부에는 각각 베리어금속막이 형성되어 있는 것을 더 포함하는 반도체 소자의 금속 배선. The metal wiring of the semiconductor device further comprising a barrier metal film formed under each of the metal wires inside the first and second contact holes and the contact plug. 제1항에 있어서,The method of claim 1, 상기 금속 배선은 구리로 형성되는 것을 특징으로 하는 반도체 소자의 금속 배선. The metal wiring of the semiconductor device, characterized in that the metal wiring is formed of copper. 제1항에 있어서, The method of claim 1, 제2콘택홀은 슬릿 모양으로 형성함을 특징으로 하는 반도체 소자의 금속 배선. And the second contact hole is formed in a slit shape. 반도체 기판 상부의 제1층간절연막에 제1콘택홀을 형성하는 단계; Forming a first contact hole in the first interlayer insulating film on the semiconductor substrate; 상기 제1콘택홀내에 금속 배선을 형성하는 단계; Forming a metal line in the first contact hole; 상기 금속 배선을 포함한 상기 제1층간절연막 상부에 제2층간절연막을 증착하는 단계; Depositing a second interlayer insulating film on the first interlayer insulating film including the metal wiring; 상기 금속 배선의 일측 상부 및 일측벽이 드러나도록 제2콘택홀을 형성하는 단계; 및Forming a second contact hole to expose one upper side and one side wall of the metal line; And 상기 제2콘택홀에 상기 금속 배선의 일측 상부 및 일측벽에 콘택되도록 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 금속 배선의 형성방법. And forming a contact plug in the second contact hole such that the contact plug is in contact with one side upper side and one side wall of the metal wiring. 제8항에 있어서,The method of claim 8, 상기 금속 배선은 싱글 다마신 공정 또는 듀얼 다마신 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선의 형성방법. The metal wiring is formed by a single damascene process or a dual damascene process. 제8항에 있어서,The method of claim 8, 상기 제2콘택홀은 상기 금속 배선과 상기 제1층간절연막의 경계영역에 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선의 형성방법. And the second contact hole is formed in a boundary region between the metal wiring and the first interlayer insulating film. 제8항에 있어서,The method of claim 8, 상기 제2콘택홀은 슬릿 모양으로 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선의 형성방법. And the second contact hole is formed in a slit shape. 제8항에 있어서,The method of claim 8, 상기 제2콘택홀 형성시 상기 금속 배선의 일측 상부가 드러나도 그 일측벽이 드러나도록 상기 제1층간절연막을 깊이 방향으로 더 식각하는 것을 특징으로 하는 반도체 소자의 금속 배선의 형성방법. And etching the first interlayer dielectric layer in a depth direction such that one side wall of the metal wiring is exposed even when the upper portion of the metal wiring is exposed when the second contact hole is formed. 제8항에 있어서,The method of claim 8, 상기 제1콘택홀과 상기 제2콘택홀 내부에는 상기 금속배선과 상기 콘택 플러그를 형성하기 전에 각각 베리어금속막을 형성하는 것을 더 포함하는 반도체 소자의 금속 배선의 형성방법. And forming a barrier metal layer in the first contact hole and the second contact hole, respectively, before forming the metal wiring and the contact plug. 제8항에 있어서,The method of claim 8, 상기 제1층간절연막 상에 버퍼 절연막을 형성하는 것을 더 포함하는 반도체 소자의 금속 배선의 형성방법. And forming a buffer insulating film on the first interlayer insulating film. 제8항에 있어서,The method of claim 8, 상기 금속 배선은 구리를 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선의 형성방법. And the metal wiring is formed by depositing copper.
KR1020090134097A 2009-12-30 2009-12-30 A metal line of semiconductor device and method of fabricating the same KR20110077497A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090134097A KR20110077497A (en) 2009-12-30 2009-12-30 A metal line of semiconductor device and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090134097A KR20110077497A (en) 2009-12-30 2009-12-30 A metal line of semiconductor device and method of fabricating the same

Publications (1)

Publication Number Publication Date
KR20110077497A true KR20110077497A (en) 2011-07-07

Family

ID=44917080

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090134097A KR20110077497A (en) 2009-12-30 2009-12-30 A metal line of semiconductor device and method of fabricating the same

Country Status (1)

Country Link
KR (1) KR20110077497A (en)

Similar Documents

Publication Publication Date Title
US9704740B2 (en) Semiconductor device having insulating layers containing oxygen and a barrier layer containing manganese
TWI518843B (en) Interconnect structure and method for forming interconnect structure
US10770395B2 (en) Silicon carbide and silicon nitride interconnects
US8338951B2 (en) Metal line of semiconductor device having a diffusion barrier with an amorphous TaBN layer and method for forming the same
JP5310721B2 (en) Semiconductor device and manufacturing method thereof
KR20080114056A (en) Line of semiconductor device and method for manufacturing the same
KR101168507B1 (en) Semiconductor device and method for forming the same
JP2010171291A (en) Semiconductor device and method of manufacturing the semiconductor device
KR100960929B1 (en) Metal wiring of semiconductor device and method of manufacturing the same
KR20080001905A (en) Method of forming a metal wire in a semiconductor device
KR20080061146A (en) Method of forming a metal wire in a semiconductor device
KR20110077497A (en) A metal line of semiconductor device and method of fabricating the same
KR20100036008A (en) Method for forming metal wiring of semiconductor device
KR101103550B1 (en) A method for forming a metal line in semiconductor device
US20040203228A1 (en) Method of forming a tungsten plug
KR20110047568A (en) method for fabricating metal line of the semiconductor device
KR100861306B1 (en) Line of semiconductor device and method for manufacturing the same
KR100738210B1 (en) Fabricating method of thin film and metal line in semiconducor device
JP2009170665A (en) Semiconductor device and manufacturing method of semiconductor device
KR20070046376A (en) Method of forming a copper wiring in a semiconductor device
KR101080201B1 (en) Semiconductor Device Having Diffusion Layer And Method of Manufacturing The Same
KR101029107B1 (en) Metal wiring of semiconductor device and method for forming the same
JP2006120672A (en) Semiconductor device and manufacturing method thereof
KR100784105B1 (en) Method of manufacturing a semiconductor device
KR101029106B1 (en) Metal wiring of semiconductor device and method for forming the same

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination