KR20110076397A - 이미지 센서 및 그 제조 방법 - Google Patents
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Abstract
실시예에 따른 이미지 센서는 반도체 기판에 형성된 소자분리막; 상기 반도체 기판 상에 형성된 게이트; 상기 소자분리막을 둘러싸도록 상기 반도체 기판과 상기 소자분리막 사이에 배치된 에피텍셜층; 및 상기 게이트 일측의 상기 반도체 기판에 형성되고, 상기 에피텍셜층과 인접하게 배치된 포토다이오드를 포함한다.
실시예에 따른 이미지 센서의 제조 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치 내부의 상기 반도체 기판 상에 에피텍셜층을 형성하는 단계; 상기 에피텍셜층이 형성된 상기 트렌치 내부를 절연물질로 매립하는 단계; 상기 반도체 기판의 활성영역에 게이트를 형성하는 단계; 및 상기 게이트 일측의 상기 반도체 기판에 상기 에피텍셜층과 인접한 포토다이오드를 형성하는 단계를 포함한다.
포토다이오드, 에피텍셜층, 소자분리막
Description
실시예는 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD) 이미지 센서와 씨모스 이미지 센서(CMOS Image Sensor: CIS)로 구분된다.
씨모스 이미지 센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이며, 포토다이오드와 소자분리막은 서로 접하여 형성된다.
이에, 포토다이오드에서 생성된 전자들의 일부가 소자분리막의 측벽에서 소멸되는 현상이 발생하며, 상기 소자분리막의 계면은 포화(saturation) 특성 저하 및 암전류(dark current)를 유발시켜 이미지 센서의 전기적 특성을 저하시키는 원인이 된다.
실시예는 포토다이오드에서 형성된 전자들이 소자분리막의 계면에서 소멸되는 것을 방지할 수 있는 이미지 센서 및 그 제조 방법을 제공한다.
실시예에 따른 이미지 센서는 반도체 기판에 형성된 소자분리막; 상기 반도체 기판 상에 형성된 게이트; 상기 소자분리막을 둘러싸도록 상기 반도체 기판과 상기 소자분리막 사이에 배치된 에피텍셜층; 및 상기 게이트 일측의 상기 반도체 기판에 형성되고, 상기 에피텍셜층과 인접하게 배치된 포토다이오드를 포함한다.
실시예에 따른 이미지 센서의 제조 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치 내부의 상기 반도체 기판 상에 에피텍셜층을 형성하는 단계; 상기 에피텍셜층이 형성된 상기 트렌치 내부를 절연물질로 매립하는 단계; 상기 반도체 기판의 활성영역에 게이트를 형성하는 단계; 및 상기 게이트 일측의 상기 반도체 기판에 상기 에피텍셜층과 인접한 포토다이오드를 형성하는 단계를 포함한다.
실시예에 따른 이미지 센서 및 그 제조 방법은 소자분리막의 측벽에 p형 이온이 포함된 에피텍셜층을 형성하여, 포토다이오드에서 형성된 전자가 소자분리막의 계면으로 이동하지 못하도록 할 수 있다.
즉, 포토다이오드에서 형성된 전자가 소자분리막의 계면에서 소멸되는 것을 방지할 수 있어, 암전류(dark current)와 같은 노이즈(noise)를 억제할 수 있다.
또한, 소자분리막 하부의 반도체 기판에 형성된 이온주입층은 포토다이오드에서 형성된 전자가 인접한 화소로 이동하는 것을 방지하여, 이미지 센서의 혼색현상을 향상시킬 수 있어, 이미지 센서의 전기적 특성을 향상시킬 수 있다.
실시예에 따른 이미지센서의 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
실시예는 씨모스 이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
도 6은 실시예에 따른 이미지 센서를 도시한 측단면도이다.
도 6에 도시된 바와 같이, 실시예에 따른 이미지 센서는 반도체 기판(100), 게이트(400), 소자분리막(150), 에피텍셜층(210), 이온주입층(220) 및 포토다이오드(500)를 포함한다.
반도체 기판(100)은 고농도의 p++형 실리콘 기판 상에 저농도의 p형 에피층 (미도시)이 형성될 수 있다. 이는, 저농도의 p에피층이 존재하므로 포토다이오드의 공핍영역(Depletion region)을 크고, 깊게 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있다.
또한, p형 에피층의 하부에 고농도의 p++형 기판을 갖게 되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 상기 전하가 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있기 때문이다.
상기 소자분리막(150)은 상기 포토다이오드(500)의 측면에 배치되며, 상기 소자분리막(150)과 반도체 기판(100) 사이에 상기 에피텍셜층(210)이 배치된다.
상기 에피텍셜층(210)은 p형 이온을 포함하며, 50~300Å의 두께로 형성되며, 상기 소자분리막(150)의 측벽과 바닥면에 균일한 두께로 형성될 수 있다.
이때, 상기 에피텍셜층(210)에 형성된 p형 이온의 농도는 1015~1020 ion/cm3가 될 수 있다.
상기 이온주입층(220)는 100~500Å의 깊이로 형성될 수 있으며, B 또는 BF이온으로 형성될 수 있다.
상기 게이트(400)는 게이트 절연막(410) 및 폴리실리콘막(420)으로 형성된다.
상기 게이트(400)는 트랜스퍼 게이트(tranfer gate)가 될 수 있다.
본 실시예에서 상기 게이트(400)는 폴리실리콘으로 형성되지만, 이에 한정되 지 않고, 상기 게이트(400)는 금속실리사이드막을 포함하여 형성될 수 있다.
상기 포토다이오드(500)는 제1불순물 영역(510) 및 제2불순물 영역(520)을 포함한다.
상기 제1불순물 영역(510)은 상기 반도체 기판(100)에 n형 불순물로 형성되며, 상기 제2불순물 영역(520)은 상기 반도체 기판(100)에 p형 불순물로 형성된다.
상기 포토다이오드(500)는 상기 소자분리막(150)과 인접하게 형성된다.
이때, 상기 소자분리막(150)의 측벽에 형성된 상기 에피텍셜층(210)은 상기 포토다이오드(500)의 제1불순물 영역(510)에서 형성된 전자가 상기 소자분리막(150)의 계면으로 이동하지 못하도록 배리어(barrier)역할을 한다.
특히, 상기 에피텍셜층(210)은 상기 트렌치(110)의 바닥면까지 균일하게 형성되어, 상기 소자분리막(150)의 하부에서도 상기 포토다이오드(500)에서 형성된 전자가 상기 소자분리막(150)의 계면으로 이동하지는 못한다.
따라서, 상기 제1불순물 영역(510)에서 형성된 전자가 상기 소자분리막(150)의 계면에서 소멸되는 것을 방지할 수 있어, 암전류(dark current)와 같은 노이즈(noise)를 억제할 수 있다.
또한, 상기 소자분리막(150) 하부의 상기 반도체 기판(100)에 형성된 상기 이온주입층(220)은 상기 포토다이오드(500)에서 형성된 전자가 인접한 화소로 이동하는 것을 방지하여, 이미지 센서의 혼색현상을 향상시킬 수 있다.
도 1 내지 도 6은 실시예에 따른 이미지 센서의 제조 방법을 도시한 측단면 도이며, 이를 참조로 이미지 센서의 제조 방법에 관하여 자세히 설명하도록 한다.
우선, 도 1에 도시된 바와 같이, 제1패드산화막 패턴(10), 패드질화막 패턴(20) 및 제2패드산화막 패턴(30)을 형성하고, 상기 반도체 기판(100)에 트렌치(110)를 형성한다.
반도체 기판(100)은 고농도의 p++형 실리콘 기판 상에 저농도의 p형 에피층(미도시)이 형성될 수 있다. 이는, 저농도의 p에피층이 존재하므로 포토다이오드의 공핍영역(Depletion region)을 크고, 깊게 증가시킬 수 있어 광전하를 모으기 위한 포토다이오드의 능력(ability)을 증가시킬 수 있다.
또한, p형 에피층의 하부에 고농도의 p++형 기판을 갖게 되면, 이웃하는 단위화소(pixel)로 전하가 확산되기 전에 상기 전하가 재결합(Recombination)되기 때문에 광전하의 불규칙 확산(Random Diffusion)을 감소시켜 광전하의 전달 기능 변화를 감소시킬 수 있기 때문이다.
상기 제1패드산화막 패턴(10), 패드질화막 패턴(20) 및 제2패드산화막 패턴(30)은 상기 반도체 기판(100) 상에 제1패드산화막, 패드질화막 및 제2패드산화막을 형성하고, 패터닝하여 형성될 수 있다.
상기 제1패드산화막 패턴(10)은 SiO2로 형성될 수 있고, 상기 패드질화막 패턴(20)은 SiN으로 형성될 수 있으며, 상기 제2패드산화막 패턴(30)은 TEOS(Tetra Ethyl Ortho Silicate)로 형성될 수 있다.
상기 제1패드산화막 패턴(10), 패드질화막 패턴(20) 및 제2패드산화막 패 턴(30)을 마스크로, 상기 반도체 기판(100)에 식각공정을 진행하여, 상기 트렌치(110)를 형성할 수 있다.
상기 트렌치(110)는 3000~4000Å의 깊이로 형성될 수 있다.
이어서, 도 2에 도시된 바와 같이, 상기 트렌치(110)의 내부 표면을 따라 에피텍셜층(210)을 형성한다.
상기 에피텍셜층(210)은 p형 이온을 주입하여 형성될 수 있다.
즉, 상기 트렌치(110)의 내부 표면에는 p형 이온이 주입된 에피텍셜층(210)이 형성된다.
상기 에피텍셜층(210)은 SiH4(Silane), SiH2Cl2(Dichlorosiliane), SiHCl3(Trichloroslane), SiCl4(Silicon Tetrachloride) 중 어느 하나를 에피텍셜층 성장을 위한 가스로 주입하여 진행될 수 있다.
또한, p형 이온을 주입하기 위해 B2H6를 p형 도펀트 가스(dopant gas)로 주입하여 상기 에피텍셜층(210)이 p형 이온을 포함하도록 공정이 진행될 수 있다.
상기 에피텍셜층(210)은 상기의 가스를 주입하여 상기 트렌치(110) 내부 표면에 에피텍셜층(210)을 성장시킬 수 있으며, 50~300Å의 두께로 형성될 수 있다.
아래의 표 1은 상기 에피텍셜층(210) 성장을 위한 가스 및 적용온도를 도시한 것이다.
SiH4 (Silane) |
SiH2Cl2 (Dichlorosiliane) |
SiHCl3 (Trichloroslane) |
SiCl4 (Silicon Tetrachloride) |
|
Reaction Temperature | 550~1000℃ | 750~1100℃ | 1100~1150℃ | 1125~1200℃ |
Chemical Reaction | SiH4=Si+2H2 Syrolysis |
SiH2Cl2=Si+2HCl Syrolysis |
SiHCl3+H2=Si+2HCl Reduction |
SiCl4+2H2=Si+4HCl Reduction |
표 1에 도시된 바와 같이, 상기 에피텍셜층(210) 성장을 위해 주입되는 가스에 따라 온도가 다를 수 있으며, 대체적으로 550~1200℃의 온도로 공정이 진행될 수 있다.
이때, 챔버의 압력은 20~760 torr에서 진행될 수 있다.
또한, p형 이온을 주입하기 위해 B2H6를 p형 도펀트 가스(dopant gas)를 표 1의 가스와 함께 주입하여 공정이 진행될 수 있다.
p형 도펀트 가스(dopant gas)인 B2H6를 사용하여, 상기의 온도와 압력 조건에서 공정이 진행되면, B이온이 상기 Si와 반응하고, H2가스와 HCl가스들은 외부로 배출되므로, p형 이온이 주입된 상기 에피텍셜층(210)이 형성된다.
이때, 상기 에피텍셜층(210)에 형성된 p형 이온의 농도는 1015~1020 ion/cm3가 될 수 있다.
본 실시예에서는 상기 트렌치(110)의 측벽 및 바닥면에 균일한 두께로 형성된 상기 에피텍셜층(210)을 성장시킬 수 있다.
그리고, 도 3에 도시된 바와 같이, 상기 반도체 기판(100)에 이온주입 공정을 진행하여, 상기 트렌치(110) 하부의 반도체 기판(100)에 이온주입층(220)을 형성한다.
상기 이온주입층(220)는 100~500Å의 깊이로 형성될 수 있으며, B 또는 BF이온으로 형성될 수 있다.
이때, B이온으로 상기 이온주입층(220)이 형성된다면, 파워는 5~15 KeV이며, 도즈량은 1012~1013 ion/cm2가 될 수 있다.
또한, BF이온으로 상기 이온주입층(220)이 형성된다면, 파워는 50~150 KeV이며, 도즈량은 1012~1013 ion/cm2가 될 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 트렌치(110)에 절연물질을 채워 소자분리막(150)을 형성하고, 상기 제1패드산화막 패턴(10), 패드질화막 패턴(20) 및 제2패드산화막 패턴(30)을 제거한다.
그리고, 도 5에 도시된 바와 같이, 상기 반도체 기판(100)의 활성영역 상에 게이트(400)를 형성한다.
상기 게이트(400)는 게이트 절연막(410) 및 폴리실리콘막(420)으로 형성된다.
상기 게이트(400)는 트랜스퍼 게이트(tranfer gate)가 될 수 있다.
본 실시예에서 상기 게이트(400)는 폴리실리콘으로 형성되지만, 이에 한정되지 않고, 상기 게이트(400)는 금속실리사이드막을 포함하여 형성될 수 있다.
이어서, 도 6에 도시된 바와 같이, 상기 게이트(400)가 형성된 상기 반도체 기판(100)에 포토다이오드(500)를 형성한다.
상기 포토다이오드(500)는 제1불순물 영역(510) 및 제2불순물 영역(520)을 포함한다.
상기 제1불순물 영역(510)은 상기 반도체 기판(100)에 n형 불순물로 이온주입 공정을 진행하여 형성되며, 상기 제2불순물 영역(520)은 상기 반도체 기판(100)에 p형 불순물로 이온주입 공정을 진행하여 형성된다.
상기 제1불순물 영역(510)은 상기 제2불순물 영역(520)보다 깊게 형성되며, 상기 제2불순물 영역(520)은 상기 반도체 기판(100)의 표면영역에 형성된다.
그리고, 상기 포토다이오드(500)는 상기 소자분리막(150)과 인접하게 형성된다.
이때, 상기 소자분리막(150)의 측벽에 형성된 상기 에피텍셜층(210)은 상기 포토다이오드(500)의 제1불순물 영역(510)에서 형성된 전자가 상기 소자분리막(150)의 계면으로 이동하지 못하도록 배리어(barrier)역할을 한다.
특히, 상기 에피텍셜층(210)은 상기 트렌치(110)의 바닥면까지 균일하게 형성되어, 상기 소자분리막(150)의 하부에서도 상기 포토다이오드(500)에서 형성된 전자가 상기 소자분리막(150)의 계면으로 이동하지는 못한다.
따라서, 상기 제1불순물 영역(510)에서 형성된 전자가 상기 소자분리막(150)의 계면에서 소멸되는 것을 방지할 수 있어, 암전류(dark current)와 같은 노이즈(noise)를 억제할 수 있다.
또한, 상기 소자분리막(150) 하부의 상기 반도체 기판(100)에 형성된 상기 이온주입층(220)은 상기 포토다이오드(500)에서 형성된 전자가 인접한 화소로 이동하는 것을 방지하여, 이미지 센서의 혼색현상을 향상시킬 수 있다.
이상에서 설명한 실시예에 따른 이미지 센서 및 그 제조 방법은 소자분리막의 측벽에 p형 이온이 포함된 에피텍셜층을 형성하여, 포토다이오드에서 형성된 전자가 소자분리막의 계면으로 이동하지 못하도록 할 수 있다.
즉, 포토다이오드에서 형성된 전자가 소자분리막의 계면에서 소멸되는 것을 방지할 수 있어, 암전류(dark current)와 같은 노이즈(noise)를 억제할 수 있다.
또한, 소자분리막 하부의 반도체 기판에 형성된 이온주입층은 포토다이오드에서 형성된 전자가 인접한 화소로 이동하는 것을 방지하여, 이미지 센서의 혼색현상을 향상시킬 수 있어, 이미지 센서의 전기적 특성을 향상시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 6은 실시예에 따른 이미지 센서의 제조 방법을 도시한 측단면도이다.
Claims (13)
- 반도체 기판에 형성된 소자분리막;상기 반도체 기판 상에 형성된 게이트;상기 소자분리막을 둘러싸도록 상기 반도체 기판과 상기 소자분리막 사이에 배치된 에피텍셜층; 및상기 게이트 일측의 상기 반도체 기판에 형성되고, 상기 에피텍셜층과 인접하게 배치된 포토다이오드를 포함하는 이미지 센서.
- 제 1항에 있어서,상기 에피텍셜층은 p형 이온을 포함하며, 50~300Å의 두께로 형성된 것을 포함하는 이미지 센서.
- 제 1항에 있어서,상기 에피텍셜층 및 소자분리막 하부의 상기 반도체 기판에 배치된 이온주입층을 포함하는 이미지 센서.
- 제 3항에 있어서,상기 이온주입층은 B 또는 BF이온으로 형성된 것을 포함하는 이미지 센서.
- 제 3항에 있어서,상기 이온주입층은 100~500Å의 깊이로 형성된 것을 포함하는 이미지 센서.
- 반도체 기판에 트렌치를 형성하는 단계;상기 트렌치 내부의 상기 반도체 기판 상에 에피텍셜층을 형성하는 단계;상기 에피텍셜층이 형성된 상기 트렌치 내부를 절연물질로 매립하는 단계;상기 반도체 기판의 활성영역에 게이트를 형성하는 단계; 및상기 게이트 일측의 상기 반도체 기판에 상기 에피텍셜층과 인접한 포토다이오드를 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
- 제 6항에 있어서,상기 에피텍셜층은,SiH4(Silane), SiH2Cl2(Dichlorosiliane), SiHCl3(Trichloroslane), SiCl4(Silicon Tetrachloride) 중 어느 하나를 에피텍셜층 성장을 위한 가스로 주입하여 진행되는 것을 포함하는 이미지 센서의 제조 방법.
- 제 6항에 있어서,상기 에피텍셜층은 550~1200℃의 온도에서 형성되는 것을 포함하는 이미지 센서의 제조 방법.
- 제 6항에 있어서,상기 에피텍셜층 형성시,B2H6를 p형 도펀트 가스(dopant gas)로 주입하여 상기 에피텍셜층이 p형 이온을 포함하도록 형성되는 것을 포함하는 이미지 센서의 제조 방법.
- 제 6항에 있어서,상기 트렌치를 절연물질로 매립하기 전,상기 에피텍셜층 및 상기 트렌치 바닥면에 이온주입층을 형성하는 단계를 포함하는 이미지 센서의 제조 방법.
- 제 10항에 있어서,상기 이온주입층은 100~500Å의 깊이로 형성되며, B 또는 BF이온으로 형성된 것을 포함하는 이미지 센서의 제조 방법.
- 제 11항에 있어서,상기 B이온으로 상기 이온주입층을 형성시, 파워는 5~15 KeV이며, 도즈량은 1012~1013 ion/cm2으로 공정이 진행되며,상기 BF이온으로 상기 이온주입층을 형성시, 파워는 50~150 KeV이며, 도즈량 은 1012~1013 ion/cm2로 공정이 진행되는 것을 포함하는 이미지 센서의 제조 방법.
- 제 6항에 있어서,상기 에피텍셜층은 50~300Å의 두께로 형성된 것을 포함하는 이미지 센서의 제조 방법.
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