KR20110071799A

KR20110071799A - Method for fabricating buried gate with semiconductor device

Info

Publication number: KR20110071799A
Application number: KR1020090128452A
Authority: KR
Inventors: 신승아
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-21
Filing date: 2009-12-21
Publication date: 2011-06-29
Also published as: KR101116286B1

Abstract

PURPOSE: A method for fabricating buried gate with a semiconductor device is provided to prevent the self aligned contact fail between a buried gate and a storage node contact by forming a protective pattern to protecting the side of a buried gate. CONSTITUTION: In a method for fabricating buried gate with a semiconductor device, a substrate(30) is defined as an active region by an element isolation film(31). A recess pattern is formed on the substrate. A buried gate burying a part of a recess pattern is formed. The upper line width of a recess pattern is increased by isotropic etching. A protective film burying the upper part of the recessed pattern is formed on the buried gate.

Description

Method for manufacturing a semiconductor device having a buried gate {METHOD FOR FABRICATING BURIED GATE WITH SEMICONDUCTOR DEVICE}

본 발명은 반도체 제조 기술에 관한 것으로, 특히 매립 게이트를 갖는 반도체 장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor device manufacturing method having a buried gate.

최근 DRAM 등의 반도체 장치의 제조 공정은 집적도가 향상되고 있는 방향으로 발전되고 있다. 집적도의 향상으로 인하여 반도체 장치 공정 중 발생하는 가장 중요한 두가지 문제점은 다음과 같다. In recent years, the manufacturing process of semiconductor devices such as DRAM has been developed in the direction of increasing the degree of integration. The two most important problems that occur during the semiconductor device process due to the improved density are as follows.

첫번째는 미세 패턴 형성시 여러가지 콘택홀 형성 공정 중의 불량이며, 두번째는 캐패시터 용량의 확보이다. The first is a failure during various contact hole forming processes when forming a fine pattern, and the second is securing a capacitor capacity.

현재는 위와 같은 문제를 해결 하고자 매립 게이트(Buried gate)를 적용하여 반도체 장치 공정상의 문제점을 해결하여 반도체 장치의 신뢰성을 확보하는 다양한 방법들이 시도되고 있다.At present, various methods for securing the reliability of semiconductor devices have been attempted to solve the above problems by applying buried gates to solve problems in the semiconductor device process.

도 1은 종래 기술에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명 하기 위한 공정 단면도이다.1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a buried gate according to the prior art.

도 1에 도시된 바와 같이, 소자분리막(11) 등이 형성된 기판(10)에 국부적으로 리세스 패턴(13)이 형성된다. 그리고, 리세스 패턴(13)의 표면을 따라 게이트 절연막(14)이 형성되며, 게이트 절연막(14) 상에 리세스 패턴(13)의 일부를 매립하는 매립 게이트(15)가 형성된다. 매립 게이트(15) 상에 리세스 패턴(13)의 나머지를 매립하는 보호막(16)이 형성된다. As shown in FIG. 1, a recess pattern 13 is locally formed on the substrate 10 on which the device isolation film 11 and the like are formed. The gate insulating film 14 is formed along the surface of the recess pattern 13, and a buried gate 15 is formed on the gate insulating film 14 to fill a portion of the recess pattern 13. A passivation layer 16 is formed on the buried gate 15 to fill the rest of the recess pattern 13.

그리고, 매립 게이트(15)를 포함하는 기판(10) 상에 비트라인(17)이 형성되며, 비트라인(17)의 측벽에는 스페이서질화막(18)이 형성된다. The bit line 17 is formed on the substrate 10 including the buried gate 15, and the spacer nitride film 18 is formed on the sidewall of the bit line 17.

위와 같이, 종래 기술은 기판 내에 매립 게이트(15)를 형성하고, 이를 보호막(16)을 보호하고 있으며, 기판(10) 상부에는 비트라인(17)이 형성된다.As described above, the related art forms the buried gate 15 in the substrate, and protects the passivation layer 16, and the bit line 17 is formed on the substrate 10.

그러나, 종래 기술은 후속 스토리지 노드 콘택 형성시의 오픈 면적 확보를 위해 스페이서질화막(18)의 두께를 충분히 확보하기가 어려운 문제점이 있다. 이에 따라, 매립 게이트(15)와 스토리지 노드 콘택 간에 자기정렬콘택 패일(Self Aligned Contact fail)이 발생하는 문제점이 있다.However, the related art has a problem in that it is difficult to sufficiently secure the thickness of the spacer nitride layer 18 in order to secure an open area when forming a subsequent storage node contact. Accordingly, there is a problem in that a self aligned contact fail occurs between the buried gate 15 and the storage node contact.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 오픈면적을 확보하면서, 매립 게이트와 스토리지 노드 콘택 간의 자기정렬콘택 패일을 방지할 수 있는 매립 게이트를 갖는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and provides a method of manufacturing a semiconductor device having a buried gate that can prevent the self-aligned contact failure between the buried gate and the storage node contacts while ensuring an open area. The purpose is.

상기 목적을 달성하기 위한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 기판에 리세스 패턴을 형성하는 단계; 상기 리세스 패턴의 일부를 매립하는 매립 게이트를 형성하는 단계; 등방성 식각으로 상기 리세스 패턴의 상부의 선폭을 증가시키는 단계; 상기 매립 게이트 상에 상기 증가된 리세스 패턴의 상부를 매립하는 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다. A semiconductor device manufacturing method having a buried gate of the present invention for achieving the above object comprises the steps of forming a recess pattern on a substrate; Forming a buried gate filling a portion of the recess pattern; Increasing the line width at the top of the recess pattern by isotropic etching; And forming a protective layer on the buried gate to fill an upper portion of the increased recess pattern.

특히, 상기 보호막을 형성하는 단계 후, 상기 기판 상에 비트라인 패턴을 형성하는 단계; 상기 비트라인 패턴의 측벽에 측벽보호막을 형성하는 단계; 상기 기판 상에 상기 비트라인 패턴 사이를 매립하는 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 기판에 연결되는 스토리지 노드 콘택홀을 형성하는 단계; 상기 스토리지 노드 콘택홀에 도전물질을 매립하여 스토리지 노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. In particular, after the forming of the passivation layer, forming a bit line pattern on the substrate; Forming a sidewall protective layer on sidewalls of the bit line pattern; Forming an insulating layer filling the bit line patterns on the substrate; Selectively etching the insulating layer to form a storage node contact hole connected to the substrate; And filling a conductive material in the storage node contact hole to form a storage node contact.

또한, 상기 등방성 식각은 건식식각으로 진행하되, 상기 등방성 식각은 금속 물질에 대해 선택비를 갖는 가스를 사용하여 진행하고, 상기 등방성 식각은 실리콘식각가스를 이용하여 진행하는 것을 특징으로 한다.The isotropic etching may be performed by dry etching. The isotropic etching may be performed using a gas having a selectivity with respect to a metal material, and the isotropic etching may be performed using a silicon etching gas.

또한, 상기 매립게이트를 형성하기 전에, 상기 리세스 패턴의 표면을 따라 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include forming a gate insulating layer along a surface of the recess pattern before forming the buried gate.

또한, 상기 보호막은 절연물질로 형성하되, 산화막을 포함하는 것을 특징으로 한다. In addition, the protective film is formed of an insulating material, characterized in that it comprises an oxide film.

또한, 상기 등방성 식각은, 상기 리세스 패턴이 상기 매립 게이트의 일부 측벽을 노출시키는 타겟으로 진행하는 것을 특징으로 한다.In addition, the isotropic etching is characterized in that the recess pattern proceeds to a target that exposes some sidewalls of the buried gate.

상술한 본 발명의 매립 게이트를 갖는 반도체 장치 제조 방법은 매립 게이트를 3면에서 보호하도록 T형의 리세스를 형성하여 오픈 면적을 확보하면서, 동시에 매립 게이트와 스토리지 노드 콘택 간의 자기정렬콘택 패일을 방지하는 효과가 있다.The semiconductor device manufacturing method having the buried gate of the present invention described above forms a T-shaped recess to protect the buried gate from three sides to secure an open area, and at the same time prevents self-aligned contact failure between the buried gate and the storage node contact. It is effective.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

도 2는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치를 설명하 기 위한 공정 단면도이다.2 is a cross-sectional view illustrating a semiconductor device having a buried gate in accordance with an embodiment of the present invention.

도 2에 도시된 바와 같이, 소자분리막(31)에 의해 활성영역(30A)이 정의된 기판(30)에 리세스 패턴이 형성된다. 이때, 활성영역(30A)의 리세스 패턴(33A')은 상부와 하부의 선폭이 다른 즉, T자형의 리세스 패턴이 형성되며, 소자분리막(31)은 상부 및 하부의 선폭이 동일한 U자형의 리세스 패턴(33B)이 형성된다.As shown in FIG. 2, a recess pattern is formed in the substrate 30 in which the active region 30A is defined by the device isolation layer 31. At this time, the recess pattern 33A 'of the active region 30A has a T-shaped recess pattern having a different line width between the upper and lower portions, and the device isolation layer 31 has a U-shape having the same upper and lower line widths. A recess pattern 33B is formed.

활성영역(30A)의 리세스 패턴(33A')은 상부는 벌브형(Bulb Type)의 구조를 갖고 하부는 U자형의 구조를 갖고 있으며, 상부의 선폭(W2)은 하부의 선폭(W1)보다 더 크게 형성되는 것이 바람직하다.The recess pattern 33A 'of the active region 30A has a bulb type structure at the upper portion and a U shape structure at the lower portion thereof, and the line width W2 at the upper portion is smaller than the line width W1 at the lower portion. It is desirable to form larger.

특히, 리세스 패턴의 하부에는 매립 게이트(35B)가 형성되며, 리세스 패턴(33A')의 상부에 벌브형 구조는 매립 게이트(35B)의 일부 측벽을 노출시키는 구조로 형성된다. In particular, a buried gate 35B is formed below the recess pattern, and a bulb-type structure is formed on the recess pattern 33A 'to expose some sidewalls of the buried gate 35B.

그리고, 매립 게이트(35B) 상에 즉, 리세스 패턴의 상부에는 보호막(36A)이 형성된다. 결국, 매립 게이트(35B)의 일부 측벽은 보호막(36A)에 의해 감싸는 구조를 갖는다. 즉, 보호막(36A)은 매립 게이트(35B)의 상부면 뿐 아니라, 매립 게이트(35B)의 일부 측벽을 보호하는 3면 실링(Sealing) 구조를 갖는다. A protective film 36A is formed on the buried gate 35B, that is, on the recess pattern. As a result, some of the sidewalls of the buried gate 35B have a structure surrounded by the protective film 36A. That is, the protective film 36A has a three-side sealing structure that protects not only an upper surface of the buried gate 35B but also some sidewalls of the buried gate 35B.

그리고, 매립 게이트(35B)를 포함하는 기판(30) 상에 비트라인 패턴(37)이 형성되며, 비트라인 패턴(37)의 측벽에는 측벽 보호막(38)이 형성된다. 이때, 측벽 보호막(38)은 후속 스토리지 노드 콘택(Storage Node Contact)의 오픈면적 확보를 위해 두껍게 형성할 수 없다. The bit line pattern 37 is formed on the substrate 30 including the buried gate 35B, and the sidewall passivation layer 38 is formed on the sidewall of the bit line pattern 37. In this case, the sidewall passivation layer 38 may not be formed thick to secure an open area of a subsequent storage node contact.

그러나, 매립 게이트(35B) 상부에 보호막(36A)이 매립 게이트(35B)의 상부면 뿐 아니라 일부 측벽을 보호하는 3면 실링 구조를 갖고 형성되므로, 후속 스토리지 노드 콘택과 매립 게이트 간의 자기정렬콘택 패일을 방지할 수 있다. However, since the passivation layer 36A is formed on the buried gate 35B to have a three-sided sealing structure that protects not only the top surface of the buried gate 35B but also some sidewalls, the self-aligned contact failing between the subsequent storage node contact and the buried gate. Can be prevented.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 설명의 편의를 위해 도 2와 동일한 도면부호를 사용하여 설명하기로 한다.3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention. For convenience of description, the same reference numerals as in FIG. 2 will be used.

도 3a에 도시된 바와 같이, 기판(30)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(31)을 형성한다. 이때, 소자분리막(31)은 고밀도플라즈마산화막(HDP oxide;High Density Plasma oxide), 스핀온절연막(SOD;Spin On Dielectric) 등의 산화막을 포함할 수 있다. 소자분리막(31)에 의해 활성영역(30A, Active Area)이 정의된다. As shown in FIG. 3A, the device isolation layer 31 is formed on the substrate 30 through a shallow trench isolation (STI) process. In this case, the device isolation layer 31 may include an oxide film such as a high density plasma oxide (HDP oxide), a spin on dielectric (SOD), or the like. An active area 30A is defined by the device isolation layer 31.

이어서, 기판(30) 상에 하드마스크 패턴(32, Hard Mask Pattern)을 형성한다. 하드마스크 패턴(32)은 기판(30)을 식각하기 위한 것으로, 실리콘에 대해 선택비를 갖는 물질로 형성하는 것이 바람직하며, 예컨대 산화막과 질화막의 적층구조로 형성한다. 이때, 산화막(32)은 질화막(33)과 기판(30) 계면의 완충박막 역할을 하며, 질화막(33)은 기판(30)을 식각하기 위한 실질적인 하드마스크 역할을 한다.Subsequently, a hard mask pattern 32 is formed on the substrate 30. The hard mask pattern 32 is used to etch the substrate 30 and is preferably formed of a material having a selectivity to silicon. For example, the hard mask pattern 32 may be formed of a stacked structure of an oxide film and a nitride film. In this case, the oxide film 32 serves as a buffer thin film at the interface between the nitride film 33 and the substrate 30, and the nitride film 33 serves as a substantial hard mask for etching the substrate 30.

이어서, 하드마스크 패턴(32)을 식각장벽 기판(30)을 식각하여 매립게이트용 리세스 패턴(33A, 33B)를 형성한다. 이때, 리세스 패턴(33A, 33B)은 활성영역(30A)은 물론 소자분리막(31)에도 형성될 수 있다. 한편, 활성영역(30A)과 소자분리막(31)간 식각선택비가 다르므로 소자분리막(31)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(31)에서 리세스 패턴(33B)의 깊이가 활성영역의 리세스 패턴(33A)의 깊이보다 더 깊어질 수 있다. 예를 들어, 활성영역(30A)에 형성되는 트렌치의 깊이가 1000∼1500Å일 때, 소자분리막(31)에 형성되는 트렌치의 깊이는 1500∼2000Å일 수 있다.Subsequently, the hard mask pattern 32 is etched to form the etch barrier substrate 30 to form the recess patterns 33A and 33B for the buried gate. In this case, the recess patterns 33A and 33B may be formed in the device isolation layer 31 as well as the active region 30A. On the other hand, since the etching selectivity between the active region 30A and the device isolation layer 31 is different, more etching is performed on the device isolation layer 31, so that the depth of the recess pattern 33B in the device isolation layer 31 increases. It may be deeper than the depth of the recess pattern 33A. For example, when the depth of the trench formed in the active region 30A is 1000 to 1500 Å, the depth of the trench formed in the device isolation layer 31 may be 1500 to 2000 Å.

도 3b에 도시된 바와 같이, 리세스 패턴(33A, 33B)를 매립하도록 기판(30)의 전면에 도전물질(35)을 증착한다. 이때, 도전물질(35)은 금속막을 포함하며, 금속막은 예컨대 티타늄질화막(TiN)의 단층막, 티타늄질화막(TiN)과 텅스텐막(W)의 적층막 및 탄탈륨질화막(TaN)과 텅스텐막(W)의 적층막으로 이루어진 그룹 중에서 선택된 어느 하나의 단층막 또는 적층막을 포함한다. 도전물질(35)을 형성하기 전에 리세스 패턴(33A)의 단차를 따라 게이트 절연막(34)을 형성할 수 있다.As shown in FIG. 3B, a conductive material 35 is deposited on the entire surface of the substrate 30 to fill the recess patterns 33A and 33B. In this case, the conductive material 35 may include a metal film, and the metal film may include, for example, a single layer film of titanium nitride film (TiN), a laminate film of titanium nitride film (TiN) and tungsten film (W), and a tantalum nitride film (TaN) and tungsten film (W). It includes any one layer film or a laminated film selected from the group consisting of a laminated film. Before forming the conductive material 35, the gate insulating layer 34 may be formed along the step difference of the recess pattern 33A.

도 3c에 도시된 바와 같이, 도전물질(35, 도 3b 참조)에 대해 하드마스크 패턴(32)의 표면이 노출되는 타겟으로 평탄화 공정을 진행한다. 이때, 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 포함한다.As shown in FIG. 3C, the planarization process is performed on the conductive material 35 (see FIG. 3B) to a target to which the surface of the hard mask pattern 32 is exposed. In this case, the planarization process includes a chemical mechanical polishing (CMP) process.

따라서, 리세스 패턴(33A, 33B) 내부 및 하드마스크 패턴(32) 사이에 도전물질(35A)이 잔류한다.Accordingly, the conductive material 35A remains between the recess patterns 33A and 33B and the hard mask pattern 32.

도 3d에 도시된 바와 같이, 에치백(Etchback) 공정을 통해 도전물질(35A, 도 3c 참조)을 리세스시킨다. 이에 따라, 리세스 패턴(33A, 33B)의 일부를 매립하는 형태의 도전물질(35B)이 잔류하며, 잔류하는 도전물질은 매립 게이트(Buried gate, 35B)가 된다. As shown in FIG. 3D, the conductive material 35A (see FIG. 3C) is recessed through an etchback process. Accordingly, the conductive material 35B in which a part of the recess patterns 33A and 33B are embedded is left, and the remaining conductive material becomes a buried gate 35B.

도 3e에 도시된 바와 같이, 등방성 식각으로 활성영역의 리세스 패턴(33A') 의 상부 선폭을 증가시킨다. 도시되지는 않았으나, 활성영역의 리세스 패턴(33A')만 선택적으로 식각하기 위해 소자분리막(31)은 덮고, 활성영역(30A) 만을 오픈시키는 마스크 패턴을 형성할 수 있다. 이때, 마스크 패턴은 실리콘에 대해 선택비를 갖고, 이후 제거가 쉬운 물질로 형성하는 것이 바람직하며, 예컨대, 감광막을 사용할 수 있다.As shown in FIG. 3E, the upper line width of the recess pattern 33A 'of the active region is increased by isotropic etching. Although not shown, in order to selectively etch only the recess pattern 33A 'of the active region, a mask pattern covering the device isolation layer 31 and opening only the active region 30A may be formed. In this case, the mask pattern may be formed of a material having a selectivity with respect to silicon, and then easily removed. For example, a photosensitive film may be used.

등방성 식각은 건식식각으로 진행할 수 있으며, 이때 매립 게이트(35B)의 손실을 방지하기 위해 금속막에 대해 선택비를 갖고, 실리콘만을 선택적으로 식각하는 가스를 사용하는 것이 바람직하다.Isotropic etching may be performed by dry etching, and in order to prevent loss of the buried gate 35B, it is preferable to use a gas having a selectivity with respect to the metal film and selectively etching only silicon.

등방성 식각에 의해 매립 게이트(35B)가 형성되지 않은 부분 즉, 리세스 패턴(33A')의 상부 선폭이 볼(Ball)타입으로 식각되면서 증가된다. 선폭이 증가된 리세스 패턴(33A')의 상부는 매립 게이트(35B)의 일부 측벽을 오픈시키는 형태가 되며, 식각되지 않은 소자분리막(31)은 그대로 잔류한다. By the isotropic etching, the portion where the buried gate 35B is not formed, that is, the upper line width of the recess pattern 33A 'is increased by etching into a ball type. The upper portion of the recess pattern 33A 'having the increased line width opens a sidewall of the buried gate 35B, and the unetched device isolation layer 31 remains.

등방성 식각을 진행하기 전에 소자분리막(31)을 덮는 마스크 패턴을 형성한 경우, 이를 제거하며, 마스크 패턴이 감광막인 경우 산소 스트립 공정으로 제거할 수 있다.If the mask pattern covering the device isolation layer 31 is formed before the isotropic etching, it may be removed, and if the mask pattern is a photoresist, it may be removed by an oxygen strip process.

도 3f에 도시된 바와 같이, 매립 게이트(35B) 상부를 갭필할 때까지 전면에 보호막(36)을 형성한다. 보호막(36)은 갭필특성이 우수할뿐만 아니라 후속 공정에서 열에 의해 매립 게이트(35B)가 산화되는 것을 방지하는 보호막 역할을 수행한다. 보호막(36)은 역학응력에 의한 트랜지스터의 열화를 방지하기 위해 산화막으로 형성하는 것이 바람직하다. 산화막은 갭필특성이 우수한 스핀온절연막 특히 폴리실 라잔을 원료로 하는 스핀온절연막(SOD)을 포함한다. As shown in FIG. 3F, the passivation layer 36 is formed on the entire surface until the upper portion of the buried gate 35B is gap-filled. The protective film 36 not only has excellent gap fill characteristics, but also serves as a protective film for preventing the buried gate 35B from being oxidized by heat in a subsequent process. The protective film 36 is preferably formed of an oxide film in order to prevent deterioration of the transistor due to mechanical stress. The oxide film includes a spin-on insulating film (SOD) made of polysilazane, especially a spin-on insulating film having excellent gap fill characteristics.

도 3g에 도시된 바와 같이, 보호막(36)에 전면식각을 진행하여 하드마스크패턴(32)에 의해 분리되는 각각의 보호막패턴(36B)을 형성한다. As shown in FIG. 3G, the passivation layer 36 is etched entirely to form respective passivation layer patterns 36B separated by the hard mask pattern 32.

이어서, 하드마스크 패턴(32)을 제거한다.Next, the hard mask pattern 32 is removed.

위와 같이, 도 3e에서 리세스 패턴(33A')의 상부의 선폭을 증가시켜 매립 게이트(35B)의 일부측벽을 오픈시킴으로써, 나머지 리세스 패턴(33A')에 매립된 보호막패턴(36A)은 매립 게이트(35B)의 일부측벽을 보호하는 구조를 갖는다. 즉, 소자분리막에 매립된 매립 게이트(35B)의 경우 보호막패턴(36A)이 매립 게이트(35B)의 상부면만을 덮고 있으나, 활성영역의 보호막패턴(36A)은 매립 게이트(35B)의 상부면 및 일부측벽을 덮는 형태를 갖는다. As shown in FIG. 3E, by increasing the line width of the upper portion of the recess pattern 33A 'to open a side wall of the buried gate 35B, the protective film pattern 36A embedded in the remaining recess pattern 33A' is buried. It has a structure which protects a part side wall of the gate 35B. That is, in the case of the buried gate 35B buried in the isolation layer, the passivation layer pattern 36A covers only the upper surface of the buried gate 35B, but the passivation layer pattern 36A of the active region is formed on the top surface of the buried gate 35B and the buried gate 35B. It has a form covering a part side wall.

도 3h에 도시된 바와 같이, 매립 게이트(35B)를 포함하는 기판(30) 상에 비트라인(37)을 형성하고, 비트라인(37)의 측벽에 측벽 보호막(38)을 형성한다. 비트라인(37)은 배리어메탈(37A), 금속전극(37B) 및 비트라인 하드마스크(37C)의 적층구조를 갖는다. As shown in FIG. 3H, the bit line 37 is formed on the substrate 30 including the buried gate 35B, and the sidewall protective layer 38 is formed on the sidewall of the bit line 37. The bit line 37 has a stacked structure of a barrier metal 37A, a metal electrode 37B, and a bit line hard mask 37C.

후속 공정으로, 비트라인(37) 사이를 매립하는 절연막을 형성하고, 절연막을 선택적으로 식각하여 스토리지 노드 콘택 홀을 형성하고, 콘택 홀에 도전물질을 매립하여 스토리지 노드 콘택을 형성할 수 있다.In a subsequent process, an insulating layer filling the bit lines 37 may be formed, the insulating layer may be selectively etched to form a storage node contact hole, and a conductive material may be buried in the contact hole to form the storage node contact.

위와 같이, 매립 게이트(35B)의 선폭(W₁)보다 보호막패턴(36A)의 선폭(W₂)이 더 넓게 형성되고, 보호막패턴(36A)이 매립 게이트(35B)의 일부 측벽을 보호하는 형태를 갖도록 함으로써, 오픈 면적 확보를 위해 측벽 보호막(38)을 얇은 두께로 형성하여도, 후속 스토리지 노드 콘택 형성시 매립 게이트(35B)와 스토리지 노드 콘택의 자기정렬 콘택 패일(Self Aligned Contact Fail)을 방지할 수 있다.As described above, the line width W ₂ of the passivation layer pattern 36A is wider than the line width W ₁ of the buried gate 35B, and the passivation layer pattern 36A protects some sidewalls of the buried gate 35B. In order to secure the open area, even when the sidewall protective layer 38 is formed to have a thin thickness, the self-aligned contact fail of the buried gate 35B and the storage node contact is prevented when forming the subsequent storage node contact. can do.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래 기술에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도,1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device having a buried gate according to the prior art;

도 2는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치를 설명하기 위한 공정 단면도,2 is a cross-sectional view illustrating a semiconductor device having a buried gate in accordance with an embodiment of the present invention;

도 3a 내지 도 3h는 본 발명의 실시예에 따른 매립 게이트를 갖는 반도체 장치 제조 방법을 설명하기 위한 공정 단면도.3A to 3H are cross-sectional views illustrating a method of manufacturing a semiconductor device having a buried gate according to an embodiment of the present invention.

Claims

Forming a recess pattern in the substrate;

Forming a buried gate filling a portion of the recess pattern;

Increasing the line width at the top of the recess pattern by isotropic etching; And

Forming a passivation layer on the buried gate to fill an upper portion of the increased recess pattern;

A semiconductor device manufacturing method having a buried gate comprising a.

The method of claim 1,

After forming the protective film,

Forming a bit line pattern on the substrate;

Forming a sidewall protective layer on sidewalls of the bit line pattern;

Forming an insulating layer filling the bit line patterns on the substrate;

Selectively etching the insulating layer to form a storage node contact hole connected to the substrate; And

Filling a conductive material in the storage node contact hole to form a storage node contact

A semiconductor device manufacturing method having a buried gate comprising a.

The method of claim 1,

And the isotropic etching has a buried gate that proceeds by dry etching.

The method of claim 3, wherein

The isotropic etching is a semiconductor device manufacturing method having a buried gate proceeds using a gas having a selectivity to the metal material.

5. The method of claim 4,

The isotropic etching is a semiconductor device manufacturing method having a buried gate proceeding using a silicon etching gas.

The method of claim 1,

Before forming the buried gate,

And forming a gate insulating film along a surface of the recess pattern.

The method of claim 1,

The protective film has a buried gate formed of an insulating material.

The method of claim 7, wherein

The protective film has a buried gate which is an oxide film.

The method of claim 1,

The isotropic etching is,

And a buried gate extending to the target at which the recess pattern exposes a portion of the sidewall of the buried gate.