KR20080017834A - Method for fabricating semiconductor device - Google Patents

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KR20080017834A
KR20080017834A KR1020060079530A KR20060079530A KR20080017834A KR 20080017834 A KR20080017834 A KR 20080017834A KR 1020060079530 A KR1020060079530 A KR 1020060079530A KR 20060079530 A KR20060079530 A KR 20060079530A KR 20080017834 A KR20080017834 A KR 20080017834A
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insulating layer
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유병화
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주식회사 하이닉스반도체
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Abstract

A method of fabricating a semiconductor device is provided to enlarge a contact surface between a storage node and a storage node contact plug by recessing the storage node contact plug. A recess pattern(33) is selectively formed on a semiconductor substrate(31) with an isolation film(32), and then a gate pattern is formed to bury the recess pattern. The gate pattern is composed of a polysilicon electrode(34), a metal electrode(35) and a gate hard mask(36). A sidewall protection layer(37) is formed on a sidewall of the gate pattern, and a landing plug(39) is formed between the gate patterns. A second insulation layer(40) is formed on the entire surface of the substrate. A storage node contact hole(41) is formed to penetrate the second insulation layer, and a recessed storage node contact plug(42) is formed in the storage node contact hole. An etch stop(43) and a sacrificial layer(44) are formed on the storage node contact plug, and a storage node(47A) is formed in an opened portion(46) of the etch stop.

Description

반도체 소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1은 종래 기술에 따른 반도체 소자의 캐패시터를 설명하기 위한 단면도,1 is a cross-sectional view for explaining a capacitor of a semiconductor device according to the prior art,

도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 설명하기 위한 단면도,2 is a cross-sectional view for describing a capacitor of a semiconductor device according to an embodiment of the present invention;

도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 리세스패턴 34 : 폴리실리콘전극33 recess pattern 34 polysilicon electrode

35 : 금속전극 36 : 게이트하드마스크35 metal electrode 36 gate hard mask

37 : 측벽보호막 38 : 제1절연층37 sidewall protective film 38 first insulating layer

39 : 랜딩플러그 40 : 제2절연층39: landing plug 40: second insulating layer

41 : 스토리지노드콘택홀 42 : 스토리지노드콘택플러그41: storage node contact hole 42: storage node contact plug

43 : 식각방지막 44 : 희생막43: etch barrier 44: sacrificial film

45 : 마스크패턴 46 : 오픈부45: mask pattern 46: open portion

47A : 하부전극47A: lower electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a capacitor of a semiconductor device.

반도체 소자의 고집적화에 따라 최소 셀 크기(Minimum Cell Size)가 작아짐에 따라 하부전극크기의 최대화를 위해 스토리지노드콘택(Storage Node Contact:SNC)과 하부전극(Storage Node:SN)을 서로 엇갈리게 배치하는 지그재그 레이아웃으로 형성하는 기술이 제안되었다.As the minimum cell size becomes smaller due to the higher integration of semiconductor devices, a zigzag pattern in which storage node contacts (SNC) and storage nodes (SN) are alternately arranged to maximize the bottom electrode size. A technique for forming a layout has been proposed.

도 1은 종래 기술에 따른 반도체 소자의 캐패시터를 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)이 형성되고, 반도체 기판(11)을 선택적으로 일부 식각한 리세스패턴(13)과 리세스패턴(13)에 일부 매립되고 나머지는 반도체 기판(11) 상부로 돌출된 게이트패턴이 형성된다. 여기서, 게이트패턴은 폴리실리콘전극(14), 금속전극(15)과 게이트하드마스크(16)의 적층구조로 형성되고, 게이트패턴의 측벽에는 측벽보호막(17)이 형성된다.As shown in FIG. 1, an isolation layer 12 is formed on a semiconductor substrate 11, and a portion of the recess pattern 13 and the recess pattern 13 in which the semiconductor substrate 11 is selectively etched is partially embedded. The rest of the gate pattern protruding above the semiconductor substrate 11 is formed. Here, the gate pattern is formed of a stacked structure of the polysilicon electrode 14, the metal electrode 15, and the gate hard mask 16, and sidewall protective layers 17 are formed on sidewalls of the gate pattern.

그리고, 게이트패턴 사이를 매립하고 반도체 기판(11)과 연결되는 랜딩플러그(18)가 형성되고, 랜딩플러그(18)가 형성된 결과물의 전면에 제1,2층간절연 막(19, 20)이 순차로 형성된다. 그리고, 제1,2층간절연막(19, 20)에 랜딩플러그(18)와 연결되는 스토리지노드콘택플러그(21)가 형성된다.A landing plug 18 is formed between the gate patterns and connected to the semiconductor substrate 11, and the first and second interlayer insulating films 19 and 20 are sequentially formed on the entire surface of the resultant product in which the landing plug 18 is formed. Is formed. The storage node contact plugs 21 connected to the landing plugs 18 are formed on the first and second interlayer insulating films 19 and 20.

스토리지노드콘택플러그(21)를 포함하는 결과물의 전면에 식각방지막(22)과 희생막(23)이 형성되고, 식각방지막(22) 및 희생막(23)이 선택적으로 식각되어 하부전극을 위한 오픈부(24)가 형성되고, 오픈부(24) 상에 스토리지노드콘택플러그(21)와 엇갈려 일부 접촉(Ｃ1)되는 하부전극(25)이 형성된다.An etch stop layer 22 and a sacrificial layer 23 are formed on the entire surface of the resultant including the storage node contact plug 21, and the etch stop layer 22 and the sacrificial layer 23 are selectively etched to open for the lower electrode. A portion 24 is formed, and a lower electrode 25 is formed on the open portion 24 to partially contact C 1 with the storage node contact plug 21.

위와 같이, 종래 기술은 하부전극(25) 크기의 최대화를 위해서 하부전극(25)과 스토리지노드콘택플러그(21)가 서로 엇갈리게 배치하는 지그재그 레이아웃(Zigzag Layout)으로 형성한다.As described above, the prior art is formed in a zigzag layout in which the lower electrode 25 and the storage node contact plug 21 are alternately arranged to maximize the size of the lower electrode 25.

그러나, 종래 기술은 하부전극(25)과 스토리지노드콘택플러그(21) 간에 서로 접촉되는 면적이 작아서 계면저항이 커지는 문제점이 있다.However, the prior art has a problem in that the interface resistance is increased due to the small area of contact between the lower electrode 25 and the storage node contact plug 21.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 하부전극 크기의 최대화를 위해 하부전극과 스토리지노드콘택플러그를 서로 엇갈리게 배치하는 지그재그 레이아웃으로 형성할 경우 접촉 면적이 작아 계면저항이 커지는 것을 방지하기 위한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-described problems of the prior art, and when the lower electrode and the storage node contact plug are arranged in a zigzag layout in which the lower electrode and the storage node contact plug are alternately arranged to maximize the lower electrode size, the contact area is small and the interface resistance is increased. It is an object of the present invention to provide a method for manufacturing a semiconductor device for preventing the same.

본 발명에 의한 반도체 소자는 콘택홀이 오픈된 절연층, 상기 콘택홀 내에 매립되되 상단부 일부가 상기 콘택홀 내에서 리세스된 콘택플러그, 상기 콘택플러그 상에 형성된 도전층을 포함하는 것을 특징으로 한다.The semiconductor device according to the present invention is characterized in that it comprises an insulating layer having a contact hole open, a contact plug buried in the contact hole, a portion of which is recessed in the contact hole, and a conductive layer formed on the contact plug. .

또한, 본 발명에 의한 반도체 소자의 제조방법은 콘택홀이 오픈된 절연층을 형성하는 단계, 상기 콘택홀 내에 매립되되 상단부 일부가 리세스된 콘택플러그를 형성하는 단계, 상기 콘택플러그 상에 도전층을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a semiconductor device according to the present invention may include forming an insulating layer having a contact hole open, forming a contact plug buried in the contact hole but having a recessed upper portion thereof, and a conductive layer on the contact plug. It characterized in that it comprises a step of forming.

특히, 리세스된 콘택플러그를 형성하는 단계는 상기 콘택홀 내에 콘택플러그용 도전층을 매립하는 단계, 상기 매립된 콘택플러그용 도전층의 일부분을 상기 절연층과의 식각선택비를 이용하여 식각하는 단계를 포함하는 것을 특징으로 하고 또한, 상기 콘택홀 내에 콘택플러그용 도전층을 매립하는 단계, 상기 절연층 상에 희생막을 형성하는 단계, 상기 희생막을 선택적으로 식각하여 상기 콘택플러그용 도전층과 상기 절연층의 일부를 동시에 노출시키는 하부전극을 위한 오픈부를 형성하는 단계, 상기 노출된 콘택플러그용 도전층의 일부분을 상기 절연층과의 식각선택비를 이용하여 식각하는 단계를 포함하는 것을 특징으로 한다.In particular, the forming of the recessed contact plug may include filling a contact plug conductive layer in the contact hole, and etching a portion of the embedded contact plug conductive layer using an etching selectivity with the insulating layer. And embedding a conductive layer for contact plug in the contact hole, forming a sacrificial layer on the insulating layer, selectively etching the sacrificial layer, and forming the contact plug conductive layer and the contact plug. And forming an open portion for the lower electrode exposing a portion of the insulating layer at the same time, and etching a portion of the exposed contact plug conductive layer using an etching selectivity with the insulating layer. .

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2는 본 발명의 바람직한 실시예에 따른 반도체 소자의 캐패시터를 설명하 기 위한 단면도이다.2 is a cross-sectional view for describing a capacitor of a semiconductor device according to an exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 스토리지노드콘택홀(41)이 오픈된 절연층(40)이 형성되고, 스토리지노드콘택홀(41) 내에 매립되되 상단부 일부가 상기 콘택홀 내에서 리세스된 콘택플러그(42)가 형성된다. 그리고, 콘택플러그(42) 상에 도전층(47A)이 형성된다.As shown in FIG. 2, a contact plug in which an insulating layer 40 having a storage node contact hole 41 is opened is formed, and is buried in the storage node contact hole 41, and a portion of an upper end thereof is recessed in the contact hole. 42 is formed. Then, a conductive layer 47A is formed on the contact plug 42.

자세히 살펴보면, 소자분리막(32)이 형성된 반도체 기판(31)에 선택적으로 리세스패턴(33)이 형성되고, 리세스패턴(33) 상에 리세스패턴(33)에 일부 매립되고 나머지는 반도체 기판(31) 상부로 돌출된 게이트패턴이 형성된다. 여기서, 게이트패턴은 폴리실리콘전극(34), 금속전극(35)과 게이트하드마스크(36)의 적층구조로 형성되고, 예컨대 금속전극(35)은 텅스텐 또는 텅스텐실리사이드, 게이트하드마스크(36)는 질화막으로 형성된다.In detail, a recess pattern 33 may be selectively formed on the semiconductor substrate 31 on which the device isolation layer 32 is formed, and a portion of the recess pattern 33 may be partially embedded in the recess pattern 33 on the recess pattern 33, and the rest may be formed on the semiconductor substrate 31. (31) A gate pattern protruding upward is formed. Here, the gate pattern is formed of a stacked structure of the polysilicon electrode 34, the metal electrode 35 and the gate hard mask 36, for example, the metal electrode 35 is tungsten or tungsten silicide, the gate hard mask 36 is It is formed of a nitride film.

그리고, 게이트패턴의 측벽에는 측벽보호막(37)이 형성되고, 게이트패턴 사이에는 랜딩플러그(39)가 형성된다. 여기서, 랜딩플러그(39)는 예컨대 폴리실리콘으로 형성된다. 또한, 랜딩플러그(39)가 형성된 지역 외의 게이트패턴 사이에는 제1절연층(38)이 형성된다.The sidewall protection layer 37 is formed on the sidewall of the gate pattern, and the landing plug 39 is formed between the gate patterns. Here, the landing plug 39 is made of polysilicon, for example. In addition, the first insulating layer 38 is formed between the gate patterns outside the region where the landing plug 39 is formed.

그리고, 랜딩플러그(39)를 포함하는 결과물의 전면에 제2절연층(40)이 형성되고, 제2절연층(40)을 관통하면서 랜딩플러그(39)를 오픈시키는 스토리지노드콘택홀(41)이 형성된다. 그리고, 스토리지노드콘택홀(41) 내부에는 상단부 일부가 리세스된 스토리지노드콘택플러그(42)가 형성된다.In addition, the second insulating layer 40 is formed on the entire surface of the resultant including the landing plug 39, and the storage node contact hole 41 opening the landing plug 39 while penetrating the second insulating layer 40. Is formed. In addition, a storage node contact plug 42 having a portion of an upper end recessed in the storage node contact hole 41 is formed.

그리고, 스토리지노드콘택플러그(42) 상에 하부전극을 위한 오픈부(46)가 오 픈된 식각방지막(43)과 희생막(44)이 순차로 형성되는데 특히, 오픈부(46)는 일부가 리세스된 리세스된 스토리지노드콘택플러그(42)와 제2절연층(40)의 일부가 동시에 노출되도록 형성된다.In addition, the etch stop layer 43 and the sacrificial layer 44 in which the open portion 46 for the lower electrode is opened on the storage node contact plug 42 are sequentially formed. Particularly, the open portion 46 may be partially removed. The recessed storage node contact plug 42 and a portion of the second insulating layer 40 are simultaneously exposed.

그리고, 오픈부(46) 내부에는 일부가 리세스된 스토리지노드콘택플러그(42)와 연결되는 하부전극(Storage Node, 47A)이 형성된다.In addition, a lower electrode 47A is formed in the open part 46 to be connected to the recessed storage node contact plug 42.

도 2에 도시된 것처럼, 스토리지노드콘택플러그(42)가 일부 리세스되어 하부전극(47A)과 바닥뿐 아니라 일부 측벽이 접촉됨으로써 접촉면적이 넓어져서 스토리지노드콘택플러그(42)와 하부전극(47A)간의 계면저항을 줄일 수 있다. 즉, 도 1에 도시된 종래 기술에서 스토리지노드콘택플러그와 하부전극의 접촉면은 Ｃ1이고, 본 발명의 바람직한 실시예에서 스토리지노드콘택플러그(42)와 하부전극(47A)의 접촉면은 종래기술의 Ｃ1 외에 Ｃ2가 추가되어 Ｃ2만큼의 접촉면이 넓어짐으로써 계면저항이 감소된다.As shown in FIG. 2, the storage node contact plug 42 is partially recessed to contact the lower electrode 47A and the bottom as well as some sidewalls, thereby widening the contact area, thereby expanding the storage node contact plug 42 and the lower electrode 47A. Interfacial resistance between) can be reduced. That is, in the prior art illustrated in FIG. 1, the contact surface of the storage node contact plug and the lower electrode is C 1, and in the preferred embodiment of the present invention, the contact surface of the storage node contact plug 42 and the lower electrode 47A is formed in the prior art. In addition to C 1 , C 2 is added to increase the contact surface by C 2, thereby reducing the interfacial resistance.

도 3a 내지 도 3g는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도이다.3A to 3G are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 반도체 기판(31)의 활성영역을 정의하기 위한 것으로, 반도체 기판(31)을 선택적으로 일정깊이 식각하여 트렌치를 형성하고 절연막을 매립한 후 평탄화하여 형성한다.As shown in FIG. 3A, an isolation layer 32 is formed on the semiconductor substrate 31. The device isolation layer 32 is used to define an active region of the semiconductor substrate 31. The device isolation layer 32 is formed by selectively etching the semiconductor substrate 31 in a predetermined depth to form a trench, and filling the insulating layer to planarize it.

이어서, 소자분리막(32)이 형성된 반도체 기판(31)을 선택적으로 일부 식각하여 리세스패턴(33)을 형성한다. 여기서, 리세스패턴(33)은 채널길이(Channel Length)를 늘려서 리프레시(Refresh) 특성을 확보하기 위한 것으로, 소자분리막(32)보다 얕은 깊이로 형성한다.Subsequently, the semiconductor substrate 31 on which the device isolation layer 32 is formed is selectively etched to form a recess pattern 33. Here, the recess pattern 33 is for securing a refresh characteristic by increasing the channel length, and is formed to have a depth smaller than that of the device isolation layer 32.

이어서, 리세스패턴(33) 상에 리세스패턴(33)에 일부 매립되고 나머지는 반도체 기판(31) 상부로 돌출되는 게이트패턴을 형성한다. 여기서, 게이트패턴은 폴리실리콘전극(34), 금속전극(35)과 게이트하드마스크(36)의 적층구조로 형성한다. 특히, 금속전극(35)은 예컨대 텅스텐 또는 텅스텐실리사이드로 형성하고, 게이트하드마스크(36)는 질화막으로 형성한다.Subsequently, a gate pattern is partially formed in the recess pattern 33 on the recess pattern 33 and the other part protrudes over the semiconductor substrate 31. Here, the gate pattern is formed in a stacked structure of the polysilicon electrode 34, the metal electrode 35, and the gate hard mask 36. In particular, the metal electrode 35 is formed of, for example, tungsten or tungsten silicide, and the gate hard mask 36 is formed of a nitride film.

이어서, 게이트패턴의 측벽에 측벽보호막(37)을 형성한다. 여기서, 측벽보호막(37)은 게이트패턴 간의 절연 및 후속 랜딩플러그 간의 절연을 위한 것으로, 예컨대 질화막으로 형성한다.Subsequently, a sidewall protective film 37 is formed on the sidewall of the gate pattern. Here, the sidewall protection film 37 is for insulation between gate patterns and subsequent landing plugs, and is formed of, for example, a nitride film.

이어서, 게이트패턴 사이를 채울때까지 제1절연층(38)을 형성한다. 여기서, 제1절연층(38)은 게이트패턴 간의 절연을 위한 절연막역할을 하기 위한 것으로, 예컨대 산화막으로 형성한다.Subsequently, the first insulating layer 38 is formed until the gap between the gate patterns is filled. Here, the first insulating layer 38 serves as an insulating film for insulating between the gate patterns, and is formed of, for example, an oxide film.

이어서, 게이트패턴 사이에 랜딩플러그(39)를 형성한다. 여기서, 랜딩플러그(39)는 제1절연층(38)을 포함하는 결과물의 전면에 마스크패턴을 형성하고, 마스크패턴을 식각마스크로 제1절연층(38)에 자기정렬콘택식각(Self Aligned Contact Etch;SAC Etch)을 실시하여 게이트패턴 사이를 오픈시키는 콘택홀을 형성한 후, 도전물질을 매립하고 평탄화하여 형성한다. 여기서, 랜딩플러그(39)는 예컨대 폴리실 리콘으로 형성한다.Next, a landing plug 39 is formed between the gate patterns. Here, the landing plug 39 forms a mask pattern on the entire surface of the resultant including the first insulating layer 38, and self-aligned contact etching on the first insulating layer 38 using the mask pattern as an etch mask. Etch (SAC Etch) is performed to form contact holes for opening the gate patterns, and then the conductive material is embedded and planarized. Here, the landing plug 39 is made of polysilicon, for example.

도 3b에 도시된 바와 같이, 랜딩플러그(39)를 포함하는 결과물의 전면에 제2절연층(40)을 차례로 형성한다. 여기서, 제2절연층(40)은 제1절연층(38)과 동일한 물질로 형성하되 예컨대 산화막으로 형성할 수 있다. 또한, 제2절연층(40)은 단층 또는 다층으로 형성된다.As shown in FIG. 3B, the second insulating layer 40 is sequentially formed on the front surface of the resultant product including the landing plug 39. The second insulating layer 40 may be formed of the same material as the first insulating layer 38, but may be formed of, for example, an oxide film. In addition, the second insulating layer 40 is formed in a single layer or multiple layers.

이어서, 제2절연층(40)을 관통하면서 랜딩플러그(39)를 오픈시키는 스토리지노드콘택홀(41)을 형성한다. Subsequently, the storage node contact hole 41 opening the landing plug 39 while penetrating through the second insulating layer 40 is formed.

이어서, 스토리지노드콘택홀(41) 내에 콘택플러그용 도전층을 매립한 후 평탄화하여 스토리지노드콘택플러그(42)를 형성한다. 여기서, 콘택플러그용 도전층은 예컨대 폴리실리콘으로 형성한다.Subsequently, the contact plug conductive layer is embedded in the storage node contact hole 41 and then planarized to form the storage node contact plug 42. Here, the conductive layer for contact plug is formed of polysilicon, for example.

도 3c에 도시된 바와 같이, 스토리지노드콘택플러그(42)를 포함하는 결과물의 전면에 식각방지막(43)과 희생막(44)을 차례로 형성한다. 여기서, 식각방지막(43)은 후속 하부전극을 위한 오픈부 식각시 제2절연층(40)의 손실을 방지하기 위한 것으로 제2절연층 및 희생막(41, 44)과의 식각선택비를 갖는 물질로 형성하되, 예컨대 질화막으로 형성한다. 또한, 희생막(44)은 후속 하부전극을 위한 오픈부를 제공하기 위한 것으로, 제1,2절연층(38, 40)과 동일한 물질로 형성하되 예컨대 산화막으로 형성할 수 있다.As illustrated in FIG. 3C, an etch stop layer 43 and a sacrificial layer 44 are sequentially formed on the entire surface of the resultant including the storage node contact plug 42. Here, the etch stop layer 43 is to prevent the loss of the second insulating layer 40 during the etching of the open portion for the subsequent lower electrode, and has an etch selectivity with the second insulating layer and the sacrificial layers 41 and 44. It is formed of a material, for example, formed of a nitride film. In addition, the sacrificial layer 44 is to provide an open portion for the subsequent lower electrode, and may be formed of the same material as the first and second insulating layers 38 and 40, but may be formed of, for example, an oxide layer.

이어서, 희생막(44) 상에 마스크패턴(45)을 형성한다. 여기서, 마스크패턴(45)은 하부전극을 위한 오픈부 영역을 정의한 것으로, 후속 하부전극 크기의 최대화를 위해 스토리지노드콘택플러그(42)와 엇갈리게 지그재그 레이아웃(Zigzag Layout)으로 패터닝된다.Subsequently, a mask pattern 45 is formed on the sacrificial layer 44. The mask pattern 45 defines an open area for the lower electrode, and is patterned in a zigzag layout alternately with the storage node contact plug 42 to maximize the size of the subsequent lower electrode.

도 3d에 도시된 바와 같이, 마스크패턴(45)을 식각마스크로 희생막(44)과 식각방지막(43)을 식각하여 하부전극을 위한 오픈부(46)를 형성한다. 여기서, 오픈부(46)는 스토리지노드콘택플러그(42)와 서로 엇갈리게 지그재그 레이아웃으로 형성되어 제2절연층(40)과 스토리지노드콘택플러그(42)의 일부를 동시에 노출시킨다. 특히, 오픈부(46) 식각시 희생막(44)을 식각한 후 희생막(44)과 식각선택비가 다른 식각방지막(43)에서 정지하고, 계속해서 식각방지막(43)을 식각하기 때문에 제2절연층(40)이 희생막(44) 식각시 식각선택비를 확보하지 못해서 손실되는 것을 방지할 수 있다.As shown in FIG. 3D, the sacrificial layer 44 and the etch stop layer 43 are etched using the mask pattern 45 as an etch mask to form an open portion 46 for the lower electrode. Here, the open part 46 is formed in a zigzag layout alternately with the storage node contact plug 42 to expose a portion of the second insulating layer 40 and the storage node contact plug 42 at the same time. In particular, since the sacrificial layer 44 is etched when the open portion 46 is etched, the sacrificial layer 44 and the etching selectivity are stopped at the etch stop layer 43 having a different etching selectivity, and the etch stop layer 43 is subsequently etched. It is possible to prevent the insulating layer 40 from being lost because the insulating layer 40 may not secure an etching selectivity during the etching of the sacrificial layer 44.

계속해서 도 3e에 도시된 바와 같이, 노출되는 스토리지노드콘택플러그(42)를 리세스한다. 여기서, 스토리지노드콘택플러그(42)는 제2절연층(40)과 스토리지노드콘택플러그(42) 간의 식각선택비를 이용하여 식각을 실시하기 때문에 스토리지노드콘택플러그(42)만 선택적으로 식각된다. Subsequently, as shown in FIG. 3E, the exposed storage node contact plug 42 is recessed. Here, since the storage node contact plug 42 performs etching using an etching selectivity between the second insulating layer 40 and the storage node contact plug 42, only the storage node contact plug 42 is selectively etched.

즉, 스토리지노콘택플러그(42)로 사용된 폴리실리콘만 제2절연층(40)으로 사용된 산화막과의 식각선택비를 확보하여 선택적으로 식각하기 위한 것으로, 클로린계(Chlorine base) 가스를 이용한 건식식각(Dry etch)으로 진행한다. 바람직하게, 건식식각시 사용되는 클로린계 가스는 Cl2 또는 BCl3이다. 또는 HBr을 이용하여 건식식각을 진행할 수 있다.That is, only polysilicon used as the storage no-contact plug 42 secures an etching selectivity with an oxide film used as the second insulating layer 40 to selectively etch it, and uses a chlorine base gas. Proceed to dry etch. Preferably, the chlorine-based gas used for dry etching is Cl 2 or BCl 3 . Alternatively, dry etching may be performed using HBr.

도 3f에 도시된 바와 같이, 오픈부(46)의 단차를 따라 하부전극용 도전 층(47)을 형성한다. 여기서, 하부전극용 도전층(47)은 하부전극을 형성하기 위한 것으로, 예컨대 폴리실리콘 또는 티타늄질화막(TiN)으로 형성한다.As shown in FIG. 3F, a conductive layer 47 for lower electrodes is formed along the step of the open part 46. Here, the lower electrode conductive layer 47 is for forming the lower electrode, and is formed of, for example, polysilicon or titanium nitride (TiN).

이때, 도 3e에서 스토리지노드콘택플러그(42)가 리세스됨으로써 하부전극용 도전층(47)은 스토리지노드콘택플러그(42)의 상부면과 측벽이 접촉되면서 형성된다. At this time, the storage node contact plug 42 is recessed in FIG. 3E, so that the lower electrode conductive layer 47 is formed while the top surface and the sidewall of the storage node contact plug 42 come into contact with each other.

도 3g에 도시된 바와 같이, 하부전극용 도전층(47)을 분리하여 하부전극(47A)을 형성한다. 여기서, 하부전극용 도전층(47)의 분리공정은 예컨대 전면식각(Etch Back) 또는 화학적기계적연마(Chemical Mechanical Polishing:CMP)를 사용한다.As shown in FIG. 3G, the lower electrode conductive layer 47 is separated to form a lower electrode 47A. Here, the separation process of the lower electrode conductive layer 47 uses, for example, etching back or chemical mechanical polishing (CMP).

위와 같이, 하부전극(47A)은 엇갈려 접촉되는 스토리지노드콘택플러그(42)를 리세스하여 접촉면적을 넓히므로써 계면저항을 감소시킬 수 있다. 즉, 도 1에 도시된 종래 기술에서 스토리지노드콘택과 하부전극의 접촉면은 Ｃ1인데 반해, 본 발명의 바람직한 실시예에서 스토리지노드콘택(42)과 도전물질(47)의 접촉면은 종래기술의 Ｃ1 외에 Ｃ2가 추가되어 Ｃ2만큼의 접촉면이 넓어져서 계면저항이 감소된다.As described above, the lower electrode 47A may reduce the interfacial resistance by recessing the storage node contact plugs 42 in contact with each other to widen the contact area. That is, in the prior art illustrated in FIG. 1, the contact surface of the storage node contact and the lower electrode is C 1 , whereas in the preferred embodiment of the present invention, the contact surface of the storage node contact 42 and the conductive material 47 is C in the prior art. C 2 is the addition to the first contact surface of the widened as C 2 is decreased interface resistance.

이어서, 도시되지는 않았지만 희생막(44)을 습식으로 제거하여 실린더형 하부전극(47A)을 형성할 수 있다.Subsequently, although not shown, the sacrificial layer 44 may be removed by wet to form the cylindrical lower electrode 47A.

또한, 하부전극(47A) 상에 유전막과 상부전극을 차례로 형성하여 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터를 형성한다.In addition, a dielectric film and an upper electrode are sequentially formed on the lower electrode 47A to form a concave type or a cylinder type capacitor.

상기한 본 발명은, 하부전극(47A)과 엇갈려 접촉되는 스토리지노드콘택플러그(42)를 리세스시킴으로써, 스토리지노드콘택플러그(42)와 하부전극(47A) 간에 접촉면을 확대시켜 계면저항을 감소시킬 수 있는 장점이 있다.According to the present invention, the storage node contact plug 42 in contact with the lower electrode 47A is recessed to enlarge the contact surface between the storage node contact plug 42 and the lower electrode 47A to reduce the interface resistance. There are advantages to it.

한편, 본 실시예는 스토리지노드 공정에서의 응용을 설명한 것으로써, 본 발명의 기술적 사상은 스토리지노드콘택 이외의 다른 도전층 콘택에도 응용할 수 있다.On the other hand, the present embodiment has described the application in the storage node process, the technical spirit of the present invention can be applied to other conductive layer contacts other than the storage node contact.

이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.As such, although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 하부전극과 엇갈려 접촉되는 스토리지노드콘택플러그를 리세스시킴으로써, 하부전극과 스토리지노드콘택플러그 간의 접촉면을 확대시켜 계면저항을 감소시킬 수 있는 효과가 있다.The present invention described above has the effect of reducing the interface resistance by enlarging the contact surface between the lower electrode and the storage node contact plug by recessing the storage node contact plug in contact with the lower electrode.

즉, 스토리지노드콘택플러그 상부에 하부전극을 형성할 때 하부전극 크기의 최대화를 위해 서로 엇갈린 레이아웃을 추구하게 되는데, 이에 따른 스토리지노드콘택플러그와의 접촉 면적이 줄어들게 되어 콘택저항이 커지는 것을 방지하기 위해 스토리지노드콘택플러그와 인접한 절연층의 식각선택비를 달리하여 스토리지노드콘택플러그를 선택적으로 리세스 시킴으로써 식각된 스토리지노드콘택플러그의 상부 면과 측면을 접촉면적으로 활용하여 콘택저항을 줄이는 방법으로 전체적인 셀 저항을 줄여 트랜지스터의 안정적인 특성을 확보할 수 있는 효과가 있다.In other words, when the lower electrode is formed on the storage node contact plug, the layout is staggered to maximize the size of the lower electrode. Accordingly, the contact area with the storage node contact plug is reduced to prevent the contact resistance from increasing. By selectively recessing the storage node contact plug with different etching selectivity between the storage node contact plug and the insulating layer adjacent to the storage node contact plug, the entire cell is reduced by utilizing the upper and side surfaces of the etched storage node contact plug as contact areas. Reducing the resistance has the effect of ensuring the stable characteristics of the transistor.

Claims (9)

콘택홀이 오픈된 절연층;An insulating layer with a contact hole open; 상기 콘택홀 내에 매립되되 상단부 일부가 상기 콘택홀 내에서 리세스된 콘택플러그; 및A contact plug buried in the contact hole, the upper end of which is recessed in the contact hole; And 상기 콘택플러그 상에 형성된 도전층Conductive layer formed on the contact plug 을 포함하는 반도체 소자.Semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 도전층은 캐패시터의 스토리지노드인 것을 특징으로 하는 반도체 소자.The conductive layer is a semiconductor device, characterized in that the storage node of the capacitor. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 절연층은 산화막, 상기 콘택플러그는 폴리실리콘인 것을 특징으로 하는 반도체 소자.And said insulating layer is an oxide film and said contact plug is polysilicon. 제2항에 있어서,The method of claim 2, 상기 스토리지노드는 실린더형 또는 콘케이브형인 것을 특징으로 하는 반도 체 소자.The storage node is a semiconductor device, characterized in that the cylindrical or concave-shaped. 콘택홀이 오픈된 절연층을 형성하는 단계;Forming an insulating layer with an open contact hole; 상기 콘택홀 내에 매립되되 상단부 일부가 리세스된 콘택플러그를 형성하는 단계; 및Forming a contact plug buried in the contact hole but recessed in a part of the upper end; And 상기 콘택플러그 상에 도전층을 형성하는 단계Forming a conductive layer on the contact plug 를 포함하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 리세스된 콘택플러그를 형성하는 단계는,Forming the recessed contact plug, 상기 콘택홀 내에 콘택플러그용 도전층을 매립하는 단계; 및Filling a contact plug conductive layer in the contact hole; And 상기 매립된 콘택플러그용 도전층의 일부분을 상기 절연층과의 식각선택비를 이용하여 식각하는 단계Etching a portion of the buried contact plug conductive layer using an etching selectivity with the insulating layer 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제5항에 있어서,The method of claim 5, 상기 리세스된 콘택플러그를 형성하는 단계는,Forming the recessed contact plug, 상기 콘택홀 내에 콘택플러그용 도전층을 매립하는 단계;Filling a contact plug conductive layer in the contact hole; 상기 절연층 상에 희생막을 형성하는 단계;Forming a sacrificial layer on the insulating layer; 상기 희생막을 선택적으로 식각하여 상기 콘택플러그용 도전층과 상기 절연층의 일부를 동시에 노출시키는 하부전극을 위한 오픈부를 형성하는 단계; 및Selectively etching the sacrificial layer to form an open portion for the lower electrode exposing the contact plug conductive layer and a portion of the insulating layer at the same time; And 상기 노출된 콘택플러그용 도전층의 일부분을 상기 절연층과의 식각선택비를 이용하여 식각하는 단계Etching a portion of the exposed contact plug conductive layer using an etching selectivity with the insulating layer 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제5항 내지 제7항 중 어느 한 항에 있어서,The method according to any one of claims 5 to 7, 상기 절연층은 산화막, 상기 콘택플러그용 도전층은 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.And the insulating layer is formed of an oxide film and the contact plug conductive layer is made of polysilicon. 제5항에 있어서,The method of claim 5, 상기 도전층은 캐패시터의 스토리지노드용 도전층인 것을 특징으로 하는 반도체 소자의 제조방법.The conductive layer is a semiconductor device manufacturing method, characterized in that the conductive layer for the storage node of the capacitor.
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