KR20110056766A - 반도체 패키지 - Google Patents

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KR20110056766A
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김기채
현성호
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주식회사 하이닉스반도체
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Abstract

본 발명은 POP(Package On Package) 형태의 패키지 제조시 휨 현상 및 솔더 볼들의 편평도 불량으로 인한 페일을 방지할 수 있는 반도체 패키지를 개시한다. 개시된 본 발명에 따른 반도체 패키지는, 제1 기판 및 상기 제1 기판 상에 부착된 제1 반도체 칩을 포함하는 제1 패키지와, 상기 제1 패키지 상부에 배치되며, 제2 기판 및 상기 제2 기판 상에 부착된 제2 반도체 칩을 포함하는 제2 패키지 및 상기 제1 패키지의 제1 기판과 상기 제2 패키지의 제2 기판 간을 전기적으로 연결하는 탄성 부재를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게, POP(Package On Package) 형태의 패키지 제조시 휨 현상 및 솔더 볼들의 편평도 불량으로 인한 페일을 방지할 수 있는 반도체 패키지에 관한 것이다.
반도체 집적 회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 효율성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화 및 고성능화가 요구됨에 따라 다양한 기술둘이 개발되고 있으며, 그 결과, SIP(System In Package) 형태, POP(Package On Package) 형태 및 MCP(Multi-Chip Package) 형태 등의 반도체 패키지 구조가 제안된 바 있다.
이러한 반도체 패키지 구조들 중에서, 상기 POP 형태의 패키지 구조는 조립 및 전기적 검사가 완료된 적어도 두 개 이상의 단품 패키지들을 수직 방향으로 적층하고, 상기 각 단품 패키지들을 솔더 볼을 이용해서 전기적 및 물리적으로 연결하여 하나로 통합하는 방식으로 제조된다. 그러므로, 상기 POP 형태의 패키지는 각각의 단품 패키지에 대한 최종 전기적 검사 단계에서 불량이 발생된 반도체 소자를 완전히 제외하고, 양품의 소자들로만 조립이 가능하다는 장점이 있다.
그러나, 전술한 종래 기술에 따른 POP 형태의 패키지의 경우에는, 상기 각각의 단품 패키지들이 서로 다른 크기 및 열 팽창 계수를 가지며, 이로 인해, POP 형태의 패키지 제작시 패키지의 휨 현상 및 솔더 볼들의 편평도 불량이 발생되어 각 단품 패키지 간의 실장시 접합에 어려움이 있으며, 그 결과, 페일이 유발된다.
한편, 상기 각 단품 패키지들 간의 수직 방향으로의 간격을 증가시키면 이러한 패키지의 휨 현상 및 편평도의 상이함을 어느 정도 완화시킬 수는 있으나, 이 경우, 상기 각 단품 패키지들 간의 연결을 위한 솔더 볼의 크기와 피치가 함께 증가됨에 따라, 상기 솔더 볼 배열에 한계가 있을 뿐 아니라 패키지 전체의 크기까지 증가된다는 한계가 있다.
본 발명은 POP(Package On Package) 형태의 패키지 제조시 휨 현상 및 솔더 볼들의 편평도 불량으로 인한 페일을 방지할 수 있는 반도체 패키지를 제공한다.
본 발명의 실시예에 따른 반도체 패키지는, 제1 기판 및 상기 제1 기판 상에 부착된 제1 반도체 칩을 포함하는 제1 패키지와, 상기 제1 패키지 상부에 배치되며, 제2 기판 및 상기 제2 기판 상에 부착된 제2 반도체 칩을 포함하는 제2 패키지 및 상기 제1 패키지의 제1 기판과 상기 제2 패키지의 제2 기판 간을 전기적으로 연결하는 탄성 부재를 포함한다.
상기 탄성 부재는 금속으로 이루어진다.
상기 탄성 부재는 스프링 형상을 갖는다.
상기 제1 패키지의 제1 기판 하면에 부착된 추가 탄성 부재를 더 포함한다.
상기 추가 탄성 부재는 금속으로 이루어진다.
상기 추가 탄성 부재는 스프링 형상을 갖는다.
본 발명은 단품 패키지들을 수직 방향으로 적층하고 상기 각 단품 패키지들을 전기적 및 물리적으로 연결하여 하나로 통합하는 POP 형태의 패키지 구조에 있어서, 상기 각 단품 패키지들 간을 탄성 부재를 이용해서 전기적 및 물리적으로 연결하여 하나로 통합한다.
이를 통해, 본 발명은 상기 탄성 부재의 탄성을 통해 각 단품 패키지들의 서로 다른 크기 및 열 팽창 계수에 관계없이 각 단품 패키지들을 용이하게 접합할 수 있으며, 따라서, 본 발명은 상기 POP 형태의 패키지에서 유발되는 패키지의 휨 현상 및 솔더 볼들의 편평도 불량으로 인한 페일을 방지할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 패키지는 하부에 배치된 제1 패키지(100)와 상기 제1 패키지(100)의 상부에 배치된 제2 패키지(200)를 포함 하는 POP 형태의 패키지이다.
상기 제1 패키지(100)는 제1 기판(110) 및 상기 제1 기판(110) 상에 부착된 제1 반도체 칩(120)을 포함하고, 상기 제1 반도체 칩(120)은 본딩 와이어(130)를 통해 상기 제1 기판(110)과 전기적으로 연결되어 있으며, 상기 제1 반도체 칩(120) 및 상기 본딩 와이어(130)는 상기 제1 기판(110)의 상면 부분에서 봉지제(140)에 의해 밀봉되어 있다.
상기 제2 패키지(200)는 제2 기판(210) 및 상기 제2 기판(210) 상에 부착된 제2 반도체 칩(220)을 포함하고, 상기 제2 반도체 칩(220)은 본딩 와이어(130)를 통해 상기 제2 기판(210)과 전기적으로 연결되어 있으며, 상기 제2 반도체 칩(220) 및 상기 본딩 와이어(130)는 상기 제2 기판(210)의 상면 부분에서 봉지제(140)에 의해 밀봉되어 있다.
상기 제1 패키지(100)의 제1 기판(110)과 상기 제2 패키지(200)의 제2 기판(210)은 탄성 부재(160)에 의해 전기적으로 연결되어 있다. 구체적으로, 상기 제1 기판(110) 상면에는 제1 본드 핑거(150)가 구비되어 있고, 상기 제2 기판(210)의 하면에는 제2 본드 핑거(170)가 구비되어 있으며, 상기 제1 본드 핑거(150)와 제2 본드 핑거(170) 사이에 탄성 부재(160)가 배치되어 제1 패키지(100)의 제1 기판(110)과 제2 패키지(200)의 제2 기판(210)이 전기적으로 연결된 것이다.
여기서, 상기 탄성 부재(160)는 금속으로 이루어지며, 예컨대, 스프링 형상을 갖는다. 한편, 상기 탄성 부재(160)는 탄성을 갖는 금속 재질이라면 다른 형상을 가져도 무방하다.
또한, 상기 제1 패키지(100)의 제1 기판(110) 하면에도 제1 본드 핑거(150)가 구비되어 있으며, 상기 제1 기판(110) 하면의 제1 본드 핑거(150)에는 추가 탄성 부재(180)가 부착되어 있다. 상기 추가 탄성 부재(180)는 금속으로 이루어지며, 예컨대, 스프링 형상을 갖는다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 패키지는 제1 패키지(100)와 제2 패키지(200)를 포함하는 POP 형태의 패키지 구조에 있어서, 상기 제1 패키지(100)의 제1 기판(110)과 상기 제2 패키지(200)의 제2 기판(210)이 종래의 솔더 볼 대신 탄성 부재(160)를 통해 전기적으로 연결된다.
따라서, 본 발명은 상기 제1 및 제2 패키지(100, 200)가 서로 다른 크기 및 열 팽창 계수를 가짐에 따라 유발되는 패키지의 휨 현상 및 솔더 볼들의 편평도 불량으로 인한 페일을 방지할 수 있다.
구체적으로, 상기 탄성 부재(160)는 탄성을 가지고 있기 때문에, 상기 제1 및 제2 패키지(100, 200)의 서로 다른 크기로 인해 휨 현상이 유발되더라도 이에 구애받지 않고 제1 및 제2 패키지(100, 200)의 실장이 가능할 뿐 아니라, 상기 제1 및 제2 패키지(100, 200)의 서로 다른 열 팽창 계수로 인해 각 패키지들이 서로 다른 크기로 수축 또는 팽창하더라도 솔더 볼들의 편평도 불량에 의해 크랙이 발생되는 것을 방지할 수 있으며, 그러므로, 본 발명은 상기 제1 및 제2 패키지(100, 200)들 간을 용이하게 접합하여 페일을 방지할 수 있는 것이다.
게다가, 본 발명은 패키지의 흼 현상 및 편평도의 상이함을 완화시키기 위해 제1 및 제2 패키지(100, 200)들 간의 수직 방향으로의 간격을 증가시킬 필요가 없 으며, 이를 통해, 본 발명은 패키지 전체의 크기 증가 없이도 제1 및 제2 패키지(100, 200)의 접합을 용이하게 할 수 있다는 장점이 있다.
한편, 전술한 본 발명의 실시예에서는 제1 및 제1 패키지(100, 200)에서 제1 기판(110)과 제1 반도체 칩(120) 및 제2 기판(210)과 제2 반도체 칩(220)이 본딩 와이어(130)를 통해 전기적으로 연결되도록 도시하고 설명하였지만, 도시하지는 않았으나, 본 발명의 다른 실시예로서, 제1 기판(110)과 제1 반도체 칩(120) 및 제2 기판(210)과 제2 반도체 칩(220)이 상기 본딩 와이어(130) 대신 솔더 볼 또는 관통 전극 등의 다른 방식을 통해 전기적으로 연결되는 것도 가능하다.
또한, 전술한 본 발명의 실시예에서는 제1 기판(110) 하면에 추가 탄성 부재(180)가 부착되도록 도시하고 설명하였지만, 도시하지는 않았으나, 본 발명의 또 다른 실시예로서, 상기 제1 기판(110) 하면에는 상기 추가 탄성 부재(180) 대신 솔더 볼 또는 관통 전극 등이 부착되는 것도 가능하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 패키지를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 제1 패키지 110 : 제1 기판
120 : 제1 반도체 칩 130 : 본딩 와이어
140 : 봉지제 150 : 제1 본드 핑거
160 : 탄성 부재 170 : 제2 본드 핑거
180 : 추가 탄성 부재 200 : 제2 패키지
210 : 제2 기판 220 : 제2 반도체 칩

Claims (6)

  1. 제1 기판 및 상기 제1 기판 상에 부착된 제1 반도체 칩을 포함하는 제1 패키지;
    상기 제1 패키지 상부에 배치되며, 제2 기판 및 상기 제2 기판 상에 부착된 제2 반도체 칩을 포함하는 제2 패키지; 및
    상기 제1 패키지의 제1 기판과 상기 제2 패키지의 제2 기판 간을 전기적으로 연결하는 탄성 부재;
    를 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 탄성 부재는 금속으로 이루어진 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 탄성 부재는 스프링 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 패키지의 제1 기판 하면에 부착된 추가 탄성 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 추가 탄성 부재는 금속으로 이루어진 것을 특징으로 하는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 추가 탄성 부재는 스프링 형상을 갖는 것을 특징으로 하는 반도체 패키지.
KR1020090113226A 2009-11-23 2009-11-23 반도체 패키지 KR20110056766A (ko)

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US9041180B2 (en) 2013-06-10 2015-05-26 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the semiconductor package

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