KR20110047880A - Method for forming buried gate in semiconductor device - Google Patents

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KR20110047880A
KR20110047880A KR1020090104676A KR20090104676A KR20110047880A KR 20110047880 A KR20110047880 A KR 20110047880A KR 1020090104676 A KR1020090104676 A KR 1020090104676A KR 20090104676 A KR20090104676 A KR 20090104676A KR 20110047880 A KR20110047880 A KR 20110047880A
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이승룡
성민규
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주식회사 하이닉스반도체
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Abstract

PURPOSE: A method for manufacturing a buried gate of a semiconductor device is provided to reduce a sheet resistance by forming a tungsten bulk layer without a tungsten core generation layer. CONSTITUTION: A recess pattern(26) is formed on a substrate. A gate insulation layer(27) is formed on the surface of a recess pattern. A tungsten layer(28) to fill the recess pattern is formed by using tungsten hexacarbonyl as source gas. The tungsten layer is formed and is rapidly and thermally processed. The tungsten layer is recessed by chemical and mechanical polishing processes and an etch back process. A gap-fill layer is formed to gap-fill the upper side of the recessed tungsten layer.

Description

반도체장치의 매립게이트 제조 방법{METHOD FOR FORMING BURIED GATE IN SEMICONDUCTOR DEVICE}Method for manufacturing buried gate of semiconductor device {METHOD FOR FORMING BURIED GATE IN SEMICONDUCTOR DEVICE}

본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a buried gate.

매립게이트(Buried Gate; BG)는 활성영역을 식각하여 형성된 리세스패턴에 매립되어 형성된다. 이에 따라 매립게이트와 비트라인간의 간섭 효과 개선과 후속 LPC(Landing Plug Contact) 등의 콘택공정에서 자기정렬콘택(Self Aligned Contact; SAC) 공정 편의성 등의 성능 개선 효과가 있다.A buried gate (BG) is formed by filling a recess pattern formed by etching an active region. As a result, the interference effect between the buried gate and the bit line is improved, and in the subsequent contact process such as Landing Plug Contact (LPC), there is an improvement in performance such as self-aligned contact (SAC) process convenience.

하지만, 매립게이트의 물질을 무엇으로 하느냐에 따른 시트저항(Rs) 문제가 있다. However, there is a problem of sheet resistance (Rs) depending on what the material of the buried gate.

게이트절연막(Gate Dielectric)으로 사용 중인 SiO2 상부에서 안정적인 티타늄질화막(TiN)을 사용할 경우, 티타늄질화의 높은 비저항으로 인해 높은 시트저항 을 갖게 된다. 이를 개선하기 위해 티타늄질화막(TiN)을 얇게 증착하고 텅스텐막(W)을 채움으로써 텅스텐막에 의한 시트저항(Rs) 감소 효과를 예상하고 있다. When a stable titanium nitride film (TiN) is used on top of SiO 2 that is used as a gate dielectric film, it has a high sheet resistance due to the high specific resistance of titanium nitride. In order to improve this, a thin film of titanium nitride (TiN) is deposited and the tungsten film (W) is filled to reduce the sheet resistance (Rs) due to the tungsten film.

도 1a 및 도 1b는 종래기술에 따른 반도체장치의 매립게이트 제조 방법을 도시한 도면이다.1A and 1B illustrate a method of manufacturing a buried gate in a semiconductor device according to the related art.

도 1a을 참조하면, 반도체기판(11)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다. 소자분리막(12)에 의해 활성영역(13)이 정의된다.Referring to FIG. 1A, an isolation layer 12 is formed on a semiconductor substrate 11 through a shadow trench isolation (STI) process. The active region 13 is defined by the device isolation layer 12.

이어서, 패드막(14)과 하드마스크막(15)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 리세스패턴(16)를 형성한다. Subsequently, a recess pattern 16 in which the buried gate is to be formed is formed by an etching process using the pad layer 14 and the hard mask layer 15 as an etch barrier.

이어서, 리세스패턴(16)을 포함한 전면에 게이트절연막(17)을 형성한다.Subsequently, the gate insulating film 17 is formed on the entire surface including the recess pattern 16.

이어서, 게이트절연막(17) 상에 티타늄질화막(TiN, 18)을 얇게 증착한 후 리세스패턴(16)을 매립하도록 텅스텐막(W, 19)을 증착한다.Subsequently, after thinly depositing the titanium nitride film TiN 18 on the gate insulating film 17, the tungsten films W and 19 are deposited to fill the recess pattern 16.

도 1b에 도시된 바와 같이, 화학적기계적연마(Chmeical Mechanical Polishing) 및 에치백(Etchback)을 순차적으로 진행하여 텅스텐막과 티타늄질화막을 일정 깊이 리세스시킨다. 이에 따라, 티타늄질화막(18)과 텅스텐막(19)의 이중구조로 된 매립게이트(BG)가 형성된다.As shown in FIG. 1B, chemical mechanical polishing and etchback are sequentially performed to recess the tungsten film and the titanium nitride film to a predetermined depth. As a result, a buried gate BG having a double structure of the titanium nitride film 18 and the tungsten film 19 is formed.

그러나, 반도체장치의 집적도가 증가함에 따라 매립게이트가 매립될 리세스패턴(16)의 간격이 줄어들고 있고, DRAM의 구조 상 절연막을 제외한 나머지 매립게이트가 형성되는 공간은 점점 줄어들고 있다. 이에 따라 매립게이트로 사용되는 물질의 갭필이 어려워지고 있다.However, as the integration degree of the semiconductor device increases, the gap between the recess patterns 16 in which the buried gates are buried is reduced, and the space in which the buried gates are formed except for the insulating layer is gradually reduced due to the structure of the DRAM. As a result, gap fill of materials used as buried gates becomes difficult.

그리고, 매립게이트로 사용되는 텅스텐막은 다음과 같이 증착한다.The tungsten film used as the buried gate is deposited as follows.

도 2는 매립게이트로 사용되는 텅스텐막 증착방법을 설명하기 위한 도면이다.2 is a view for explaining a tungsten film deposition method used as a buried gate.

도 2를 참조하면, 텅스텐막(19) 증착시, 텅스텐 핵생성층(19A)을 먼저 형성하고 텅스텐벌크층(19B)을 증착한다.Referring to FIG. 2, when the tungsten film 19 is deposited, the tungsten nucleation layer 19A is first formed and the tungsten bulk layer 19B is deposited.

텅스텐 핵생성층(19A)을 형성할 때는 SiH4 가스와 WF6 가스를 이용하여 형성하고, 텅스텐 벌크층(19B)을 형성할 때는 B2H6 가스와 WF6 가스를 이용한다. 이때, 형성된 텅스텐 핵생성층(19A)은 텅스텐벌크층(19B) 대비 매우 높은 비저항값을 갖고 있다. 텅스텐 핵생성층(19A)의 비저항값은 티타늄질화막(TiN, 18)과 비슷한 수준이다. 이때문에 텅스텐막에 의한 시트저항 감소효과는 텅스텐 핵생성층(19A) 형성후 증착되는 텅스텐벌크층(19B)에 의한 효과이고, 텅스텐 핵생성층(19A)은 시트저항 감소효과에 영향이 거의 없다.The tungsten nucleation layer 19A is formed using SiH 4 gas and WF 6 gas, and the tungsten bulk layer 19B is formed using B 2 H 6 gas and WF 6 gas. At this time, the formed tungsten nucleation layer 19A has a very high resistivity compared to the tungsten bulk layer 19B. The resistivity value of the tungsten nucleation layer 19A is similar to that of the titanium nitride film TiN, 18. For this reason, the sheet resistance reduction effect by the tungsten film is due to the tungsten bulk layer 19B deposited after the tungsten nucleation layer 19A is formed, and the tungsten nucleation layer 19A has little effect on the sheet resistance reduction effect. none.

텅스텐 핵생성층(19A)을 형성하는 이유는 텅스텐벌크층(19B)은 티타늄질화막(18)과 같은 물질과의 접착성이 좋지 않기 때문이다. 따라서, 텅스텐막 증착시 기본적으로 텅스텐핵생성층(19A)의 두께가 존재하게 된다. The reason for forming the tungsten nucleation layer 19A is that the tungsten bulk layer 19B has poor adhesion to a material such as the titanium nitride film 18. Therefore, the thickness of the tungsten nucleation layer 19A basically exists when the tungsten film is deposited.

그러나, 앞에서 언급한 바와 같이 매립게이트가 매립될 리세스패턴의 간격이 줄어들게 되면, 텅스텐핵생성층만 형성되어도 리세스패턴의 공간이 거의 채워지고, 텅스텐벌크층이 형성될 공간은 거의 없게 된다. 이럴 경우, 텅스텐막을 매립게이트로 사용하더라도 시트저항 감소효과를 기대할 수 없게 된다. 또한, 게이트절연막으 로 사용 중인 SiO2 상부에 텅스텐막이 바로 증착될 경우 접착성 문제로 막의 리프팅이 발생할 수 있으므로 티타늄질화막(TiN, 18)을 얇게 형성하고 있는데, 이 티타늄질화막(TiN, 18)으로 인해 리세스패턴의 공간은 더욱 줄어들게 된다.However, as mentioned above, when the gap between the recess patterns in which the buried gates are buried is reduced, even if only the tungsten nucleation layer is formed, the space of the recess patterns is almost filled, and there is almost no space for the tungsten bulk layer. In this case, even when the tungsten film is used as the buried gate, the sheet resistance reduction effect cannot be expected. In addition, when the tungsten film is directly deposited on the SiO 2 used as the gate insulating film, the film may be lifted due to adhesion problems, and thus, a thin titanium nitride film (TiN, 18) is formed, and the titanium nitride film (TiN, 18) is used. As a result, the space of the recess pattern is further reduced.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 텅스텐핵생성층없이 텅스텐벌크층에 의한 시트저항을 감소시킬 수 있는 반도체장치의 매립게이트 제조 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems according to the prior art, and an object thereof is to provide a method for manufacturing a buried gate of a semiconductor device capable of reducing sheet resistance caused by a tungsten bulk layer without a tungsten nucleation layer.

상기 목적을 달성하기 위한 본 발명의 반도체장치의 매립게이트 제조 방법은 기판에 리세스패턴을 형성하는 단계; 상기 리세스패턴의 표면 상에 게이트절연막을 형성하는 단계; 및 소스가스로서 텅스텐헥사카보닐(Tungsten hexacarbonyl)을 이용하여 상기 리세스패턴을 매립하는 텅스텐막을 형성하는 단계를 포함하는 것을 특징으로 한다.Method for manufacturing a buried gate of a semiconductor device of the present invention for achieving the above object comprises the steps of forming a recess pattern on the substrate; Forming a gate insulating film on a surface of the recess pattern; And forming a tungsten film to embed the recess pattern using tungsten hexacarbonyl as a source gas.

또한, 본 발명의 반도체장치의 매립게이트 제조 방법은 기판에 리세스패턴을 형성하는 단계; 상기 리세스패턴의 표면 상에 게이트절연막을 형성하는 단계; 및 상기 게이트절연막 상에 소스가스로서 텅스텐헥사카보닐(Tungsten hexacarbonyl)을 이용하여 제1텅스텐막을 형성하는 단계; 및 상기 제1텅스텐막 상에 상기 리세스패턴을 매립하는 제2텅스텐막을 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the buried gate manufacturing method of the semiconductor device of the present invention comprises the steps of forming a recess pattern on the substrate; Forming a gate insulating film on a surface of the recess pattern; Forming a first tungsten film on the gate insulating film using tungsten hexacarbonyl as a source gas; And forming a second tungsten film filling the recess pattern on the first tungsten film.

상술한 본 발명은 텅스텐헥사카보닐을 소스가스로 이용한 텅스텐막을 이용하 여 매립게이트를 형성하므로써 티타늄질화막을 제거할 수 있어 리세스패턴의 추가적인 공간을 확보할 수 있는 효과가 있으며, 그 확보된 공간만큼 매립게이트의 시트저항을 감소시킬 수 있는 효과가 있다.According to the present invention, the titanium nitride film can be removed by forming a buried gate using a tungsten film using tungsten hexacarbonyl as a source gas, and thus the additional space of the recess pattern can be secured. There is an effect that can reduce the sheet resistance of the buried gate.

또한, 텅스텐헥사카보닐을 소스가스로 이용한 텅스텐막을 증착하면, 핵생성층없이 텅스텐벌크층을 형성할 수 있으므로 추가적인 시트저항 감소 효과도 얻을 수 있다. In addition, by depositing a tungsten film using tungsten hexacarbonyl as a source gas, a tungsten bulk layer can be formed without a nucleation layer, and thus an additional sheet resistance reduction effect can be obtained.

그리고, 텅스텐헥사카보닐을 이용하여 텅스텐막 형성시 텅스텐막의 일함수(Work-function) 특성은 미드갭 일함수(Mid-gap work-function) 특성을 가지므로, 비저항이 높은 티타늄질화막과 같은 층없이 텅스텐막의 형성이 가능해짐으로써 기존보다 낮은 시트저항 특성 및 동일 수준의 미드갭 특성을 확보할 수 있는 효과가 있다.In addition, since the work-function characteristic of the tungsten film has a mid-gap work-function characteristic when forming a tungsten film using tungsten hexacarbonyl, it has no layer like the titanium nitride film having a high resistivity. Since the tungsten film can be formed, it is possible to secure lower sheet resistance characteristics and the same level of midgap characteristics as before.

결국, 본 발명은 반도체장치의 크기가 더 감소하더라도 매립게이트가 차지하는 제한된 공간에서 기존의 티타늄질화막 대신에 텅스텐막을 바로 증착시킴으로써, 공정 단순화 및 매립게이트의 단면적을 기존보다 크게할 수 있다. 이로 인해 더 낮은 시트저항 특성을 갖는 매립게이트를 형성할 수 있게 된다. 또한 텅스텐막 자체가 갖는 미드갭 특성을 이용하여 장치 특성을 개선할 수도 있다. As a result, the present invention can simplify the process and increase the cross-sectional area of the buried gate by directly depositing a tungsten film instead of the conventional titanium nitride film in the limited space occupied by the buried gate even if the size of the semiconductor device is further reduced. This makes it possible to form a buried gate having lower sheet resistance characteristics. In addition, device characteristics can be improved by using the midgap characteristics of the tungsten film itself.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to an embodiment of the present invention.

도 3a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(22)에 의해 활성영역(23)이 정의된다.As shown in FIG. 3A, the device isolation layer 22 is formed on the semiconductor substrate 21 through a shadow trench isolation (STI) process. In this case, the device isolation layer 22 may include an oxide film such as a high density plasma oxide film (HDP oxide) and a spin-on insulating film (SOD). The active region 23 is defined by the device isolation layer 22.

이어서, 패드막(24)과 하드마스크막(25)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 리세스패턴(26)을 형성한다. 이때, 리세스패턴(26)은 활성영역(23)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 리세스패턴(26)또한 라인 형태이며, 리세스패턴(26)의 라인형태에 의해 활성영역(23)과 소자분리막(22)을 동시에 가로지르는 라인형태의 리세스패턴(26)이 형성된다. 단, 활성영역(23)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 리세스패턴(26)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(23)에 형성되는 리세스패턴의 깊이는 1000∼1500Å이고, 소자분리막(22)에 형성되는 리세스패턴의 깊이는 1500∼2000Å이다. 이와 같이 깊이 차이가 있는 구조를 핀(Fin) 구조라 한다.Subsequently, a recess pattern 26 in which a buried gate is to be formed is formed through an etching process using the pad layer 24 and the hard mask layer 25 as an etching barrier. In this case, the recess pattern 26 may be formed by etching not only the active region 23 but also the device isolation layer 22. Typically, since the gate has a line type, the recess pattern 26 is also in the form of a line, and the recess pattern 26 crosses the active region 23 and the device isolation layer 22 simultaneously by the line form of the recess pattern 26. A line-shaped recess pattern 26 is formed. However, since the etching selectivity between the active region 23 and the device isolation layer 22 is different, the etching pattern is increased toward the device isolation layer 22, so that the depth of the recess pattern 26 in the device isolation layer 22 becomes deeper. Can be. For example, the depth of the recess pattern formed in the active region 23 is 1000-1500 Å, and the depth of the recess pattern formed in the element isolation film 22 is 1500-2000 Å. Such a structure having a depth difference is called a fin structure.

리세스패턴(26)를 형성하기 위한 식각 공정은 하드마스크막(25)을 식각장벽으로 이용하는데, 하드마스크막(25)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(25)은 반도체기판(21) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(25)은 질화막 또는 산화막과 질화막이 적층된 구조를 포함하는데, 산화막은 30∼100Å이고, 질화막은 100∼500Å이다.An etching process for forming the recess pattern 26 uses the hard mask film 25 as an etching barrier, and the hard mask film 25 is patterned by a photoresist pattern (not shown). The hard mask layer 25 is preferably a material having a high selectivity when etching the semiconductor substrate 21. For example, the hard mask film 25 includes a nitride film or a structure in which an oxide film and a nitride film are laminated, with an oxide film of 30 to 100 GPa and a nitride film of 100 to 500 GPa.

하드마스크막(25)을 적용한 경우에는 리세스패턴(26) 형성후에 감광막패턴을 스트립할 수 있다. When the hard mask layer 25 is applied, the photoresist layer pattern may be stripped after the recess pattern 26 is formed.

도 3b에 도시된 바와 같이, 리세스패턴(26)의 표면에 게이트절연막(27)을 형성한다. 게이트절연막(27)은 실리콘산화막(SiO2) 등의 산화막을 포함할 수 있다. 또한, 게이트절연막(27)은 HfO2, HfSiO 등의 고유전 물질을 사용할 수도 있다. 그리고, 게이트절연막(27) 형성 후에는 질화공정을 통해 게이트절연막(27)의 표면을 질화시킬 수도 있다.As shown in FIG. 3B, the gate insulating layer 27 is formed on the surface of the recess pattern 26. The gate insulating film 27 may include an oxide film such as silicon oxide film (SiO 2 ). In addition, the gate insulating film 27 may use a high dielectric material such as HfO 2 , HfSiO, or the like. After the gate insulating film 27 is formed, the surface of the gate insulating film 27 may be nitrided through a nitriding process.

이어서, 게이트절연막(27) 상에서 리세스패턴(26)을 매립하는 텅스텐막(28)을 형성한다.Next, a tungsten film 28 is formed on the gate insulating film 27 to fill the recess pattern 26.

텅스텐막(28)은 소스가스로서 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용하여 화학기상증착법(Chemical Vapor Deposition; CVD)으로 형성한다. 이를 'W(CO)6-CVD W'이라 약칭한다.The tungsten film 28 is made of tungsten hexacabonyl; Formed by Chemical Vapor Deposition (CVD) using W (CO) 6 }. This is abbreviated as 'W (CO) 6 -CVD W'.

텅스텐헥사카보닐을 소스가스로 이용하면 텅스텐 핵생성층이 필요없이 텅스텐막(28)을 증착할 수 있다. 즉, 텅스텐헥사카보닐을 이용하면 하부의 게이트절연막(27)과의 접착성이 좋은 텅스텐막(28)을 증착할 수 있으므로, 텅스텐 핵생성층이 필요없다. When tungsten hexacarbonyl is used as the source gas, the tungsten film 28 can be deposited without the need for a tungsten nucleation layer. In other words, if tungsten hexacarbonyl is used, a tungsten film 28 having good adhesion to the lower gate insulating film 27 can be deposited, so that a tungsten nucleation layer is not necessary.

결국, 텅스텐헥사카보닐을 이용한 텅스텐막(28)은 텅스텐핵생성층없이 증착한 텅스텐막 벌크층이 된다.As a result, the tungsten film 28 using tungsten hexacarbonyl becomes a tungsten film bulk layer deposited without a tungsten nucleation layer.

텅스텐헥사카보닐을 이용한 텅스텐막(28) 증착시 증착두께는 20∼1000Å로 하고, 증착온도는 200∼600℃로 한다.When depositing the tungsten film 28 using tungsten hexacarbonyl, the deposition thickness is 20 to 1000 kPa and the deposition temperature is 200 to 600 占 폚.

도 3c에 도시된 바와 같이, 후속하여 어닐링을 진행한다. 어닐링은 급속열처리를 적용할 수 있다. 이와 같은 급속열처리에 의해 텅스텐막(28) 내에 잔존하는 불순물을 제거할 수 있다. 급속열처리는 800∼1000℃에서 진행할 수 있다.As shown in FIG. 3C, annealing is subsequently performed. Annealing may apply rapid heat treatment. By such rapid heat treatment, impurities remaining in the tungsten film 28 can be removed. Rapid heat treatment can be carried out at 800 ~ 1000 ℃.

도 3d에 도시된 바와 같이, 하드마스크막(25)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한다. 이후, 에치백(Etchback) 공정을 통해 텅스텐막을 리세스시킨다. 이때, 리세스되는 텅스텐막은 활성영역(23)의 표면으로부터 200∼700Å 깊이로 리세스될 수 있다.As shown in FIG. 3D, a planarization process such as chemical mechanical polishing (CMP) is performed until the surface of the hard mask film 25 is exposed. Thereafter, the tungsten film is recessed through an etchback process. At this time, the tungsten film to be recessed may be recessed to a depth of 200 to 700 Å from the surface of the active region 23.

이에 따라, 리세스패턴(26)의 일부를 매립하는 형태의 매립게이트(28A)가 형성된다.As a result, the buried gate 28A is formed to fill a portion of the recess pattern 26.

도 3e에 도시된 바와 같이, 매립게이트(28A) 상부를 갭필하는 갭필막(29)을 형성한다. 갭필막(29)은 갭필특성이 우수한 절연막을 포함한다. 예컨대, 갭필막(29)은 산화막 또는 질화막을 포함한다. 산화막은 고온산화방법이나 TEOS를 이용한 증착방법 또는 PECVD법을 이용한 증착방법을 적용할 수 있다. 질화막은 PECVD 또는 LPCVD, 촉매CVD법을 이용할 수 있다. As shown in FIG. 3E, a gap fill layer 29 is formed to gap fill the upper portion of the buried gate 28A. The gap fill film 29 includes an insulating film having excellent gap fill characteristics. For example, the gap fill film 29 includes an oxide film or a nitride film. The oxide film may be a high temperature oxidation method, a deposition method using TEOS, or a deposition method using PECVD. The nitride film may be PECVD, LPCVD, or catalytic CVD.

후속하여, 하드마스크막(25)의 표면이 드러나도록 CMP를 이용하여 평탄화시킨다.Subsequently, the surface of the hard mask film 25 is planarized by using CMP.

상술한 제1실시예에 따르면, 매립게이트로 사용되는 텅스텐막(28) 증착시 소스가스로서 텅스텐헥사카보닐을 이용한 화학기상증착법으로 증착하므로써, 핵생성층없이 벌크의 텅스텐막(28)을 형성할 수 있으므로 시트저항을 감소시킬 수 있다.According to the first embodiment described above, the bulk tungsten film 28 is formed without the nucleation layer by depositing by the chemical vapor deposition method using tungsten hexacarbonyl as the source gas when the tungsten film 28 used as the buried gate is deposited. As a result, the sheet resistance can be reduced.

또한, 티타늄질화막없이 텅스텐막(28)을 증착하므로 텅스텐막(28)이 증착될 리세스패턴(26)의 공간을 확보하기가 용이하다. 아울러, 티타늄질화막없이 텅스텐막(28)의 증착이 가능해지므로 보다 낮은 시트저항 특성 및 동일 수준의 미드갭(Mid gap) 특성을 확보할 수 있다.In addition, since the tungsten film 28 is deposited without the titanium nitride film, it is easy to secure a space of the recess pattern 26 on which the tungsten film 28 is to be deposited. In addition, since the tungsten film 28 can be deposited without the titanium nitride film, it is possible to secure lower sheet resistance characteristics and the same level of mid gap characteristics.

도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도이다.4A to 4E are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a second embodiment of the present invention.

도 4a에 도시된 바와 같이, 반도체기판(31)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(32)을 형성한다. 이때, 소자분리막(32)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(32)에 의해 활성영역(33)이 정의된다.As shown in FIG. 4A, the device isolation layer 32 is formed on the semiconductor substrate 31 through a shadow trench isolation (STI) process. In this case, the device isolation layer 32 may include an oxide film such as a high density plasma oxide film (HDP oxide) and a spin-on insulating film (SOD). The active region 33 is defined by the device isolation layer 32.

이어서, 패드막(34)과 하드마스크막(35)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 리세스패턴(36)을 형성한다. 이때, 리세스패턴(36)은 활성영역(33)은 물론 소자분리막(32)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 리세스패턴(36)또한 라인 형태이며, 리세스패턴(36)의 라인형태에 의해 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 라인형태의 리세스패턴(36)이 형성된다. 단, 활성영역(33)과 소자분리막(32)간 식각선택비가 다르므로 소자분리막(32)쪽에서 더 식각이 많이 진행됨에 따라 소자분 리막(32)에서 리세스패턴(26)의 깊이가 더 깊어질 수 있다. 예를 들어, 활성영역(33)에 형성되는 리세스패턴의 깊이는 1000∼1500Å이고, 소자분리막(32)에 형성되는 리세스패턴의 깊이는 1500∼2000Å이다. 이와 같이 깊이 차이가 있는 구조를 핀(Fin) 구조라 한다.Subsequently, a recess pattern 36 in which a buried gate is to be formed is formed through an etching process using the pad layer 34 and the hard mask layer 35 as an etch barrier. In this case, the recess pattern 36 may be formed by etching not only the active region 33 but also the device isolation layer 32. Typically, since the gate has a line type, the recess pattern 36 is also in the form of a line, and the recess pattern 36 crosses the active region 33 and the device isolation layer 32 simultaneously by the line form of the recess pattern 36. A line-shaped recess pattern 36 is formed. However, since the etching selectivity between the active region 33 and the device isolation layer 32 is different, the etching pattern is increased toward the device isolation layer 32, so that the depth of the recess pattern 26 is deeper in the device isolation layer 32. Can lose. For example, the depth of the recess pattern formed in the active region 33 is 1000-1500 Å, and the depth of the recess pattern formed in the element isolation film 32 is 1500-2000 Å. Such a structure having a depth difference is called a fin structure.

리세스패턴(36)를 형성하기 위한 식각 공정은 하드마스크막(35)을 식각장벽으로 이용하는데, 하드마스크막(35)은 감광막패턴(도시 생략)에 의해 패터닝되어 있다. 하드마스크막(35)은 반도체기판(31) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(35)은 질화막 또는 산화막과 질화막이 적층된 구조를 포함하는데, 산화막은 30∼100Å이고, 질화막은 100∼500Å이다.An etching process for forming the recess pattern 36 uses the hard mask film 35 as an etching barrier, and the hard mask film 35 is patterned by a photosensitive film pattern (not shown). The hard mask layer 35 is preferably a material having a high selectivity when etching the semiconductor substrate 31. For example, the hard mask film 35 includes a nitride film or a structure in which an oxide film and a nitride film are laminated. The oxide film is 30 to 100 mV and the nitride film is 100 to 500 mV.

하드마스크막(35)을 적용한 경우에는 리세스패턴(36) 형성후에 감광막패턴을 스트립할 수 있다. When the hard mask layer 35 is applied, the photoresist pattern may be stripped after the recess pattern 36 is formed.

도 4b에 도시된 바와 같이, 리세스패턴(36)의 표면에 게이트절연막(37)을 형성한다. 게이트절연막(37)은 실리콘산화막(SiO2) 등의 산화막을 포함할 수 있다. 또한, 게이트절연막(37)은 HfO2, HfSiO 등의 고유전 물질을 사용할 수도 있다. 그리고, 게이트절연막(37) 형성 후에는 질화공정을 통해 게이트절연막(37)의 표면을 질화시킬 수도 있다.As shown in FIG. 4B, a gate insulating film 37 is formed on the surface of the recess pattern 36. The gate insulating film 37 may include an oxide film such as silicon oxide film (SiO 2 ). In addition, the gate insulating film 37 may use a high dielectric material such as HfO 2 and HfSiO. After the gate insulating film 37 is formed, the surface of the gate insulating film 37 may be nitrided through a nitriding process.

이어서, 게이트절연막(37) 상에 얇은 두께의 제1텅스텐막(38)을 형성한다.Subsequently, a thin first tungsten film 38 is formed on the gate insulating film 37.

제1텅스텐막(28)은 소스가스로서 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용하여 화학기상증착법(Chemical Vapor Deposition; CVD)으로 형성한 다. 이를 'W(CO)6-CVD W'이라 약칭한다. 텅스텐헥사카보닐을 소스가스로 이용하여 제1텅스텐막(38)을 증착하면 하부의 게이트절연막(37)과의 접착성이 좋은 텅스텐막을 증착할 수 있다. 텅스텐헥사카보닐을 이용한 텅스텐막 증착시 증착두께는 20∼100Å로 하고, 증착온도는 200∼600℃로 한다.The first tungsten film 28 is made of tungsten hexacabonyl; Formed by Chemical Vapor Deposition (CVD) using W (CO) 6 }. This is abbreviated as 'W (CO) 6 -CVD W'. When the first tungsten film 38 is deposited using tungsten hexacarbonyl as a source gas, a tungsten film having good adhesion to the lower gate insulating film 37 can be deposited. When depositing a tungsten film using tungsten hexacarbonyl, the deposition thickness is 20 to 100 kPa and the deposition temperature is 200 to 600 ° C.

이어서, 제1텅스텐막(38) 상에 리세스패턴(36)을 매립하도록 전면에 제2텅스텐막(39)을 증착한다. 제2텅스텐막(39)은 예를 들어, B2H6와 WF6를 소스가스로 이용하여 화학기상증착법으로 형성한다. 이를 'B2H6-CVD W'이라 약칭한다. Subsequently, a second tungsten film 39 is deposited on the entire surface of the first tungsten film 38 to fill the recess pattern 36. The second tungsten film 39 is formed by, for example, chemical vapor deposition using B 2 H 6 and WF 6 as source gases. This is abbreviated as 'B 2 H 6 -CVD W'.

도 4c에 도시된 바와 같이, 후속하여 어닐링을 진행한다. 어닐링은 급속열처리를 적용할 수 있다. 이와 같은 급속열처리에 의해 제1 및 제2텅스텐막(38, 39) 내에 잔존하는 불순물을 제거할 수 있다. 급속열처리는 800∼1000℃에서 진행할 수 있다.As shown in FIG. 4C, annealing is subsequently performed. Annealing may apply rapid heat treatment. By such rapid heat treatment, impurities remaining in the first and second tungsten films 38 and 39 can be removed. Rapid heat treatment can be carried out at 800 ~ 1000 ℃.

도 4d에 도시된 바와 같이, 하드마스크막(35)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한다. 이후, 에치백(Etchback) 공정을 통해 텅스텐막을 리세스시킨다. 이때, 리세스되는 제1 및 제2텅스텐막(38A, 39A)은 활성영역(33)의 표면으로부터 200∼700Å 깊이로 리세스될 수 있다.As shown in FIG. 4D, a planarization process such as chemical mechanical polishing (CMP) is performed until the surface of the hard mask layer 35 is exposed. Thereafter, the tungsten film is recessed through an etchback process. In this case, the first and second tungsten films 38A and 39A may be recessed to a depth of 200 to 700 占 퐉 from the surface of the active region 33.

이에 따라, 리세스패턴(36)의 일부를 매립하는 형태의 매립게이트(BG)가 형성되며, 매립게이트(BG)는 제1텅스텐막(38A)과 제2텅스텐막(39A)로 이루어진다.As a result, a buried gate BG having a portion filling the recess pattern 36 is formed, and the buried gate BG includes a first tungsten film 38A and a second tungsten film 39A.

도 4e에 도시된 바와 같이, 매립게이트(BG) 상부를 갭필하는 갭필막(40)을 형성한다. 갭필막(40)은 갭필특성이 우수한 절연막을 포함한다. 예컨대, 갭필막(40)은 산화막 또는 질화막을 포함한다. 산화막은 고온산화방법이나 TEOS를 이용한 증착방법 또는 PECVD법을 이용한 증착방법을 적용할 수 있다. 질화막은 PECVD 또는 LPCVD, 촉매CVD법을 이용할 수 있다. As shown in FIG. 4E, a gap fill layer 40 is formed to gap fill the upper portion of the buried gate BG. The gap fill film 40 includes an insulating film having excellent gap fill characteristics. For example, the gap fill film 40 includes an oxide film or a nitride film. The oxide film may be a high temperature oxidation method, a deposition method using TEOS, or a deposition method using PECVD. The nitride film may be PECVD, LPCVD, or catalytic CVD.

후속하여, 하드마스크막(35)의 표면이 드러나도록 CMP를 이용하여 평탄화시킨다.Subsequently, the surface of the hard mask film 35 is planarized by using CMP.

상술한 제2실시예에 따르면, 매립게이트로 사용되는 제1텅스텐막(38) 증착시 소스가스로서 텅스텐헥사카보닐을 이용한 화학기상증착법으로 증착하므로써, 핵생성층없이 벌크의 텅스텐막을 형성할 수 있으므로 시트저항을 감소시킬 수 있다. 아울러, 제2텅스텐막(39)을 B2H6와 WF6를 소스가스로 하여 증착하므로써 시트저항 감소 효과가 더욱 증대된다.According to the second embodiment described above, a bulk tungsten film can be formed without a nucleation layer by depositing the first tungsten film 38 used as a buried gate by chemical vapor deposition using tungsten hexacarbonyl as a source gas. Therefore, sheet resistance can be reduced. In addition, the effect of reducing sheet resistance is further increased by depositing the second tungsten film 39 using B 2 H 6 and WF 6 as source gases.

또한, 티타늄질화막없이 얇은 제1텅스텐막(38)을 증착한 후에 제2텅스텐막(39)을 증착하므로 제2텅스텐막(39)이 증착될 리세스패턴(36)의 공간을 확보하기가 용이하다. 아울러, 티타늄질화막없이 텅스텐막의 증착이 가능해지므로 보다 낮은 시트저항 특성 및 동일 수준의 미드갭(Mid gap) 특성을 확보할 수 있다.In addition, since the second tungsten film 39 is deposited after the thin first tungsten film 38 is deposited without the titanium nitride film, it is easy to secure a space of the recess pattern 36 on which the second tungsten film 39 is to be deposited. Do. In addition, since the tungsten film can be deposited without a titanium nitride film, it is possible to secure lower sheet resistance characteristics and the same level of mid gap characteristics.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

일반 캐패시터를 신호 저장 매체로 사용 하는 DRAM 공정시 실리콘트렌치(Si trench)를 미리 형성하여 캐패시터를 형성 하고 셀트랜지스터(cell transistor) 영역에 매립게이트를 사용하는 경우에도 적용 가능하다. 그리고, 고온 공정을 요구하는 주변 트랜지스터 회로를 셀영역보다 먼저 형성할 경우, 매립게이트 공정시 텅스텐막보다 비저항이 낮은 Cu, Al 같은 메탈을 적용 할 수가 있다. 이때 미드갭일함수를 유지 하기 위하여 TiN 또는 텅스텐헥사카보닐가스를 사용한 텅스텐막을 얇게 먼저 증착 후 비저항을 낮추기 위하여 Cu 또는 Al 을 증착할 수가 있다. 이 경우 기존 텅스텐막만 이용한 경우에 비하여 비저항이 더 낮게 구현할 수가 있다.In a DRAM process using a general capacitor as a signal storage medium, a silicon trench may be formed in advance to form a capacitor and a buried gate may be used in a cell transistor region. When the peripheral transistor circuit requiring a high temperature process is formed before the cell region, a metal such as Cu or Al, which has a lower resistivity than the tungsten film, may be applied during the buried gate process. At this time, in order to maintain the midgap work function, a thin tungsten film using TiN or tungsten hexacarbonyl gas may be deposited first, and then Cu or Al may be deposited to lower specific resistance. In this case, the specific resistance is lower than that of the conventional tungsten film.

비휘발성 계열의 메모리 중 GST 물질의 상변환을 이용한 PRAM, 자성체의 스핀토크트랜스퍼(Spin Torque Transfer) 현상을 이용하여 신호 저장하는 STT-RAM, 전류 값에 따른 저항 변화를 이용하여 신호를 저장하는 저항성메모리(Resistance memory; ReRAM)의 경우에도 적용이 가능하다. 즉, 이들 비휘발성계열의 메모리들은 400℃ 미만의 저온 공정으로 구현이 가능하므로 고온 공정을 요구하는 주변 트랜지스터 회로를 먼저 형성할 경우, 매립게이트 공정시 텅스텐막보다 비저항이 낮은 Cu, Al 같은 메탈을 적용 할 수가 있다. 이때 미드갭일함수를 유지 하기 위하여 TiN 또는 텅스텐헥사카보닐가스를 사용한 텅스텐막을 얇게 먼저 증착 후 비저항을 낮추기 위하여 Cu 또는 Al 을 증착할 수가 있다. 이 경우 기존 텅스텐막만 이용한 경우에 비하여 비저항이 더 낮게 구현할 수가 있다.PRAM using phase transformation of GST material, STT-RAM storing signal using spin torque transfer phenomenon of magnetic material, and resistance storing signal using resistance change according to current value The same applies to the case of memory (ReRAM). That is, these non-volatile memories can be implemented in a low temperature process of less than 400 ° C. Therefore, when a peripheral transistor circuit requiring a high temperature process is formed first, a metal such as Cu or Al, which has a lower resistivity than a tungsten film during a buried gate process, is formed. Can be applied. At this time, in order to maintain the midgap work function, a thin tungsten film using TiN or tungsten hexacarbonyl gas may be deposited first, and then Cu or Al may be deposited to lower specific resistance. In this case, the specific resistance is lower than that of the conventional tungsten film.

도 1a 및 도 1b는 종래기술에 따른 반도체장치의 매립게이트 제조 방법을 도시한 도면.1A and 1B illustrate a method of manufacturing a buried gate in a semiconductor device according to the prior art.

도 2는 매립게이트로 사용되는 텅스텐막 증착방법을 설명하기 위한 도면.2 is a view for explaining a tungsten film deposition method used as a buried gate.

도 3a 내지 도 3e는 본 발명의 제1실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.3A to 3E are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a first embodiment of the present invention;

도 4a 내지 도 4e는 본 발명의 제2실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.4A to 4E are cross-sectional views illustrating a method of manufacturing a buried gate in a semiconductor device according to a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 활성영역 26 : 리세스패턴23: active area 26: recess pattern

27 : 게이트절연막 28 : 텅스텐막27 gate insulating film 28 tungsten film

29 : 갭필막29: gap film

Claims (13)

기판에 리세스패턴을 형성하는 단계;Forming a recess pattern in the substrate; 상기 리세스패턴의 표면 상에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on a surface of the recess pattern; And 소스가스로서 텅스텐헥사카보닐(Tungsten hexacarbonyl)을 이용하여 상기 리세스패턴을 매립하는 텅스텐막을 형성하는 단계;Forming a tungsten film to fill the recess pattern using tungsten hexacarbonyl as a source gas; 를 포함하는 반도체장치의 매립게이트 제조 방법.A buried gate manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 텅스텐막을 형성하는 단계 후에,After forming the tungsten film, 급속열처리를 진행하는 반도체장치의 매립게이트 제조 방법.A method of manufacturing a buried gate in a semiconductor device that undergoes rapid heat treatment. 제2항에 있어서,The method of claim 2, 상기 급속열처리는 800∼1000℃에서 진행하는 반도체장치의 매립게이트 제조 방법.The rapid heat treatment is a buried gate manufacturing method of a semiconductor device that proceeds at 800 ~ 1000 ℃. 제1항에 있어서,The method of claim 1, 상기 텅스텐막은,The tungsten film, 화학기상증착법으로 증착하는 반도체장치의 매립게이트 제조 방법.A method of manufacturing a buried gate in a semiconductor device deposited by chemical vapor deposition. 제1항에 있어서,The method of claim 1, 상기 텅스텐막을 형성하는 단계는,Forming the tungsten film, 증착두께는 20∼1000Å로 하고, 증착온도는 200∼600℃로 하는 반도체장치의 매립게이트 제조 방법.A method for manufacturing a buried gate in a semiconductor device, wherein the deposition thickness is 20 to 1000 Pa and the deposition temperature is 200 to 600 ° C. 제1항에 있어서,The method of claim 1, 화학적기계적연마 및 에치백을 순차적으로 진행하여 상기 텅스텐막을 리세스시키는 단계; 및Recessing the tungsten film by sequentially performing chemical mechanical polishing and etch back; And 상기 리세스된 텅스텐막 상부를 갭필하는 갭필막을 형성하는 단계Forming a gap fill layer for gap filling an upper portion of the recessed tungsten layer 를 더 포함하는 반도체장치의 매립게이트 제조 방법. A buried gate manufacturing method of a semiconductor device further comprising. 기판에 리세스패턴을 형성하는 단계;Forming a recess pattern in the substrate; 상기 리세스패턴의 표면 상에 게이트절연막을 형성하는 단계; 및Forming a gate insulating film on a surface of the recess pattern; And 상기 게이트절연막 상에 소스가스로서 텅스텐헥사카보닐을 이용하여 제1텅스 텐막을 형성하는 단계; 및Forming a first tungsten ten film on the gate insulating film using tungsten hexacarbonyl as a source gas; And 상기 제1텅스텐막 상에 상기 리세스패턴을 매립하는 제2텅스텐막을 형성하는 단계Forming a second tungsten film filling the recess pattern on the first tungsten film 를 포함하는 반도체장치의 매립게이트 제조 방법.A buried gate manufacturing method of a semiconductor device comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 제2텅스텐막을 형성하는 단계 후에,After the step of forming the second tungsten film, 급속열처리를 진행하는 반도체장치의 매립게이트 제조 방법.A method of manufacturing a buried gate in a semiconductor device that undergoes rapid heat treatment. 제8항에 있어서,The method of claim 8, 상기 급속열처리는 800∼1000℃에서 진행하는 반도체장치의 매립게이트 제조 방법.The rapid heat treatment is a buried gate manufacturing method of a semiconductor device that proceeds at 800 ~ 1000 ℃. 제7항에 있어서,The method of claim 7, wherein 상기 제1텅스텐막을 형성하는 단계는,Forming the first tungsten film, 화학기상증착법을 이용하는 반도체장치의 매립게이트 제조 방법.A method of manufacturing a buried gate in a semiconductor device using chemical vapor deposition. 제7항에 있어서,The method of claim 7, wherein 상기 제1텅스텐막을 형성하는 단계는,Forming the first tungsten film, 증착두께는 20∼1000Å로 하고, 증착온도는 200∼600℃로 하는 반도체장치의 매립게이트 제조 방법.A method for manufacturing a buried gate in a semiconductor device, wherein the deposition thickness is 20 to 1000 Pa and the deposition temperature is 200 to 600 ° C. 제7항에 있어서,The method of claim 7, wherein 상기 제2텅스텐막을 형성하는 단계는,Forming the second tungsten film, B2H6 가스와 WF6 가스를 소스가스로 이용한 화학기상증착법으로 진행하는 반도체장치의 매립게이트 제조 방법.A method of manufacturing a buried gate in a semiconductor device, which proceeds by chemical vapor deposition using B 2 H 6 gas and WF 6 gas as source gas. 제7항에 있어서,The method of claim 7, wherein 화학적기계적연마 및 에치백을 순차적으로 진행하여 상기 제1 및 제2텅스텐막을 리세스시키는 단계; 및Sequentially performing chemical mechanical polishing and etch back to recess the first and second tungsten films; And 상기 리세스된 제1 및 제2텅스텐막 상부를 갭필하는 갭필막을 형성하는 단계Forming a gap fill layer for gap filling the recessed first and second tungsten films; 를 더 포함하는 반도체장치의 매립게이트 제조 방법. A buried gate manufacturing method of a semiconductor device further comprising.
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US9070749B2 (en) 2012-08-31 2015-06-30 SK Hynix Inc. Semiconductor device including fluorine-free tungsten barrier layer and method for fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
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US9070749B2 (en) 2012-08-31 2015-06-30 SK Hynix Inc. Semiconductor device including fluorine-free tungsten barrier layer and method for fabricating the same

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