KR20110046310A - 역률 보상 회로 및 역률 보상 회로의 구동 방법 - Google Patents

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Abstract

본 발명은 역률 보상 회로 및 이의 구동 방법에 관한 것이다.
역률 보상 회로는 인덕터에 흐르는 인덕터 전류를 제어하는 전력 스위치, 인덕터와 소정의 권선비로 커플링 되어 있는 보조 인덕터, 및 전력 스위치의 스위칭 동작을 제어하여 출력 전력을 제어하는 역률 보상 제어부를 포함한다.
역률 보상 제어부는 보조 인덕터의 양단 전압인 보조 전압에 대응하는 영 전류 검출 전압이 소정의 클램핑 범위에 속하도록 제어하는 소스 전류 및 싱크 전류의 합을 이용하여 출력 전력의 출력 전압이 과전압인지 판단한다.

Description

역률 보상 회로 및 역률 보상 회로의 구동 방법{POWER FACTOR CORRECTION CIRCUIT AND DRIVING METHOD THEREOF}
본 발명은 역률 보상 회로 및 역률 보상 회로의 구동 방법에 관한 것이다.
전형적인 역률 보상 회로의 제어 회로(이하, 역률 보상 제어 회로)는 출력 전압에 대응하는 피드백 전압을 입력 받고, 피드백 전압에 따라 출력 전압을 제어하여, 출력 전압이 일정하도록 제어한다.
그러나 역률 보상 제어 회로의 제어 응답(control response)이 매우 늦어 출력 전압이 과전압이 될 수 있다. 이를 방지하기 위해 역률 보상 제어 회로는 피드백 전압이 소정 전압 이상이 되면 출력 전압을 과전압으로 판단하는 과전압 보호(over-voltage protection) 기능을 포함한다. 이 때, 역률 보상 제어 회로에 적합한 전압 범위로 피드백 전압을 조절하기 위해 저항 소자를 사용하여 출력 전압을 분배한다. 전압 분배는 저항 소자를 사용하므로, 저항에서 발생하는 소비 전력을 줄이기 위해 매우 큰 저항을 사용한다. 이 때, 저항 소자가 손상을 받아 저항 값이 변동되거나, 저항 소자가 파손되어 끊어지면, 피드백 전압은 출력 전압에 대응하지 않으며, 실제 출력 전압과 역률 보상 회로 제어 회로에 전달되는 출력 전압에 관한 정보 사이에 큰 오차가 발생한다. 또한, 역률 보상 회로의 출력단에 연결되어 출력 전압이 저장되는 벌크 커패시터는 매우 큰 커패시턴스를 가진다. 만약, 과전압이 되어 벌크 커패시터가 손상되는 경우 커패시터가 폭발하여 큰 소음을 발생시킬 수 있다. 이는 사용자 관점에서 매우 큰 결점이 된다.
이를 방지하기 위해 추가적으로 출력단에 저항 소자를 연결하여 과전압을 방지하는 방식을 사용하는 경우도 있다. 그러나 이는 소비 전력 증가 및 별도의 부품 값으로 생산 단가가 상승의 원인이 된다.
본 발명은 위에서 언급한 문제점을 해결하기 위해, 저항 소자를 이용한 출력전압 감지 없이 출력 전압의 과전압을 감지할 수 있는 역률 보상 회로 및 역률 보상 회로의 구동 방법을 제공하는 것이다.
본 발명의 한 특징에 따른 역률 보상 회로는 인덕터, 전력 스위치, 보조 인덕터 및 역률 보상 제어부를 포함한다. 상기 인덕터는 입력 전압을 전달받아, 출력 전력을 공급하고, 상기 전력 스위치는 상기 인덕터에 연결되어, 상기 인덕터에 흐르는 인덕터 전류를 제어한다. 상기 보조 인덕터는 상기 인덕터와 소정의 권선비로 커플링 되어 있다. 상기 역률 보상 제어부는 상기 전력 스위치의 스위칭 동작을 제어하여 상기 출력 전력을 제어하고, 상기 출력 전력의 출력 전압의 과전압 여부를 판단한다. 상기 역률 보상 제어부는 상기 보조 인덕터의 양단 전압인 보조 전압에 대응하는 영 전류 검출 전압이 소정의 클램핑 범위에 속하도록 제어하는 소스 전류 및 싱크 전류의 합을 이용하여 상기 출력 전압이 과전압인지 판단하다. 상기 역률 보상 회로는, 상기 입력 전압의 피크에 의해 상기 싱크 전류가 발생하지 않고, 상기 소스 전류가 상기 과전압 기준치보다 높은 경우 상기 출력 전압의 과전압 여부를 판단하지 않는다. 상기 클램핑 범위는 양 클램핑 전압 이하 및 음 클램핑 전압 이상이며, 상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류가 발생하고, 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류가 발생한다. 상기 역률 보상 제어부는, 상기 소스 전류 및 싱크 전류의 합이 소정의 과전압 기준치 이상이면, 상기 출력 전압을 과전압으로 판단한다. 상기 역률 보상 제어부는, 상기 보조 전압이 상기 양 클램핑 전압 보다 작으면 상기 출력 전압의 과전압 여부를 판단하지 않는다.
본 발명의 한 특징에 따른 상기 역률 보상 제어부는, 상기 싱크 전류 및 소스 전류 각각을 검출하여 합산하고, 합산 결과를 상기 과전압 기준치와 비교하며, 상기 합산 결과가 소정의 과전압 기준치 이상이면 상기 출력 전압을 과전압으로 판단하는 과전압 보호부를 포함한다. 상기 클램핑 범위는 양 클램핑 전압 이하이고, 음 클램핑 전압 이상이며, 상기 역률 보상 제어부는, 상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류를 생성하고, 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류를 생성하는 클램핑부를 더 포함한다. 상기 과전압 보호부는, 상기 보조 전압이 상기 양 클램핑 전압 이하이면 상기 출력 전압의 과전압 여부를 판단하지 않는다.
본 발명의 한 특징에 따른 상기 과전압 보호부는, 상기 소스 전류에 대응하는 검출 소스 전류 및 상기 싱크 전류에 대응하는 검출 싱크 전류를 합산하는 검출 전류 합산부; 상기 합산 결과와 상기 과전압 기준치를 비교하여 상기 출력 전압의 과전압 여부를 판단하는 보호 판단부; 및 상기 보조 전압이 상기 양 클램핑 전압 보다 작으면 상기 보호 판단부를 디스에이블 시키는 보호 제어부를 포함한다. 상기 보호 판단부는, 상기 합산 결과와 상기 과전압 기준치를 비교하는 비교기를 포함하고, 상기 보호 제어부는, 상기 보조 전압이 상기 양 클램핑 전압보다 작으면 상기 비교기를 디스에이블 시키고, 상기 보조 전압이 상기 양 클램핑 전압 이상이면 비교기를 인에이블 시킨다.
본 발명의 한 특징에 따른 상기 보호 제어부는, 상기 검출 싱크 전류가 입력되는 제1 입력단 및 소정의 임계 전류가 입력되는 제2 입력단을 포함하는 비교기를 포함하고, 상기 비교기는 상기 검출 싱크 전류가 상기 임계 전류 보다 작으면 상기 보호 판단부를 디스에이블시키는 제어 신호를 생성한다. 상기 비교기는 상기 검출 싱크 전류가 상기 임계 전류보다 이상이면 상기 보호 판단부를 인에이블시키는 제어 신호를 생성한다.
본 발명의 한 특징에 따른 상기 과전압 보호부는, 상기 소스 전류를 검출하는 소스 전류 검출부; 상기 검출된 소스 전류를 복사하여 검출 소스 전류를 생성하는 제1 전류 복사부; 상기 싱크 전류를 검출하는 싱크 전류 검출부; 및 상기 검출된 싱크 전류를 복사하여 검출 싱크 전류를 생성하는 제2 전류 복사부를 더 포함한다. 상기 검출 전류 합산부는, 상기 검출 소스 전류를 전달 받아 상기 검출 소스 전류에 대응하는 제1 피크 전압을 생성하는 제1 유지부; 상기 검출 싱크 전류를 전달 받아 상기 검출 싱크 전류에 대응하는 제2 피크 전압을 생성하는 제2 유지부; 및 상기 제1 및 제2 피크 전압을 합산하여 상기 합산 결과에 대응하는 합산 전압을 생성하는 합산부를 포함한다.
본 발명의 한 특징에 따른 상기 제1 유지부는, 상기 검출 소스 전류가 전달되는 제1 다이오드; 상기 제1 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제1 저항; 및 상기 제1 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제1 커패시터를 포함한다.
상기 제2 유지부는, 상기 검출 싱크 전류가 전달되는 제2 다이오드; 상기 제2 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제2 저항; 및 상기 제2 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제2 커패시터를 포함하며, 상기 제1 피크 전압은 상기 제1 커패시터의 일단 전압이고, 상기 제2 피크 전압은 상기 제2 커패시터의 일단 전압이다.
상기 합산부는, 상기 제1 피크 전압이 일단에 입력되는 제1 저항; 상기 제2 피크 전압이 일단에 입력되는 제2 저항; 일단이 접지되어 있는 제3 저항; 상기 제1 저항의 타단 및 상기 제2 저항의 타단에 연결된 제1 입력단 및 상기 제3 저항의 타단에 연결되어 있는 제2 입력단을 포함하는 비교기; 및 상기 비교기의 제2 입력단에 일단이 연결되고, 상기 비교기의 출력단에 타단이 연결되어 있는 제4 저항을 포함하고, 상기 합산 결과는 상기 비교기의 출력단 전압이다.
본 발명의 다른 특징에 따른 상기 역률 보상 제어부는, 상기 싱크 전류를 상기 전력 스위치가 턴 오프 된 시점에 동기되어 샘플링 및 홀딩하여 제1 샘플링 전압을 생성하고, 상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점에 동기되어 샘플링 및 홀딩하여 제2 샘플링 전압을 생성하며, 상기 제1 샘플링 전압 및 제2 샘플링 전압을 합산하고, 합산 결과를 상기 과전압 기준치와 비교하며, 상기 합산 결과가 상기 과전압 기준치 이상이면 상기 출력 전압을 과전압으로 판단하는 과전압 보호부를 포함한다.
상기 과전압 보호부는, 상기 전력 스위치의 스위칭 동작을 제어하는 게이트 신호가 반전된 반전 게이트 신호에 따라 상기 제1 샘플링 전압을 생성하는 제1 샘플홀드부; 상기 게이트 신호에 따라 상기 제2 샘플링 전압을 생성하는 제2 샘플홀드부; 및 상기 제1 샘플링 전압 및 상기 제2 샘플링 전압을 합산하는 합산부를 포함한다.
본 발명의 또 다른 특징에 따른 상기 역률 보상 제어부는, 상기 싱크 전류를 상기 전력 스위치가 턴 오프 된 시점으로부터 제1 지연 기간 만큼 뒤에 샘플링 및 홀딩하여 제3 샘플링 전압을 생성하고, 상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점으로부터 제2 지연 기간만큼 뒤에 샘플링 및 홀딩하여 제4 샘플링 전압을 생성하며, 상기 제3 샘플링 전압 및 상기 제4 샘플링 전압을 합산하고, 합산 결과를 상기 과전압 기준치와 비교하며, 상기 합산 결과가 상기 과전압 기준치 이상이면 상기 출력 전압을 과전압으로 판단하는 과전압 보호부를 포함한다.
상기 과전압 보호부는, 상기 전력 스위치의 스위칭 동작을 제어하는 게이트 신호가 반전된 반전 게이트 신호를 입력받고 상기 전력 스위치가 턴 오프 된 시점으로부터 상기 제1 지연 기간만큼 지연된 시점에 제1 샘플링 펄스를 생성하는 제1 지연부; 상기 제1 샘플링 펄스에 따라 상기 상기 제3 샘플링 전압을 생성하는 제3 샘플홀드부; 상기 게이트 신호를 입력받고 상기 전력 스위치가 턴 온된 시점으로부터 상기 제2 지연 기간만큼 지연된 시점에 제2 샘플링 펄스를 생성하는 제2 지연부; 상기 제2 샘플링 펄스에 따라 상기 제4 샘플링 전압을 생성하는 제4 샘플홀드부; 및 상기 제3 샘플링 전압 및 상기 제4 샘플링 전압을 합산하는 합산부를 포함한다.
상기 클램핑 범위는 양 클램핑 전압 이하이고, 음 클램핑 전압 이상이며, 상기 역률 보상 제어부는, 상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류를 생성하고, 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류를 생성하는 클램핑부를 더 포함한다. 상기 과전압 보호부는, 상기 보조 전압이 상기 양 클램핑 전압 이하이면 상기 출력 전압의 과전압 여부를 판단하지 않는다.
상기 역률 보상 회로는, 상기 입력 전압의 피크에 의해 상기 싱크 전류가 발생하지 않고, 상기 소스 전류가 상기 과전압 기준치보다 높은 경우 상기 출력 전압의 과전압 여부를 판단하지 않는다.
본 발명의 또 다른 특징에 따른 역률 보상 회로의 구동 방법은, 입력 전압을 전달받아, 출력 전력을 공급하는 인덕터, 상기 인더터에 연결되어 상기 인더터에 흐르는 인덕터 전류를 제어하는 전력 스위치, 및 상기 인덕터와 소정의 권선비로 커플링 되어 있는 보조 인덕터를 포함하는 역률 보상 회로의 구동 방법이다. 상기 구동 방법은, 상기 보조 인덕터의 양단 전압인 보조 전압에 대응하는 영 전류 검출 전압이 소정의 클램핑 범위에 속하도록 제어하는 소스 전류 및 싱크 전류를 생성하는 단계; 상기 소스 전류 및 싱크 전류를 합산하는 단계; 및 상기 합산 결과와 소정의 과전압 기준치를 비교하여 상기 출력 전압의 과전압 여부를 판단하는 단계를 포함한다.
상기 클램핑 범위는 양 클램핑 전압 이하 및 음 클램핑 전압 이상이며, 상기 소스 전류 및 싱크 전류를 생성하는 단계는, 상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류를 생성하는 단계; 및 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류를 생성하는 단계를 포함한다.
상기 과전압 여부를 판단하는 단계는, 상기 소스 전류 및 싱크 전류의 합이 상기 과전압 기준치 이상이면, 상기 출력 전압을 과전압으로 판단하는 단계를 더 포함한다. 상기 입력 전압의 피크에 의해 상기 싱크 전류가 발생하지 않고, 상기 소스 전류가 상기 과전압 기준치보다 높은 경우 상기 출력 전압의 과전압 여부를 판단하지 않는다.
본 발명의 또 다른 실시 예에 따른 상기 소스 전류 및 싱크 전류를 합산하는 단계는, 상기 소스 전류를 상기 전력 스위치가 턴 오프 된 시점에 동기되어 샘플링 및 홀딩하여 제1 샘플링 전압을 생성하는 단계; 상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점에 동기되어 샘플링 및 홀딩하여 제2 샘플링 전압을 생성하는 단계; 및 상기 제1 샘플링 전압 및 제2 샘플링 전압을 합산하는 단계를 포함한다.
본 발명의 또 다른 특징에 따른 상기 소스 전류 및 싱크 전류를 합산하는 단계는, 상기 싱크 전류를 상기 전력 스위치가 턴 오프 된 시점으로부터 제1 지연 기간 만큼 뒤에 샘플링 및 홀딩하여 제3 샘플링 전압을 생성하는 단계; 상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점으로부터 제2 지연 기간만큼 뒤에 샘플링 및 홀딩하여 제4 샘플링 전압을 생성하는 단계; 및 상기 제3 샘플링 전압 및 상기 제4 샘플링 전압을 합산하는 단계를 포함한다.
상기 제3 샘플링 전압을 생성하는 단계는, 상기 전력 스위치의 스위칭 동작을 제어하는 게이트 신호가 반전된 반전 게이트 신호에 의해 상기 전력 스위치가 턴 오프 된 시점으로부터 상기 제1 지연 기간만큼 지연된 시점에 제1 샘플링 펄스를 생성하고, 상기 제1 샘플링 펄스에 따라 상기 상기 제3 샘플링 전압을 생성한다.
상기 제4 샘플링 전압을 생성하는 단계는, 상기 게이트 신호에 의해 상기 전력 스위치가 턴 온된 시점으로부터 상기 제2 지연 기간만큼 지연된 시점에 제2 샘플링 펄스를 생성하고, 상기 제2 샘플링 펄스에 따라 상기 제4 샘플링 전압을 생성하는 역률 보상 회로의 구동 방법.
본 발명에 따르면 출력 전압의 직접적인 감지 없이 과전압 여부를 판단할 수 있는 역률 보상 회로 및 그 구동 방법을 제공한다. 출력 전압을 저항 소자를 이용하여 감지하는 종래에 비해 소비 전력이 감소한다.
도 1은 본 발명의 실시 예에 따른 역률 보상 회로(1)를 나타낸 도면이다.
도 2a는 입력 전압(Vin) 및 출력 전압(Vout)의 파형을 나타낸 도면이다.
도 2b는 보조 전압(Vaux)의 파형을 나타낸 도면이다.
도 2c는 입력 전압(Vin)이 피크인 시점을 포함하는 제1 기간(P11) 동안 보조 전압(Vaux)의 파형을 나타낸 도면이다.
도 2d는 입력 전압(Vin)이 접지 전압에 근접한 제2 기간(P12) 동안 보조 전압(Vaux)의 파형을 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 클램핑부(25) 및 과전압 보호부(22)를 나타낸 도면이다.
도 4A는 입력 교류 전원(AC)의 교류 전압이 85Vac인 경우 출력 전압이 정상 범위일 때 입력 전압(Vin), 출력 전압(Vout), 소스 전류(ISO) 및 싱크 전류(ISI)를 나타낸 도면이다.
도 4B는 입력 교류 전원(AC)의 교류 전압이 265Vac인 경우 출력 전압이 정상 범위일 때 입력 전압(Vin), 출력 전압(Vout), 소스 전류(ISO) 및 싱크 전류(ISI)를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 검출 전류 합산부(220)를 나타낸 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 과전압 보호부를 나타낸 도면이다. 도 7은 본 발명의 또 다른 실시 예에 따른 과전압 보호부를 나타낸 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 과전압 보호부의 샘플링 시점을 나타낸 도면이다.
도 9는 경부하 조건에서 본 발명의 또 다른 실시 예에 따른 과전압 보호부의 샘플링 시점을 나타낸 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 역률 보상 회로(1)를 나타낸 도면이다.
도 1에 도시된 바와 같이, 역률 보상 회로(1)는 역률 보상 제어부(2), 전력 스위치(switch)(11), 브릿지 다이오드(bridge diode)(12), 다이오드(D1), 커패시터(C1), 인덕터(L1), 보조 인덕터(L2), 분배 저항(R1, R2), 및 영 전류 검출 저항(R3)를 포함한다. 본 발명의 실시 예에 따른 전력 스위치(11)는 NMOSFET(n-channel metal oxide semiconductor filed effect transistor)으로 구성되어 있다. 전력 스위치(11)의 드레인 및 소스 전극 사이에는 바디 다이오드(BD)가 형성되어 있다. 전력 스위치(11)에 흐르는 전류를 이하, "드레인 전류(Ids)"라 한다.
브릿지 다이오드(12)는 4 개의 다이오드(도시하지 않음)로 구성되며, 입력 교류 전원(AC)을 전파 정류하여, 입력 전압(Vin)을 생성한다.
인덕터(L1)의 일단에는 입력 전압(Vin)이 공급되고, 인덕터(L1)의 타단은 다이오드(D1)의 애노드 전극에 연결되어 있다. 브릿지 다이오드(12)에서 바라본 입력전류(Iin)는 전력 스위치(11)의 스위칭 동작에 따라 증감하는 인덕터 전류(IL)의 평균 값으로 전파 정류된 사인파이다.
전력 스위치(11)의 드레인 전극은 다이오드(D1)의 애노드 전극 및 인덕터(L1)의 타단에 연결되어 있다.
인덕터(L1)는 입력 전압(Vin)을 전달받고 출력 전력을 생성한다. 전력 스위치(11)의 스위칭 동작에 의해 인덕터(L1)에 흐르는 인덕터 전류(IL)가 제어된다. 인덕터 전류(IL)는 삼각파 형태의 파형으로, 증감을 반복하는데, 전력 스위치(11)가 턴 온되어 있는 기간 동안 증가하고, 전력 스위치(11)가 턴 오프되어 있는 기간 동안 감소한다. 구체적으로, 전력 스위치(11)가 턴 온되어 있는 기간 동안, 인덕터 전류(IL)가 증가하면서, 인덕터(L1)는 에너지를 저장한다. 전력 스위치(11)가 턴 오프되어 있는 기간 동안, 인덕터 전류(IL)는 다이오드(D1)를 통해 흐르면서, 인덕터(L1)에 저장된 에너지가 역률 보상 회로(1)의 출력단으로 전달된다.
전력 스위치(11)가 턴 오프되고 다이오드(D1)가 도통되면, 인덕터 전류(IL)는 역률 보상 회로(1)의 출력단에 연결된 부하로 흐르고, 커패시터(C1)를 충전시킨다. 역률 보상 회로(1)의 출력단에 연결된 부하가 증가할 수록, 부하에 공급되는 인덕터 전류(IL)가 증가하므로, 커패시터(C1)로 흐르는 전류가 상대적으로 감소하여, 출력 전압(Vout)이 상대적으로 감소한다. 반대로 부하가 감소하면, 부하에 공급되는 인덕터 전류(IL)가 감소하므로, 커패시터(C1)로 흐르는 전류가 상대적으로 증가하여, 출력 전압(Vout)이 상대적으로 증가한다.
전력 스위치(11)가 턴 온 되면, 다이오드(D1)가 차단되며, 인덕터 전류(IL)는 전력 스위치(11)를 통해 흐른다. 역률 보상 제어부(2)는 출력 전압(Vout)을 분배 저항(R1, R2)의 저항비(R2/(R1+R2))에 따라 분배된 분배 전압(Vd)을 이용해 오차 증폭 신호(Vcon)를 생성하고, 오차 증폭 신호(Vcon)와 소정의 주기를 가지는 램프 신호(Vramp)를 비교하여 전력 스위치(11)의 턴 오프 시점을 결정하다.
전력 스위치(11)의 턴 온 시점은 보조 인덕터(L2)의 전압(이하, 보조 전압(Vaux)이라 함.)에 대응하는 영전류 검출 전압(Vzcd)에 따라 결정된다. 보조 인덕터(L2)는 인덕터(L1)와 소정의 권선비(n=보조 인덕터(L2)의 권선수(Nvaux)/인덕터(L1)의 권선수(Nvin))로 커플링 되어 있다. 인덕터(L1)의 양단 전압에 권선비를 곱한 전압이 보조 인덕터(L2)의 양단 전압이다. 보조 인덕터(L2)는 역률 보상 제어 회로(2)에 전원 전압을 공급하거나, 인덕터 전류(IL)가 0이 되는 지점을 검출하기 위해 사용된다.
본 발명은 출력 전압(Vout)의 과전압 여부를 판단하기 위해 보조 전압(Vaux)에 따라 보조 권선(L2)으로 흐르는 전류를 이용한다. 구체적으로 보조 전압(Vaux)은 전력 스위치(11)의 도통 상태, 입력 전압(Vin), 출력 전압(Vout) 및 권선비(n)에 따라 결정되고, 보조 전압(Vaux)에 따라 보조 권선(L2)에 흐르는 전류가 달라진다. 보조 권선(L2)으로부터 역률 보상 제어부(2)로 흐르는 전류를 싱크 전류(ISI)라 하고, 역률 보상 제어부(2)로부터 보조 권선(L2)으로 흐르는 전류를 소스 전류(ISO)라 한다. 보조 전압(Vaux)에 대응하는 영 전류 검출 전압(Vzcd)이 연결단자(CT1)을 통해 역률 보상 제어부(2)로 전달되고, 영 전류 검출 전압(Vzcd)의 범위는 소정의 클램핑 범위를 벗어나지 않는다. 보조 전압(Vaux)은 클램핑 범위를 벗어나는 값을 가지므로, 영 전류 검출 전압(Vzcd)이 클램핑 범위에 속하도록 제어하는 전류가 역률 보상 제어부(2)로부터 공급되거나, 역률 보상 제어부(2)로 흐른다. 소스 전류(ISO)는 역률 보상 제어부(2)로부터 공급되는 전류이고, 싱크 전류(ISI)는 역률 보상 제어부(2)로 흐르는 전류이다. 본 발명의 실시 예에 따른 클램핑 범위는 음 클램핑 전압 및 양 클램핑 전압을 하한 및 상한으로 가지는 범위이다.
본 발명의 실시 예에 따른 역률 보상 제어부(2)는 싱크 전류(ISI)와 소스 전류(ISO)를 더한 값이 소정의 과전압 기준치 보다 크면 출력 전압(Vout)을 과전압으로 판단한다. 이에 대한 상세한 설명은 도 2 내지 도 5를 참조하여 후술한다.
먼저, 보조 전압(Vaux), 전력 스위치(11)의 도통 상태, 입력 전압(Vin), 출력 전압(Vout) 및 권선비(n) 사이의 관계에 대해서 상세히 설명한다.
도 2a는 입력 전압(Vin) 및 출력 전압(Vout)의 파형을 나타낸 도면이다.
도 2b는 보조 전압(Vaux)의 파형을 나타낸 도면이다.
도 2b에서 보조 전압의 파형이 음영으로 표시된 부분으로 나오는 것은 스위칭 동작에 따라 보조 전압이 변동하는 파형을 가지기 때문이다.
도 2c 및 도 2d를 참조하여 보조 전압(Vaux)에 대해서 상세히 설명한다.
도 2c는 입력 전압(Vin)이 피크인 시점을 포함하는 제1 기간(P11) 동안 보조 전압(Vaux)의 파형을 나타낸 도면이다. 도 2d는 입력 전압(Vin)이 접지 전압에 근접한 제2 기간(P12) 동안 보조 전압(Vaux)의 파형을 나타낸 도면이다.
보조 전압(Vaux)은 입력 전압(Vin), 출력 전압(Vout) 및 인덕터(L1)와 보조 인덕터(L2)간의 권선비(Naux/Nin)를 이용하여 수학식 1 및 2와 같이 나타낼 수 있다. 수학식 1은 전력 스위치(11)가 턴 오프 되었을 때의 보조 전압(Vaux)이고, 수학식 2는 전력 스위치(11)가 턴 온되었을 때의 보조 전압(Vaux)을 나타낸다.
Figure pat00001
Figure pat00002
도 2c 및 도 2d에 도시된 바와 같이, 전력 스위치(11)가 턴 온되어 있는 기간(PON1, PON2)동안 보조 전압(Vaux)은 음의 전압이고, 전력 스위치(11)가 턴 오프 되어 있는 기간(POFF1, POFF2)동안 보조 전압(Vaux)은 양의 전압이다.
도 2c에 도시된 바와 같이, 제1 기간(P11) 동안 전력 스위치(11)가 턴 온 된경우, 보조 전압(Vaux)은 음의 전압(Vaux11)이 되고, 전력 스위치(11)가 턴 오프된 경우, 보조 전압(Vaux)은 양의 전압(Vaux12)이 된다.
도 2d에 도시된 바와 같이, 제2 기간(P12) 동안 전력 스위치(11)가 턴 온 된 경우, 보조 전압(Vaux)은 음의 전압(Vaux21)이 되고, 전력 스위치(11)가 턴 오프된 경우, 보조 전압(Vaux)은 양의 전압(Vaux22)이 된다.
역률 보상 제어 회로(2)는 연결단자(CT1)를 통해 보조 전압(Vaux)에 대응하는 영전류 검출 전압(Vzcd)을 입력 받는다. 연결단자(CT1)는 영 전류 검출 저항(R3)의 일단에 연결되어 있고, 영 전류 검출 저항(R3)의 타단은 보조 권선(L2)에 연결되어 있다. 본 발명의 실시 예에 따른 영전류 검출 전압(Vzcd)은 저항(R3)의 일단의 전압과 동일한 전압이다.
역률 보상 제어 회로(2)를 구현한 실제 IC에 음의 전압이 입력되는 것은 바람직하지 않다. 음의 전압은 IC에 스트레스를 주는 것이 일반적이다. 본 발명의 실시 예에서는 이를 방지하기 위해 보조 전압(Vaux)이 음 전압인 경우, 영전류 검출 전압(Vzcd)을 소정의 양의 전압인 음 클램핑 전압(VCN)으로 증가시킨다. 따라서 실제 영 전류 검출 전압(zero current detection voltage)(Vzcd)의 최저 전압은 음 클램핑 전압(VCN)이다.
본 발명의 실시 예에서는 영 전류 검출 전압(Vzcd)을 음 클램핑 전압(VCN)으로 상승시키기 위해서 보조 권선(L2)으로 전류를 공급한다. 이 전류가 소스 전류(ISO)이다. 보조 전압(Vaux)이 음 전압일 때, 그 절대치가 클수록 보다 많은 소스 전류(ISO)가 필요하다. 앞서 언급한 바와 같이, 전력 스위치(11)가 턴 온 기간인 동안 보조 전압(Vaux)의 절대치는 입력 전압(Vin)에 비례하므로, 입력 전압(Vin)이 높을수록 영 전류 검출 전압(Vzcd)을 음 클램핑 전압(VCN)까지 상승시키기 위해 큰 소스 전류가 필요하다.
이를 수학식으로 나타내면 수학식 3과 같다.
Figure pat00003
이와 반대로, 보조 전압(Vaux)이 높은 양의 전압인 경우에도 역률 보상 제어 회로(2)를 구현한 IC에 스트레스를 줄 수 있다. 본 발명의 실시 예에서는 이를 방지하기 위해 보조 전압(Vaux)이 소정의 양 클램핑 전압(VCP) 이상인 경우 영전류 검출 전압(Vzcd)을 양 클램핑 전압(VCP)으로 클램핑 시킨다. 따라서 실제 영 전류 검출 전압(zero current detection voltage)(Vzcd)의 최고 전압은 양 클램핑 전압(VCP)이다.
본 발명의 실시 예에서는 영 전류 검출 전압(Vzcd)을 양 클램핑 전압(VCP)까지 감소시키기 위해서 보조 권선(L2)에 흐르는 전류를 역률 보상 제어부(2) 방향으로 싱크시킨다. 이 전류가 싱크 전류(ISI)이다. 보조 전압(Vaux)이 양 전압일 때, 그 절대치가 클수록 보다 많은 싱크 전류(ISI)가 발생하다. 앞서 언급한 바와 같이, 전력 스위치(11)가 턴 오프 되어 있는 기간 중, 보조 전압(Vaux)의 절대치는 입력 전압(Vin)이 작을수록 크므로, 입력 전압(Vin)이 낮을수록 영 전류 검출 전압(Vzcd)을 양 클램핑 전압(VCN)까지 감소시키기 위해 큰 싱크 전류가 발생하다.
이를 수학식으로 나타내면 수학식 4와 같다.
Figure pat00004
수학식 3 및 4의 소스 전류(ISO)와 싱크 전류(ISI)를 합하면, 수학식 5와 같다.
Figure pat00005
수학식 5에서 n, VCP, VCN 및 R2는 고정된 값이므로, 소스 전류(ISO) 및 싱크 전류(ISI)의 합을 알면 출력 전압(Vout)을 알 수 있다. 음 클램핑 전압(VCN)은 0 전압에 가까운 전압으로 매우 작은 전압이다. 따라서 음 클램핑 전압(VCN)을 무시할수도 있다.
본 발명은 지금까지 설명한 구성을 이용하여 출력 전압(Vout)의 과전압 여부를 알 수 있다. 이를 구현하기 위한 구성은 도 3을 참조하여 자세하게 후술한다.
다시 도 1을 참조하면, 본 발명의 실시 예에 따른 역률 보상 회로는 경계 전도 모드(boundary conductive mode)이다. 따라서, 전력 스위치(11)가 턴 오프되고 인덕터 전류(IL)가 0이 되면, 인덕터(L1)와 전력 스위치(11)의 기생 커패시터(도시하지 않음) 간에 공진이 발생한다. 그러면 인덕터(L1)의 전압이 싸인파 형태로 감소하고, 보조 전압(Vaux)이 감소하며, 영 전류 검출 전압(Vzcd) 역시 감소한다. 영 전류 검출 전압(Vzcd)이 감소하기 시작하면, 역률 보상 제어부(2)는 인덕터 전류(IL)가 0이 된 것을 감지하고, 소정의 지연 기간 뒤에 전력 스위치(11)를 턴 온 시킨다. 구체적으로 영전류 검출 전압(Vzcd)이 감소하기 시작하여 소정의 온 기준 전압까지 감소하면, 전력 스위치(11)를 턴 온 시킨다. 이하, 역률 보상 제어부(2)에 대해서 자세히 설명한다.
역률 보상 제어부(2)는 램프 신호 생성부(21), 과전압 보호부(22), PWM 제어부(23), 오차 증폭부(24) 및 클램핑부(25)를 포함한다.
오차 증폭부(24)는 기준 전압원(VER)의 오차 기준 전압(EVR)과 분배 전압(Vd)의 차를 증폭하여 오차 증폭 신호(Vcon)를 생성한다. 커패시터(C3)는 오차 증폭부(24)의 출력단에 연결되어 있다. 오차 증폭 신호(Vcon)는 커패시터(C3)를 통해 소정의 이득으로 증폭되고 소정 기간 지연 되어 제어 보상된다. 오차 증폭부(24)는 연결단자(CT4)를 통해 분배 전압(Vd)이 입력되는 반전 단자(-) 및 소정의 오차 기준 전압(VER)이 입력되는 비반전 단자(+)를 포함한다. 커패시터(C3)는 연결단자(CT3)를 통해 오차 증폭부(24)의 출력 단에 연결되어 있으며, 역률 보상 제어부(2)의 외부에 위치한다.
램프 신호 생성부(21)는 전력 스위치(11)가 턴 온되어 있는 기간 동안 소정의 기울기를 가지며 증가하는 램프 신호(Vramp)를 생성한다. 램프 신호 생성부(21)는 정전류원(211), 방전 스위치(212), 충전 스위치(213) 및 커패시터(C2)를 포함한다. 정전류원(211)의 일단에는 충전 스위치(213)의 일단이 연결되어 있고, 충전 스위치(213)의 타단은 방전 스위치(212) 및 커패시터(C2)의 일단에 연결되어 있다. 방전 스위치(212) 및 커패시터(C2)는 병렬 연결되어 있고, 방전 스위치(212) 및 커패시터(C2)의 타단은 접지되어 있다. 전력 스위치(11)가 턴 온 되어 있는 기간 동안 스위칭 신호(RS2)에 의해 충전 스위치(213)가 턴 온되고, 스위칭 신호(RS1)에 의해 스위치(212)가 턴 오프 된다. 그러면, 정전류원(211)의 전류는 커패시터(C2)를 충전 시켜, 램프 신호(Vramp)는 정전류원(211)의 전류에 따르는 기울기로 증가한다. 전력 스위치(11)가 턴 오프 되어 있는 기간 동안 스위칭 신호(RS2)에 의해 충전 스위치(213)가 턴 오프되고, 스위칭 신호(RS1)에 의해 스위치(212)가 턴 온 된다. 그러면, 정전류원(211)의 전류는 차단되고, 커패시터(C2)는 방전되어, 램프 신호(Vramp)는 빠르게 방전된 후 접지 전압이 된다.
PWM 제어부(23)는 영 전류 검출 전압(Vzcd), 램프 신호(Vramp) 및 오차 증복 신호(Vcon)를 이용하여 전력 스위치(11)의 스위칭 동작을 제어하기 위한 게이트 제어 신호(Vgs)를 생성한다. PWM 제어부(23)는 PWM 비교기(231), OR 게이트(232), 온 제어부(233), PWM 플립플롭(234), 게이트 구동부(235) 및 인버터(236)를 포함한다.
PWM 비교기(231)는 램프 신호(Vramp)와 오차 증폭 신호(Vcon)를 비교하여 비교 결과 신호(CC)를 생성한다. PWM 비교기(231)는 램프 신호(Vramp)가 입력되는 비반전 단자(+) 및 오차 증폭 신호(Vcon)가 입력되는 반전 단자(-)를 포함한다. PWM 비교기(231)는 램프 신호(Vramp)가 오차 증폭 신호(Vcon) 이상이면 하이 레벨의 비교 결과 신호(CC)를 생성하고, 램프 신호(Vramp)가 오차 증폭 신호(Vcon)보다 작으면 로우 레벨의 비교 결과 신호(CC)를 생성한다. 따라서 상승하던 램프 신호(Vramp)가 오차 증폭 신호(Vcon)에 도달하면, 그 시점에 하이 레벨의 비교 결과 신호(CC)가 출력된다.
OR 게이트(232)는 과전압 보호 신호(OVP)와 비교 결과 신호(CC)를 입력 받고 두 신호 중 어느 하나가 하이 레벨이면 하이 레벨의 오프 제어 신호(FC)를 출력한다. 오프 제어 신호(FC)가 하이 레벨이면 전력 스위치(11)를 턴 오프시키는 게이트 제어 신호(Vgs)가 생성된다.
온 제어부(233)는 영 전류 검출 전압(Vzcd)이 온 기준 전압 이하가 되면, 전력 스위치(11)를 턴 온 시키기 위한 온 제어 신호(NC)를 생성한다. 온 제어 신호 생성부(232)는 전력 스위치(11)가 턴 오프된 후 감소하던 영 전압 검출 전압(Vzcd)온 기준 전압 이하가 되는 온 제어 시점에 동기되어 하이 레벨의 펄스를 가지는 온 제어 신호(NC)를 생성한다.
PWM 플립플롭(234)은 온 제어 신호(NC) 및 오프 제어 신호(FC)에 따라 전력스위치(11)의 스위칭 동작을 제어하기 위한 게이트 구동부 제어 신호(VC)를 생성한다. PWM 플립플롭(234)은 온 제어 신호(NC)가 입력되는 셋단(S) 및 오프 제어 신호(FC)가 입력되는 리셋단(R)을 포함한다. PWM 플립플롭(234)은 셋단(S)에 하이 레벨의 신호가 입력되면, 하이 레벨의 게이트 구동부 제어 신호(VC)를 출력단(Q)을 통해 출력한다. PWM 플립플롭(234)은 리셋단(R)에 하이 레벨의 신호가 입력되면, 로우 레벨의 게이트 구동부 제어 신호(VC)를 출력단(Q)를 통해 출력한다. 셋단(S) 및 리셋단(R)에 입력되는 신호가 모두 로우 레벨이면, PWM 플립플롭(233)은 현재 게이트 구동부 제어 신호(VC)를 그대로 유지한다.
게이트 구동부(234)는 게이트 구동부 제어 신호(VC)에 따라 전력 스위치(11)를 스위칭 시키는 게이트 신호(Vgs)를 생성한다. 게이트 구동부(234)는 하이 레벨의 게이트 구동부 제어 신호(VC)가 입력되면, 전력 스위치(11)를 턴 온 시킬 수 있는 하이 레벨의 게이트 신호(Vgs)를 생성하고, 로우 레벨의 게이트 구동부 제어 신호(VC)가 입력되면, 전력 스위치(11)를 턴 오프 시킬 수 있는 로우 레벨의 게이트 신호(Vgs)를 생성한다.
이하, 도 3을 참조하여 본 발명의 실시 예에 따른 클램핑부(25) 및 과전압 보호부(22)를 설명한다. 도 3은 본 발명의 실시 예에 따른 클램핑부(25) 및 과전압 보호부(22)를 나타낸 도면이다.
클램핑부(25)는 영 전류 검출 전압(Vzcd)을 음 클램핑 전압(VCN) 이상 및 양 클램핑 전압(VCP) 이하로 제어한다. 클램핑부(25)는 보조 전압(Vaux)이 음 클램핑 전압(VCN)보다 작은 전압이면, 소스 전류(ISO)를 보조 권선(L2)으로 공급한다. 그러면, 영 전류 검출 전압(Vzcd)은 보조 전압(Vaux)에 영 전류 검출 저항(R3)에서 강하되는 전압을 더한 값이 되고, 이 때, 소스 전류(ISO)는 수학식 3과 같다.
클램핑부(25)는 보조 전압(Vaux)이 양 클램핑 전압(VCN)보다 큰 전압이면, 보조 권선(L2)에 흐르는 전류에서 싱크 전류(ISI)를 차감시킨다. 그러면, 영 전류 검출 전압(Vzcd)은 보조 전압(Vaux)에 영 전류 검출 저항(R3)에서 강하되는 전압을 뺀 값이 되고, 이 때, 싱크 전류(ISI)는 수학식 4와 같다.
구체적으로 클램핑부(25)는 정전류원(251), BJT(bipolar junction transisot)(252), 직렬 연결되어 있는 다이오드(D2, D3), 및 제너 다이오드(ZD)를 포함한다. 정전류원(251)은 바이어스 전압(Vbias)을 이용하여 일정한 전류를 생성하고, 다이오드(D2) 및 다이오드(D3)에 일정한 전류가 흐르게 한다. BJT(252)의 콜렉터에는 바이어스 전압(Vbias)이 공급되고, 베이스는 다이오드(D2)의 애노드 전극에 연결되어 있다. BJT(252)의 에미터는 연결단자(CT1)에 연결되어 있어 영 전류 검출 전압(Vzcd)이 에미터에 공급된다. 제너 다이오드(ZD)의 캐소드 전극은 연결단자(CT1)에 연결되어 있고, 애노드 전극은 접지되어 있다.
BJT(252)의 베이스와 에미터간의 전압차가 문턱 전압 이상이면, BJT(252)는 턴 온 된다. 다이오드(D2) 및 다이오드(D3)는 접지와 BJT(252)의 베이스 사이에 직렬 연결되어 있고, 다이오드(D2) 및 다이오드(D3) 각각의 문턱 전압에 의해 베이스의 전압은 두 다이오드(D2, D3) 각각의 문턱 전압 합이 된다. 예를 들어 다이오드(D2, D3)의 문턱 전압을 0.7V라고 가정하면, 베이스 전압은 1.4V이고, 에미터 전압이 0.7V이하가 되면 BJT(252)가 턴 온 된다. BJT(252)가 턴 온되어 소스 전류(ISO)가 보조 권선(L2)으로 흐르면 저항(R3)과 소스 전류(ISO)에 의해 에미터 전압은 상승한다. 에미터 전압이 0.7V보다 크면 BJT(252)가 턴 오프 되어 소스 전류(ISO)는 흐르지 않는다.
이와 같은 방식으로 보조 전압(Vaux)이 음의 전압이 되면, 클램핑부(25)로부터 공급되는 소스 전류(ISO)에 의해 영 전류 검출 전압(Vzcd)은 0.7V로 일정하게 유지된다. 0.7V는 음 클램핑 전압(VCN)으로서, 설명의 편의를 위해 설정된 값으로, 설계에 따라 변경될 수 있다. 직렬 연결되어 있는 다이오드(D2, D3)의 개수는 음 클램핑 전압(VCN)에 따라 결정되며, 적어도 하나의 다이오드로 구성된 직렬 다이오드 열(string)이BJT(252)의 베이스에 연결되어 있다.
보조 전압(Vaux)이 양 클램핑 전압(VCP)보다 큰 경우 제너 다이오드(ZD)가 도통되어 싱크 전류(ISI)가 제너 다이오드(ZD)를 통해 흐른다. 본 발명의 실시 예에 따른 양 클램핑 전압(VCP)은 제너 다이오드(ZD)의 항복 전압이다. 따라서 제너 다이오드(ZD)를 이용하여 양 클램핑 전압(VCP)을 조절할 수 있다.
과전압 보호부(22)는 싱크 전류(ISI) 및 소스 전류(ISO)를 이용하여 출력 전압(Vout)의 과전압 여부를 판단한다. 과전압 보호부(22)는 싱크 전류(ISI) 및 소스 전류(ISO)의 합이 소정의 과전압 기준치를 넘어서면 출력 전압(Vout)을 과전압으로 판단한다. 이 때, 과전압 보호부(22)의 오동작을 방지하기 위해 입력 전압(Vin)이 소정 값 이상인 경우 과전압을 판단하지 않는다.
입력 전압(Vin)이 높을수록, 입력 전압(Vin)의 피크와 출력 전압(Vout)과 입력 전압(Vin)의 차가 감소한다.
그 차에 1보다 작은 권선비(n)를 곱하므로, n(Vout-Vin)이 양 클램핑 전압(VCP)보다 작은 전압이 될 수 있다.
구체적으로, 전력 스위치(11)가 턴 오프되고, 입력 전압(Vin)이 피크일 때, 수학식 4에서 n(Vout-Vin)이 양 클램핑 전압(VCP)보다 작으면 싱크 전류(ISI)는 음의 값을 가진다. 그러나 실제 회로에서는 제너 다이오드(ZD)가 도통되지 않으므로 싱크 전류(ISI)가 발생하지 않는다.
입력 전압(Vin)의 피크가 높은 경우 전력 스위치(11)가 턴 온 되면, 소스 전류(ISO)는 수학식 3과 같이 입력 전압에 권선비(n)를 곱한 값에 따라 결정되므로, 소스 전류(ISO)는 매우 큰 값을 가진다. 이 때, 수학식 3 및 4에 따르면 소스 전류(ISO)는 음인 싱크 전류(ISI)에 의해 상쇄되어 과전압 기준치를 넘지 않는다.
그러나 실제 싱크 전류(ISI)는 생성되지 않으므로, 소스 전류(ISO)는 상쇄되지 않고, 출력 전압이 과전압이 아닌 경우에도 과전압 기준치를 넘어선다. 즉, 입력 전압의 피크에 의해 싱크 전류가 발생하지 않고, 소스 전류가 높아 출력 전압이 과전압으로 판단되는 오동작이 발생한다.
도 4A 및 도 4B를 참조하여 출력 전압이 과전압이 아닌 정상 범위일 때 과전압으로 판단되는 경우를 설명한다. 앞서 언급한 바와 같이, 이와 같은 오동작은 입력 전압(Vin)이 피크일 때 문제되는 바, 입력 전압(Vin)이 피크일 때 소스 전류 및 싱크 전류를 살펴본다.
도 4A는 입력 교류 전원(AC)의 교류 전압이 85Vac인 경우 출력 전압이 정상 범위일 때 입력 전압(Vin), 출력 전압(Vout), 소스 전류(ISO) 및 싱크 전류(ISI)를 나타낸 도면이다.
구체적으로, 권선비(n)를 1/10, 영 전류 검출 저항(R3)을 80kΩ, 음 클램핑 전압(VCN)을 0.7V, 및 양 클램핑 전압(VCP)을 6V로 가정한다. 덧붙여, 출력 전압이 390Vdc로 유지되도록 역률 보상 회로가 동작한다고 가정한다. 이하, 390Vdc를 정규 전압이라 한다. 출력 전압이 450Vdc 이상인 경우 역률 보상 회로는 출력 전압을 과전압으로 판단한다.
출력 전압이 450Vdc인 경우 수학식 5에 따른 싱크 전류 및 소스 전류의 합은 496.3μA이다. 따라서 과전압 기준치는 496.3μA에 근접한 작은 값으로 설정할 수 있다. 본 발명의 실시 예에서는 설명의 편의를 위해 496μA를 과전압 기준치로 설정한다.
소스 전류(ISO) 및 싱크 전류(ISI) 각각은 수학식 3 및 수학식 4에 따라 결정되고, 입력 교류 전원(AC)의 교류 전압이 85Vac일 때 도 4A와 같다. 소스 전류(ISO) 및 싱크 전류(ISI)의 합은 출력 전압이 일정하게 유지될 때, 도 4A에서 도시된 바와 같이 일정하게 유지된다.
입력 교류 전원(AC)의 교류 전압이 85Vac일 때 시점 T11에서 입력 전압(Vin)은 피크가 되고, 입력 전압(Vin)의 피크는 85Vac×√2이다. 입력 전압(Vin)이 피크 일때, 출력 전압이 390Vdc이면, 싱크 전류(ISI)는 수학식 4에 따라 262.3μA이고, 소스 전류는 수학식 3에 따라 151.1μA이다. 두 전류의 합은 413.4μA이다. 따라서, 교류 전압이 85Vac인 경우, 출력 전압이 정규 전압일때, 입력 전압(Vin)이 피크라도 소스 전류(ISO) 및 싱크 전류(ISI)의 합은 과전압 기준치보다 작은 값을 가진다.
도 4B는 입력 교류 전원(AC)의 교류 전압이 265Vac인 경우 출력 전압이 정상 범위일 때 입력 전압(Vin), 출력 전압(Vout), 소스 전류(ISO) 및 싱크 전류(ISI)를 나타낸 도면이다.
구체적으로, 권선비(n), 영 전류 검출 저항(R3), 음 클램핑 전압(VCN), 양 클램핑 전압(VCP), 정규 전압 및 과전압 기준치는 앞서 설명한 조건과 동일하다.
소스 전류(ISO)는 수학식 3에 따라 결정되고, 입력 교류 전원(AC)의 교류 전압이 265Vac일 때 도 4B와 같다. 싱크 전류(ISI)는 수학식 4에 따라 결정되나, 기간 P21 및 P22와 같이 입력 전압(Vin) 피크의 주변 영역에서는 수학식 4와 달리 흐르지 않는다. 그 이유는 앞서 언급한 바와 같이, 보조 전압(Vaux)인 n(Vout-Vin)가 양 클램핑 전압(VCP)보다 작아서, 제너 다이오드(ZD)가 도통되지 않기 때문이다.
따라서 도 4B에 도시된 바와 같이 소스 전류(ISO) 및 싱크 전류(ISI)의 합은 기간 P11 및 P12에서 소스 전압(ISO)에 따라 볼록한 형태인 값을 가진다.
입력 교류 전원(AC)의 교류 전압이 265Vac일 때 시점 T21에서 입력 전압(Vin)은 피크가 되고, 입력 전압(Vin)의 피크는 265Vac×2이다. 입력 전압(Vin)이 피크 일때, 출력 전압이 390Vdc이면, 싱크 전류(ISI)는 수학식 4에 따라 -5.6μA이고, 소스 전류는 수학식 3에 따라 469.3μA이다. 두 전류의 합은 463.7μA이다. 그러나 실제 기간 P11 및 P12에서는 싱크 전류(ISI)가 발생하지 않으므로, 싱크 전류 및 소스 전류의 합은469.3μA이다.
출력 전압이 390Vdc로 유지되고 입력 전압이 피크인 경우, 싱크 전류 및 소스 전류의 합은 과전압 기준치보다 작은 값이므로, 오동작은 발생하지 않는다.
그러나, 입력 전압의 피크가 노이즈에 영향을 받으면, 과전압 기준치와 싱크 전류 및 소스 전류의 차이가 26.7μA에 지나지않아, 오동작이 발생할 수 있다.
예를 들어, 입력 전압이 피크인 시점 T12에서 노이즈에 의해 피크가 6% 상승하면, 소스 전류는 497.4μA이고, 보조 전압이 양 클램핑 전압보다 작으므로 싱크 전류는 발생하지 않는다. 즉, 소스 전류 및 싱크 전류의 합이 과전압 기준치보다 큰 값을 가진다.
본 발명의 실시 예에서는 이런 오동작을 방지하기 위해 보조 전압이 양 클램핑 전압 이하인 구간에서는 출력 전압의 과전압 여부를 판단하지 않는다. 구체적으로, 싱크 전류(ISI)를 감지하여 싱크 전류(ISI)가 흐르지 않거나, 소정의 임계치 이하인 경우 과전압 판단을 하지 않는다. 이하, 도 3을 참조하여 과전압 보호부(22)를 상세히 설명한다.
과전압 보호부(22)는 검출 전류 합산부(220), 보호 판단부(226) 및 보호 제어부(228) 및 를 포함한다. 과전압 보호부(22)는 소스 전류(ISO) 및 싱크 전류(ISI) 각각을 검출하는 소스 전류 검출부(221) 및 싱크 전류 검출부(222)를 포함한다. 또한 과전압 보호부(22)는 소스 전류 검출부(221) 및 싱크 전류 검출부(222) 각각으로부터 검출된 전류를 복사하여 검출 전류 합산부(220)로 전달하는 제1 전류 복사부(223) 및 제2 전류 복사부(224)를 포함한다.
소스 전류 검출부(221)는 소스 전류(ISO)를 검출하여, 검출된 전류를 제1 전류 복사부(223)로 전달한다. 제1 전류 복사부(223)는 검출된 전류를 복사하여 검출 소스 전류(ISO_D)를 생성한다.
싱크 전류 검출부(222)는 싱크 전류(ISI)를 검출하여, 검출된 전류를 제2 전류 복사부(224)로 전달한다. 제2 전류 복사부(224)는 검출된 전류를 복사하여 검출 싱크 전류(ISI_D)를 생성한다.
검출 전류 합산부(220)는 검출 소스 전류(ISO_S) 및 검출 싱크 전류(ISI_D)를 합산하여 합산 전류(SUM)를 생성한다.
도 5는 본 발명의 실시 예에 따른 검출 전류 합산부(220)를 나타낸 도면이다.
검출 전류 합산부(220)는 제1 유지부(2201), 제2 유지부(2202) 및 합산부(2203)를 포함한다.
제1 유지부(2201)는 다이오드(D11), 저항(R11) 및 커패시터(C11)를 포함한다. 다이오드(D11)의 애노드 전극은 제1 전류 복사부(223)에 연결되어 있고, 다이오드(D11)가 도통되면 검출 소스 전류(ISO_D)가 저항(R11)으로 전달된다. 저항(R11) 및 커패시터(C11)의 일단은 다이오드(D11)의 캐소드 전극에 연결되어 있다. 다이오드(D11)가 턴 온되어, 다이오드(D11)를 통해 전달되는 검출 소스 전류(ISO_D)에 의해 커패시터(C11)가 충전된다. 커패시터(C11)에 충전된 전압을 이하 제1 피크 전압(VP1)이라 한다.
제2 유지부(2202)는 다이오드(D12), 저항(R12) 및 커패시터(C12)를 포함한다. 다이오드(D12)의 애노드 전극은 제2 전류 복사부(224)에 연결되어 있고, 다이오드(D12)가 도통되면 검출 싱크 전류(ISI_D)가 저항(R12)으로 전달된다. 저항(R12) 및 커패시터(C12)의 일단은 다이오드(D12)의 캐소드 전극에 연결되어 있다. 다이오드(D12)가 턴 온 되어, 다이오드(D12)를 통해 전달되는 검출 싱크 전류(ISI_D)에 의해 커패시터(C12)가 충전된다. 커패시터(C12)에 충전된 전압을 이하 제2 피크 전압(VP2)이라 한다.
소스 전류(ISO)는 전력 스위치(11)가 턴 온 되었을 때 발생하므로, 검출 소스 전류(ISO_D)역시 전력 스위치(11)가 턴 온 되었을 때 발생한다. 따라서 전력 스위치(11)가 턴 온 되어 있는 기간 동안 발생한 검출 소스 전류에 의해 제1 피크 전압(VP1)이 발생된다. 소스 전류(ISO)는 입력 전압에 따라 결정되고, 입력 전압이 전파 정류 파형이며, 전력 스위치(Q11)의 스위칭 주기는 매우 짧다. 즉, 전력 스위치의 스위칭 주기 기간 동안 입력 전압은 거의 일정하므로, 전력 스위치의 직전 턴 온 기간 동안 흐르는 소스 전류(ISO)와 전력 스위치의 현재 턴 온 기간 동안 흐르는 소스 전류(ISO)는 거의 동일하다. 따라서, 직전 턴 온 기간의 제1 피크 전압과 현재 턴 온 기간의 제1 피크 전압은 거의 동일하다.
이와 달리 싱크 전류(ISI)는 전력 스위치(11)가 턴 오프 되었을 때 발생하므로, 검출 싱크 전류(ISI_D)는 전력 스위치(11)가 턴 오프 되었을 때 발생한다. 따라서 제2 피크 전압(VP2)은 전력 스위치(11)가 턴 오프 되어 있는 기간에 발생한다. 싱크 전류(ISI)는 출력 전압과 입력 전압의 차에 따라 결정되고, 입력 전압이 전파 정류 파형이며, 전력 스위치(Q11)의 스위칭 주기는 매우 짧다. 즉, 전력 스위치의 스위칭 주기 기간 동안 입력 전압은 거의 일정하고, 출력 전압 역시 일정하게 유지되므로, 전력 스위치의 직전 턴 온 기간 동안 흐르는 싱크 전류(ISI)와 전력 스위치의 현재 턴 온 기간 동안 흐르는 싱크 전류(ISI)는 거의 동일하다. 따라서, 직전 턴 온 기간의 제2 피크 전압과 현재 턴 온 기간의 제2 피크 전압은 거의 동일하다.
이와 같이 제1 및 제2 피크 전압(VP1, VP2)의 발생 시점이 상이하더라도, 커패시터(C11) 및 커패시터(C12)에 의해 충전되어 유지되므로, 동일한 스위칭 주기에 발생한 제1 및 제2 피크 전압을 합산할 수 있다.
합산부(2203)은 비반전 가산(non-inverting summation) 방식으로 구현되며, 반전 단자(-) 및 비반전 단자(+)를 포함하는 비교기(2204)를 포함한다. 비반전 단자(+)에 일단이 연결되는 두 개의 저항(R13, R14)을 포함하고, 반전 단자(-)에 일단이 연결된 두 개의 저항(R15, R16)을 포함한다. 저항(R13)의 타단은 커패시터(C11)의 일단에 연결되어 있고, 저항(R13)의 타단으로 제1 피크 전압(VP1)이 전달된다. 저항(R14)의 타단은 커패시터(C12)의 일단에 연결되어 있고, 저항(R14)의 타단으로 제2 피크 전압(VP2)이 전달된다. 저항(R16)의 타단은 접지되어 있고, 저항(R15)의 타단은 비교기(2204)의 출력단에 연결되어 있다.
그러면 비교기(2204)의 출력 전압인 합산 전압(SUM)은 아래 수학식 6과 같다.
Figure pat00006
이 때, R13 및 R14가 동일하고, R15 및 R16이 동일하면, 합산 전압(SUM)은 수학식 7과 같다.
Figure pat00007
보호 제어부(228)는 검출 싱크 전류(ISI_D)와 소정의 임계 전류(ISI_min)를 비교하여 비교 결과에 따라 과전압 판단 여부를 결정한다. 보호 제어부(228)는 검출 싱크 전류(ISI_D)가 임계 전류(ISI_min)보다 작으면, 보호 판단부(226)를 동작시키지 않고, 검출 싱크 전류(ISI_D)가 임계 전류(ISI_min) 이상이면, 보호 판단부(226)를 동작시킨다.
보호 제어부(228)는 전류 비교기(229)를 포함하고, 전류 비교기(229)의 비반전 단자(-)에는 임계 전류(ISI_min)가 싱크되고, 반전 단자(+)에는 검출 소스 전류(ISI_D)가 공급된다. 전류 비교기(229)는 검출 소스 전류(ISI_D)가 임계 전류(ISI_min)보다 작으면 보호 판단부(226)를 디스에이블 시키는 하이 레벨의 제어 신호(ED)를 생성하고, 검출 소스 전류(ISI_D)가 임계 전류(ISI_min) 이상이면 보호 판단부(226)를 인에이블 시키는 로우 레벨의 제어 신호(ED)를 생성한다. 이 때, 임계 전류(ISI_min)는 0 또는 0에 가까운 값을 가진다. 보조 전압이 양 클램핑 전압 보다 작은 경우 싱크 전류(ISI)는 발생하지 않으므로, 임계 전류(ISI_min)를 0A로 설정할 수 있다. 또는, 소정의 마진을 두어 싱크 전류(ISI)가 거의 흐르지 않는 경우에도 과전압 판단을 하지 않도록 임계 전류(ISI_min)를 0에 가까운 값으로 설정할 수 있다.
보호 판단부(226)는 인에이블되면, 합산 전압(SUM)을 이용해 과전압 여부를 판단한다. 보호 판단부(226)는 보호 제어부(228)로부터 출력되는 제어 신호(ED)에 의해 인에이블 또는 디스에이블 된다.
보호 판단부(226)는 과전압 비교기(227), 과전압 판단의 기준 전압(이하, 과전압 기준 전압을 공급하는 기준 전압원(OVP_ref), 저항(R4) 및 커패시터(C4)를 포함한다. 과전압 기준 전압은 과전압 기준치에 대응하는 전압 값이다. 본 발명의 실시 예에서는 소스 전류 및 싱크 전류를 합산한 결과가 합산 전압으로 산출되므로, 과전압 기준치를 과전압 기준 전압으로 설정한다. 그러나 본 발명이 이에 한정되는 것으로 아니다.
커패시터(C4)는 저대역 통과 필터로서 저항(R4)에 병렬 연결되어 합산 전압(SUM)의 노이즈를 제거한다. 과전압 비교기(227)는 제어 신호(ED)에 따라 인에이블 또는 디스에이블 되고, 인에이블시 합산 전압(SUM)이 과전압 기준 전압 이상이면 하이 레벨의 과전압 보호 신호(OVP)를 생성한다. 과전압 비교기(227)는 합산 전압(SUM)이 과전압 기준 전압보다 작으면, 로우 레벨의 과전압 보호 신호(OVP)를 생성한다. 하이 레벨의 과전압 보호 신호(OVP)에 의해 OR 게이트(232)가 하이 레벨의 오프 제어 신호(FC)를 생성한다. 그러면, PWM 플립플롭(234)은 로우 레벨의 게이트 구동부 제어 신호(VC)를 생성한다. 그러면 전력 스위치(11)는 로우 레벨의 게이트 신호(Vgs)에 의해 턴 오프된다.
이와 같이, 본 발명의 실시 예에 따른 역률 보상 회로 및 그 구동 방법은 보조 전압(Vaux)에 따라 발생하는 소스 전류 및 싱크 전류의 합을 이용하여 출력 전압(Vout)의 과전압 여부를 판단할 수 있다. 따라서 출력 전압(Vout)의 직접적인 검출 없이 과전압 여부를 판단할 수 있어 소비 전력을 절감할 수 있다.
또한, 본 발명의 실시 예에 따른 과전압 보호부(22)는 보조 권선(L2)의 보조 전압(Vaux)이 양 클램핑 전압 이하인 경우 과전압 여부를 판단하지 않아 오동작을 방지한다.
앞선 실시 예의 과전압 보호부(22)는 다른 방식으로 구현될 수 있다. 제1 유지부(2201) 및 제2 유지부(2202)가 검출 전류 합산부(220)의 내부에 포함되어 있는 것으로 설명되었으나, 제1 및 제2 유지부(2201, 2202)와 동일한 기능을 수행하는 구성이 검출 전류 합산부(220)의 외부에 형성될 수 있고, 그 구성이 다를 수 있다.
이하, 도 6을 참조하여 본 발명의 다른 실시 예에 따른 과전압 보호부를 설명한다.
도 6은 본 발명의 다른 실시 예에 따른 과전압 보호부를 나타낸 도면이다. 과전압 보호부(32)의 설명을 위해서 클램핑부(25)도 도 6에 함께 도시하였다.
과전압 보호부(32)는 싱크 전류(ISI) 및 소스 전류(ISO)를 이용하여 출력 전압(Vout)의 과전압 여부를 판단한다. 과전압 보호부(22)와 마찬가지로 과전압 보호부(32)는 싱크 전류(ISI) 및 소스 전류(ISO)를 검출하여 그 합이 소정의 과전압 기준치보다 크면 과전압으로 판단한다. 또한, 과전압 보호부(32)의 오동작을 방지하기 위해 입력 전압(Vin)이 소정 값 이상인 경우 과전압을 판단하지 않는다.
과전압 보호부(32)는 앞선 실시 예와 동일하게 소스 전류 검출부(221), 싱크 전류 검출부(222), 제1 전류 복사부(223) 및 제2 전류 복사부(224)를 포함한다. 과전압 보호부(32)는 샘플홀드1(321), 샘플홀드2(322), 합산부(323), 보호 판단부(324), 및 보호 제어부(326)을 포함한다.
샘플홀드1(321)는 게이트 신호가 반전된 반전 게이트 신호(/Vgs)에 따라 검출 싱크 전류(ISI_D)를 샘플링 및 홀딩한다. 구체적으로, 반전 게이트 신호(/Vgs)가 하이 레벨인 구간 즉, 전력 스위치(11)가 턴 오프 되어 있는 기간 중에 검출 싱크 전류(ISI_D)를 소정 기간 동안 샘플링하고, 샘플링된 전압을 홀딩하여 제1 샘플링 전압(VS1)을 생성한다. 샘플홀드2(322)는게이트 신호(Vgs)에 따라 검출 소스 전류(ISO_D)를 샘플링 및 홀딩한다. 구체적으로, 게이트 신호(Vgs)가 하이 레벨인 구간 즉, 전력 스위치(11)가 턴 온 되어 있는 기간 중에 검출 소스 전류(ISO_D)를 소정 기간 동안 샘플링하고, 샘플링된 전압을 홀딩하여 제2 샘플링 전압(VS2)을 생성한다.
합산부(323)는 제1 샘플링 전압(VS1) 및 제2 샘플링 전압(VS2)을 합산하여 합산 전압(SUM1)을 생성한다. 합산부(323)의 구성은 도 5에 도시된 앞선 실시 예의 합산부(2203)와 동일할 수 있다. 따라서 합산 전압(SUM1)은 두 샘플링 전압(VS1) 및 전압(VS2)의 합과 같을 수 있다.
보호 제어부(324)는 제1 샘플링 전압(VS1)이 소정의 임계 전압(Vmin) 이하의 전압이면, 보호 판단부(326)를 디스에이블시켜 과전압 보호부(32)의 오동작을 방지한다. 보호 제어부(324)는 제1 샘플링 전압(VS1)이 임계 전압(Vmin) 보다 큰 전압이면 보호 판단부(326)를 인에이블시킨다.
보호 제어부(324)는 비교기(325)를 포함하고, 비교기(325)는 제1 샘플링 전압(VS1)이 입력되는 반전 단자(-) 및 임계 전압(Vmin)이 입력되는 비반전 단자(+)를 포함한다. 보조 전압(Vaux)이 양 클램핑 전압(VCP) 보다 작은 경우 싱크 전류(ISI)는 발생하지 않으므로, 임계 전압(Vmin)을 0V로 설정할 수 있다. 또는, 소정의 마진을 두어 싱크 전류(ISI)가 거의 흐르지 않는 경우에도 과전압 판단을 하지 않도록 임계 전압(Vmin)을 0V에 가까운 값으로 설정할 수 있다.
보호 판단부(326)는 과전압 비교기(327)를 포함하고, 비교기(327)는 기준 전압원(OVP_ref)이 연결되어 있는 반전 단자(-) 및 합산 전압(SUM1)이 전달되는 비반전단자(+)를 포함한다. 과전압 비교기(327)는 합산 전압(SUM1)이 기준 전압원(OVP_ref)의 전압 이상이면, 과전압 보호 신호(OVP)를 생성한다. 과전압 비교기(327)는 보호 제어부(324)의 출력이 하이 레벨인 경우 디스에이블되고, 보호 제어부(324)의 출력이 로우 레벨인 경우 인에이블 된다.
이와 같이, 본 발명의 다른 실시 예에서는 샘플홀드1(321)가 반전 게이트 신호(/Vgs)에 따라 동작하고, 샘플홀드2가 게이트 신호(Vgs)에 따라 동작하여 전력 스위치(11)의 매 스위칭 주기마다 싱크 전류(ISI) 및 소스 전류(ISO)를 샘플 및 홀딩하여 보다 정확하게 합산 전압(SUM1)을 생성할 수 있다.
전력 스위치(11)의 스위칭 동작에 따라 샘플링 및 홀딩 동작을 제어하는 경우, 경부하시에 합산 전압에 오차가 발생할 수 있다.
부하가 낮은 경우, 전력 스위치(11)의 턴 온 기간이 매우 짧아 인덕터(L1)에 충분한 에너지가 충전되지 않는다. 이 경우, 전력 스위치(11)가 턴 오프 되면, 오프 기간 동안 드레인 전압(VDS)이 공진에 따라 사인파(sine-wave)와 유사한 파형이 된다. 보조 전압(Vaux) 역시 드레인 전압(VDS)에 따라 변동하게 되고, 턴 오프 기간 중에 보조 전압(Vaux)이 낮아서 싱크 전류(ISI)가 발생하지 않는 구간이 발생한다. 이런 구간에 제1 샘플링 전압(VS1)이 생성되면, 합산 전압은 오차를 포함한다. 그러면 합산 전압을 이용해 출력 전압을 정확하게 예측할 없다.
또한, 입력 전압(Vin)의 크기에 따라 합산 전압에 오차가 발생할 수 있다.
전력 스위치(11)의 스위칭 동작에 따른 드레인 전압(VDS)의 변동이 보조 권선(L2)의 보조 전압(Vaux)에 반영되는데 소정의 지연이 발생한다. 특히 입력 전압(Vin)이 높을수록, 그 지연이 증가한다. 또한 입력 전압(Vin)의 피크에 가까울수록 지연이 증가한다.
스위칭 동작에 따른 인덕터(L1)의 양단 전압의 변동 폭이 클수록 보조 권선(L2)의 보조 전압(Vaux)의 반응 속도가 빠르다. 전력 스위치(11) 턴 온 기간의 인덕터(L1)의 양단 전압과 전력 스위치(11) 턴 오프 기간의 인덕터(L1)의 양단 전압간의 차이는 입력 전압(Vin)이 클수록 감소한다.
따라서 입력 전압(Vin)의 크기가 클수록, 그리고 입력 전압(Vin)이 피크에 가까울수록 지연이 증가한다.
이 뿐만 아니라 내부적으로 게이트 신호가 발생한 시점으로부터 스위칭 동작이 제어되어 드레인 전압(VDS)이 변동되고, 변동된 드레인 전압(VDS)이 보조 권선에 반영되어 보조 전압(VAUX)이 변동하는데 시간이 소요된다. 구체적으로, 인덕터(L1)의 양단 전압 극성이 스위칭 동작에 따라 바뀌므로, 보조 전압 역시 극성이 바뀌는데 시간이 필요하다.
이와 같은 이유들로 샘플링 시점은 턴 온 시점 및 턴 오프 시점으로부터 적절히 지연된 시점으로 설정되어야 한다.
만약 제1 샘플링 전압(VS1)이 이 지연 기간에 생성되면, 합산 전압은 오차를 포함한다. 그러면 합산 전압을 이용해 출력 전압을 정확하게 예측할 수 없다.
본 발명의 또 다른 실시 예에 따른 과전압 보호부는 경부하시 및 입력 전압의 크기에 따라 샘플링 에러가 발생하지 않도록 샘플링 시점을 적절히 제어하는 지연부를 더 포함한다.
도 7은 본 발명의 또 다른 실시 예에 따른 과전압 보호부를 나타낸 도면이다.
도 7에서는 과전압 보호부(42)와 클램핑부(25)를 함께 도시하였다. 본 발명의 또 다른 실시 예는 앞서 설명한 다른 실시 예에 비해 제1 지연부(430) 및 제2 지연부(440)를 더 포함한다.
나머지 구성은 앞의 실시 예와 동일한 바 그 설명은 생략한다.
제1 지연부(430)는 전력 스위치(11)이 턴 오프 되는 시점부터 소정의 제1 지연 기간 뒤에 샘플홀드3(421)를 동작시켜 제3 샘플링 전압(VS3)을 생성한다. 구체적으로 제1 지연부(430)는 반전 게이트 신호(/Vgs)가 하이 레벨이 되는 시점부터 제1 지연 기간 뒤에 제1 샘플링 펄스(SP1)를 생성하여 샘플홀드3(421)에 전달한다. 샘플홀드3(421)는 제1 샘플링 펄스(SP1)에 동기되어 검출 싱크 전류(ISI_D)를 샘플링 및 홀딩하여 제3 샘플링 전압(VS3)을 생성한다.
제2 지연부(440)는 전력 스위치(11)가 턴 온 된 시점부터 소정의 제2 지연 기간 뒤에 샘플홀드4(422)를 동자시켜 제4 샘플링 전압(VS4)을 생성한다. 구체적으로, 제2 지연부(440)는 게이트 신호(Vgs)가 하이 레벨이 되는 시점부터 제2 지연 기간 뒤에 제2 샘플링 펄스(SP2)를 생성하여 샘플홀드4(422)에 전달한다. 샘플홀드4(421)는 제2 샘플링 펄스(SP2)에 동기되어 검출 소스 전류(ISO_D)를 샘플링 및 홀딩하여 제4 샘플링 전압(VS4)을 생성한다.
합산부(423)은 제3 샘플링 전압(VS3) 및 제4 샘플링 전압(VS4)를 합산하여 합산 전압(SUM2)을 생성한다. 합산부(423)의 구성은 앞선 실시 예의 합산부와 동일한 구성으로 구현될 수 있다.
이하, 제1 지연부(430) 및 제2 지연부(440)에 의해 샘플링 시점이 제어되는 동작을 설명한다.
도 8은 본 발명의 또 다른 실시 예에 따른 과전압 보호부의 샘플링 시점을 나타낸 도면이다.
도 9는 경부하 조건에서 본 발명의 또 다른 실시 예에 따른 과전압 보호부의 샘플링 시점을 나타낸 도면이다.
도 8에 도시된 바와 같이, 게이트 신호(Vgs)가 시점 T1에 로우 레벨이 되면, 전력 스위치(11)는 턴 오프 되고, 드레인 전압(VDS)은 출력 전압(Vout)으로 상승한다. 인덕터(L1)의 양단 전압은 출력 전압(Vout)에서 입력 전압(Vin)을 뺀 전압이므로, 보조 전압(Vaux)은 (Vout-Vin)에 권선비 n을 곱한 전압이 된다. 저항(R3)에 의해 보조 전압(Vaux)의 증가 기울기가 다소 완화되어, 영 전류 검출 전압(Vzcd)은 도 8에 도시된 바와 같이 시점 T1에 상승한다.
제1 지연부(430)는 게이트 신호(Vgs)가 하강한 시점으로부터 제1 지연 기간(DL1) 지연된 시점 T2에 제1 샘플링 펄스(SP1)를 생성하여 샘플홀드3(421)에 전달한다. 샘플홀드3(421)는 제1 샘플링 펄스(SP1)에 의해 기간 T2-T3 동안 검출 싱크 전류(ISI_D)를 샘플링 및 홀딩하여 제3 샘플링 전압(VS3)를 생성한다.
영 전류 검출 전압(Vzcd)이 소정의 기준 전압에 도달한 시점 T4부터 소정의 지연 기간 뒤인 시점 T5에 전력 스위치(11)를 턴 온 시키는 게이트 신호(Vgc)가 발생한다. 즉, 시점 T5에 게이트 신호(Vgc)는 하이 레벨이 된다.
제2 지연부(440)는 게이트 신호(Vgs)가 상승한 시점 T14으로부터 제2 지연 기간(DL2) 지연된 시점 T6에 제2 샘플링 펄스(SP2)를 생성하여 샘플홀드4(422)에 전달한다. 샘플홀드4(422)는 제2 샘플링 펄스(SP2)에 의해 기간 T6-T7 동안 검출 소스 전류(ISO_D)를 샘플링 및 홀딩하여 제4 샘플링 전압(VS4)을 생성한다.
도 9를 참조하여 제1 지연 기간 및 제2 지연 기간에 대해서 상세히 설명한다.
도 8에 도시된 바와 같이 경부하가 아닌 경우, 전력 스위치(11)의 턴 오프 시점부터 다음 턴 온 시점까지의 기간 중 드레인 전압(VDS)의 하강 기간은 1회 발생한다.
그러나 경부하 조건에서는 전력 스위치(11)의 턴 오프 시점부터 다음 턴 온 시점까지의 기간 중 드레인 전압(VDS)의 하강 기간이 적어도 2회 발생한다. 따라서 턴 오프 기간 동안 영 전류 검출 전압(Vzcd)이 하강하여 낮은 전압으로 유지되는 기간에 샘플홀드3(421)가 제3 샘플링 전압(VS3)을 생성할 수 있다.
또한, 도 8에서 드레인 전압(VDS)이 출력 전압(Vout)으로 빠르게 상승한 것과 달리, 도 9에서 드레인 전압(VDS)은 사인파에 따라 증가한다. 따라서 영 전류 검출 전압(Vzcd)이 턴 오프 시점으로부터 소정 기울기로 상승한다.
본 발명의 또 다른 실시 예에 따른 제1 지연 기간(DL1)은 영 전류 검출 전압(Vzcd)이 턴 오프 이후 상승하여 최고 전압에 도달하는 시점을 고려하여 설정된다. 즉, 영 전류 검출 전압(Vzcd)이 최고 전압에 도달한 시점을 기준으로 소정 범위내에 샘플링이 수행될 수 있도록 제1 지연 기간 및 샘플링 기간을 설정한다.
또한, 턴 온 시점에 영 전류 검출 전압(Vzcd)이 상승 또는 감소 중인 경우가 있다.
경부하 조건에서는 최대 주파수 한계에 따라 턴 오프 기간이 결정될 수 있다. 도 9에 도시된 바와 같이, 턴 온 후 영 전류 검출 전압이 기준 전압(Vref1)에 도달하는 시점이 너무 빨라 스위칭 주파수가 최대 주파수 한계보다 높은 주파수가 될 수 있다. 이를 방지하기 위해 최소한의 턴 오프 타임을 둔다.
도 9에서 기간 T11-T14의 기간이 최소한이 턴 오프 타임이다.
경부하 조건에서, 턴 온 시점이 영 전류 검출 전압(Vzcd)에 의해 결정되지 않고, 최대 주파수 한계에 따라 결정되는 경우, 턴 온 시점에 영 전류 검출 전압(Vzcd)이 상승 또는 하강 중일 수 있다. 그러면, 턴 온 시점에 생성된 제4 샘플링 전압(VS4)은 오차를 포함하고, 합산 전압(SUM2) 역시 오차를 포함하는 바, 과전압 판단이 틀릴 수 있다.
이런 문제점을 피해 정확하게 소스 전류(ISO)를 샘플링 하기 위해서는, 턴 온 시점으로부터 제2 지연 기간만큼 지연된 시점에 샘플홀드4(432)가 검출 소스 전류(ISO_D)를 샘플링 및 홀딩하여 제4 샘플링 전압(VS4)을 생성한다.
덧붙여, 도 8에서 턴 온 시점 T5에 영 전류 검출 전압(Vzcd)이 감소 완료 시점인 것으로 도시하였으나, 앞서 언급한 바와 같이, 턴 온 시점 T5에 변동한 드레인 전압(VDS)이 보조 전압(Vaux)에 반영되고, 보조 전압(Vaux)의 변동이 영 전류 검출 전압(Vzcd)에 반영되는 데는 소정의 지연이 발생한다. 이 지연은 경부하시 발생하는 지연보다 짧은 기간이므로, 제2 지연 기간에 따라 제4 샘플링 전압을 생성하면 된다.
도 9에 도시된 바와 같이, 경부하 조건에서, 제1 지연부(430)는 시점 T11에 게이트 신호(Vgs)가 하강한 시점 T11으로부터 제1 지연 기간(DL1) 지연된 시점 T12에 제1 샘플링 펄스(SP1)를 생성하여 샘플홀드3(421)에 전달한다. 샘플홀드3(421)는 제1 샘플링 펄스(SP1)에 의해 기간 T12-T13 동안 검출 싱크 전류(ISI_D)를 샘플링 및 홀딩하여 제3 샘플링 전압(VS3)을 생성한다.
최대 주파수 한계에 따라 최소한의 턴 오프 기간이 시점 T14에 종료되면, 게이트 신호(Vgs)는 하이 레벨이 된다. 제2 지연부(440)는 게이트 신호(Vgs)가 상승한 시점 T14으로부터 제2 지연 기간(DL2) 지연된 시점 T15에 제2 샘플링 펄스(SP2)를 생성하여 샘플홀드4(422)에 전달한다. 샘플홀드4(422)는 제2 샘플링 펄스(SP2)에 의해 기간 T15-T16 동안 검출 소스 전류(ISO_D)를 샘플링 및 홀딩하여 제4 샘플링 전압(VS4)을 생성한다.
이와 같은 방식으로 샘플링 시점 및 샘플링 기간을 설정하여 소스 전류 및 싱크 전류를 센싱하고, 그 결과에 따라 출력 전압을 예측하여 과전압 여부를 판단하면 정확도가 향상된다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
역률 보상 제어부(2), 전력 스위치(switch)(11), 브릿지 다이오드(12)
다이오드(D1, D2, D3, D11, D12), 커패시터(C1, C2, C3, C4, C11, C12)
보조 인덕터(L2), 분배 저항(R1, R2), 영 전류 검출 저항(R3), 인덕터(L1)
저항(R11, R12, R13, R14, R15, R16, R4), 램프 신호 생성부(21)
PWM 제어부(23), 오차 증폭부(24), 클램핑부(25), 정전류원(211)
방전 스위치(212), 충전 스위치(213), PWM 비교기(231), OR 게이트(232)
온 제어부(233), PWM 플립플롭(234), 게이트 구동부(235), 인버터(236)
정전류원(251), BJT(252), 제너 다이오드(ZD), 검출 전류 합산부(220)
보호 판단부(226, 324), 보호 제어부(228, 326), 소스 전류 검출부(221)
싱크 전류 검출부(222), 제1 전류 복사부(223),제2 전류 복사부(224)
제1 유지부(2201), 제2 유지부(2202), 합산부(2203, 323), 전류 비교기(229)
샘플홀드1(321), 샘플홀드2(322), 합산부(323), 제1 지연부(430)
제2 지연부(440), 과전압 보호부(22, 32, 42)

Claims (32)

  1. 입력 전압을 전달받아, 출력 전력을 공급하는 인덕터;
    상기 인덕터에 연결되어, 상기 인덕터에 흐르는 인덕터 전류를 제어하는 전력 스위치;
    상기 인덕터와 소정의 권선비로 커플링 되어 있는 보조 인덕터; 및
    상기 전력 스위치의 스위칭 동작을 제어하여 상기 출력 전력을 제어하고, 상기 출력 전력의 출력 전압의 과전압 여부를 판단하는 역률 보상 제어부를 포함하고,
    상기 역률 보상 제어부는,
    상기 보조 인덕터의 양단 전압인 보조 전압에 대응하는 영 전류 검출 전압이 소정의 클램핑 범위에 속하도록 제어하는 소스 전류 및 싱크 전류의 합을 이용하여 상기 출력 전압이 과전압인지 판단하는 역률 보상 회로.
  2. 제1항에 있어서,
    상기 클램핑 범위는 양 클램핑 전압 이하 및 음 클램핑 전압 이상이며, 상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류가 발생하고, 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류가 발생하는 역률 보상 회로.
  3. 제2항에 있어서,
    상기 역률 보상 제어부는,
    상기 소스 전류 및 싱크 전류의 합이 소정의 과전압 기준치 이상이면, 상기 출력 전압을 과전압으로 판단하는 역률 보상 회로.
  4. 제2항에 있어서,
    상기 역률 보상 제어부는,
    상기 보조 전압이 상기 양 클램핑 전압 보다 작으면 상기 출력 전압의 과전압 여부를 판단하지 않는 역률 보상 회로.
  5. 제1항에 있어서,
    상기 역률 보상 제어부는,
    상기 싱크 전류 및 소스 전류 각각을 검출하여 합산하고, 합산 결과를 상기 과전압 기준치와 비교하며, 상기 합산 결과가 상기 과전압 기준치 이상이면 상기 출력 전압을 과전압으로 판단하는 과전압 보호부를 포함하는 역률 보상 회로.
  6. 제5항에 있어서,
    상기 클램핑 범위는 양 클램핑 전압 이하이고, 음 클램핑 전압 이상이며,
    상기 역률 보상 제어부는,
    상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류를 생성하고, 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류를 생성하는 클램핑부를 더 포함하는 역률 보상 회로.
  7. 제6항에 있어서,
    상기 과전압 보호부는,
    상기 보조 전압이 상기 양 클램핑 전압 이하이면 상기 출력 전압의 과전압 여부를 판단하지 않는 역률 보상 회로.
  8. 제7항에 있어서,
    상기 과전압 보호부는,
    상기 소스 전류에 대응하는 검출 소스 전류 및 상기 싱크 전류에 대응하는 검출 싱크 전류를 합산하는 검출 전류 합산부;
    상기 합산 결과와 상기 과전압 기준치을 비교하여 상기 출력 전압의 과전압 여부를 판단하는 보호 판단부; 및
    상기 보조 전압이 상기 양 클램핑 전압 보다 작으면 상기 보호 판단부를 디스에이블 시키는 보조 제어부를 포함하는 역률 보상 회로.
  9. 제8항에 있어서,
    상기 보호 판단부는,
    상기 합산 결과와 상기 과전압 기준치를 비교하는 비교기를 포함하고,
    상기 보호 제어부는,
    상기 보조 전압이 상기 양 클램핑 전압보다 작으면 상기 비교기를 디스에이블 시키고,
    상기 보조 전압이 상기 양 클램핑 전압 이상이면 비교기를 인에이블 시키는 역률 보상 회로.
  10. 제9항에 있어서,
    상기 보호 제어부는,
    상기 검출 싱크 전류가 입력되는 제1 입력단 및 소정의 임계 전류가 입력되는 제2 입력단을 포함하는 비교기를 포함하고,
    상기 비교기는 상기 검출 싱크 전류가 상기 임계 전류 보다 작으면 상기 보호 판단부를 디스에이블시키는 제어 신호를 생성하는 역률 보상 회로.
  11. 제8항에 있어서,
    상기 과전압 보호부는,
    상기 소스 전류를 검출하는 소스 전류 검출부;
    상기 검출된 소스 전류를 복사하여 검출 소스 전류를 생성하는 제1 전류 복사부;
    상기 싱크 전류를 검출하는 싱크 전류 검출부; 및
    상기 검출된 싱크 전류를 복사하여 검출 싱크 전류를 생성하는 제2 전류 복사부를 더 포함하는 역률 보상 회로.
  12. 제11항에 있어서,
    상기 검출 전류 합산부는,
    상기 검출 소스 전류를 전달 받아 상기 검출 소스 전류에 대응하는 제1 피크 전압을 생성하는 제1 유지부;
    상기 검출 싱크 전류를 전달 받아 상기 검출 싱크 전류에 대응하는 제2 피크 전압을 생성하는 제2 유지부; 및
    상기 제1 및 제2 피크 전압을 합산하여 상기 합산 결과에 대응하는 합산 전압을 생성하는 합산부를 포함하는 역률 보상 회로.
  13. 제12항에 있어서,
    상기 제1 유지부는,
    상기 검출 소스 전류가 전달되는 제1 다이오드;
    상기 제1 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제1 저항; 및
    상기 제1 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제1 커패시터를 포함하고,
    상기 제2 유지부는,
    상기 검출 싱크 전류가 전달되는 제2 다이오드;
    상기 제2 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제2 저항; 및
    상기 제2 다이오드의 캐소드 전극에 일단이 연결되고 타단은 접지되어 있는 제2 커패시터를 포함하며,
    상기 제1 피크 전압은 상기 제1 커패시터의 일단 전압이고, 상기 제2 피크 전압은 상기 제2 커패시터의 일단 전압인 역률 보상 회로.
  14. 제13항에 있어서,
    상기 합산부는,
    상기 제1 피크 전압이 일단에 입력되는 제1 저항;
    상기 제2 피크 전압이 일단에 입력되는 제2 저항;
    일단이 접지되어 있는 제3 저항;
    상기 제1 저항의 타단 및 상기 제2 저항의 타단에 연결된 제1 입력단 및 상기 제3 저항의 타단에 연결되어 있는 제2 입력단을 포함하는 비교기; 및
    상기 비교기의 제2 입력단에 일단이 연결되고, 상기 비교기의 출력단에 타단이 연결되어 있는 제4 저항을 포함하고,
    상기 합산 결과는 상기 비교기의 출력단 전압인 역률 보상 회로.
  15. 제14항에 있어서,
    상기 비교기는 상기 검출 싱크 전류가 상기 임계 전류보다 이상이면 상기 보호 판단부를 인에이블시키는 제어 신호를 생성하는 역률 보상 회로.
  16. 제1항에 있어서,
    상기 역률 보상 제어부는,
    상기 싱크 전류를 상기 전력 스위치가 턴 오프 된 시점에 동기되어 샘플링 및 홀딩하여 제1 샘플링 전압을 생성하고, 상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점에 동기되어 샘플링 및 홀딩하여 제2 샘플링 전압을 생성하며, 상기 제1 샘플링 전압 및 제2 샘플링 전압을 합산하고, 합산 결과를 상기 과전압 기준치와 비교하며, 상기 합산 결과가 상기 과전압 기준치 이상이면 상기 출력 전압을 과전압으로 판단하는 과전압 보호부를 포함하는 역률 보상 회로.
  17. 제16항에 있어서,
    상기 과전압 보호부는,
    상기 전력 스위치의 스위칭 동작을 제어하는 게이트 신호가 반전된 반전 게이트 신호에 따라 상기 제1 샘플링 전압을 생성하는 제1 샘플홀드부;
    상기 게이트 신호에 따라 상기 제2 샘플링 전압을 생성하는 제2 샘플홀드부; 및
    상기 제1 샘플링 전압 및 상기 제2 샘플링 전압을 합산하는 합산부를 포함하는 역률 보상 회로.
  18. 제16항에 있어서,
    상기 클램핑 범위는 양 클램핑 전압 이하이고, 음 클램핑 전압 이상이며,
    상기 역률 보상 제어부는,
    상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류를 생성하고, 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류를 생성하는 클램핑부를 더 포함하는 역률 보상 회로.
  19. 제17항에 있어서,
    상기 과전압 보호부는,
    상기 보조 전압이 상기 양 클램핑 전압 이하이면 상기 출력 전압의 과전압 여부를 판단하지 않는 역률 보상 회로.
  20. 제1항에 있어서,
    상기 역률 보상 제어부는,
    상기 싱크 전류를 상기 전력 스위치가 턴 오프 된 시점으로부터 제1 지연 기간 만큼 뒤에 샘플링 및 홀딩하여 제3 샘플링 전압을 생성하고, 상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점으로부터 제2 지연 기간만큼 뒤에 샘플링 및 홀딩하여 제4 샘플링 전압을 생성하며, 상기 제3 샘플링 전압 및 상기 제4 샘플링 전압을 합산하고, 합산 결과를 상기 과전압 기준치와 비교하며, 상기 합산 결과가 상기 과전압 기준치 이상이면 상기 출력 전압을 과전압으로 판단하는 과전압 보호부를 포함하는 역률 보상 회로.
  21. 제20항에 있어서,
    상기 과전압 보호부는,
    상기 전력 스위치의 스위칭 동작을 제어하는 게이트 신호가 반전된 반전 게이트 신호를 입력받고 상기 전력 스위치가 턴 오프 된 시점으로부터 상기 제1 지연 기간만큼 지연된 시점에 제1 샘플링 펄스를 생성하는 제1 지연부;
    상기 제1 샘플링 펄스에 따라 상기 상기 제3 샘플링 전압을 생성하는 제3 샘플홀드부;
    상기 게이트 신호를 입력받고 상기 전력 스위치가 턴 온된 시점으로부터 상기 제2 지연 기간만큼 지연된 시점에 제2 샘플링 펄스를 생성하는 제2 지연부;
    상기 제2 샘플링 펄스에 따라 상기 제4 샘플링 전압을 생성하는 제4 샘플홀드부; 및
    상기 제3 샘플링 전압 및 상기 제4 샘플링 전압을 합산하는 합산부를 포함하는 역률 보상 회로.
  22. 제20항에 있어서,
    상기 클램핑 범위는 양 클램핑 전압 이하이고, 음 클램핑 전압 이상이며,
    상기 역률 보상 제어부는,
    상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류를 생성하고, 상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류를 생성하는 클램핑부를 더 포함하는 역률 보상 회로.
  23. 제22항에 있어서,
    상기 과전압 보호부는,
    상기 보조 전압이 상기 양 클램핑 전압 이하이면 상기 출력 전압의 과전압 여부를 판단하지 않는 역률 보상 회로.
  24. 제1항에 있어서,
    상기 역률 보상 회로는,
    상기 입력 전압의 피크에 의해 상기 싱크 전류가 발생하지 않고, 상기 소스 전류가 상기 과전압 기준치보다 높은 경우 상기 출력 전압의 과전압 여부를 판단하지 않는 역률 보상 회로.
  25. 입력 전압을 전달받아, 출력 전력을 공급하는 인덕터, 상기 인더터에 연결되어 상기 인더터에 흐르는 인덕터 전류를 제어하는 전력 스위치, 및 상기 인덕터와 소정의 권선비로 커플링 되어 있는 보조 인덕터를 포함하는 역률 보상 회로의 구동 방법에 있어서,
    상기 보조 인덕터의 양단 전압인 보조 전압에 대응하는 영 전류 검출 전압이 소정의 클램핑 범위에 속하도록 제어하는 소스 전류 및 싱크 전류를 생성하는 단계;
    상기 소스 전류 및 싱크 전류를 합산하는 단계; 및
    상기 합산 결과와 소정의 과전압 기준치를 비교하여 상기 출력 전압의 과전압 여부를 판단하는 단계
    를 포함하는 역률 보상 회로의 구동 방법.
  26. 제25항에 있어서,
    상기 클램핑 범위는 양 클램핑 전압 이하 및 음 클램핑 전압 이상이며,
    상기 소스 전류 및 싱크 전류를 생성하는 단계는,
    상기 보조 전압이 양 클램핑 전압 이상이면 상기 싱크 전류를 생성하는 단계; 및
    상기 보조 전압이 음 클램핑 전압 이하이면 상기 소스 전류를 생성하는 단계를 포함하는 역률 보상 회로의 구동 방법.
  27. 제26항에 있어서,
    상기 과전압 여부를 판단하는 단계는,
    상기 소스 전류 및 싱크 전류의 합이 상기 과전압 기준치 이상이면, 상기 출력 전압을 과전압으로 판단하는 단계를 더 포함하는 역률 보상 회로의 구동 방법.
  28. 제25항에 있어서,
    상기 과전압 여부를 판단하는 단계는,
    상기 입력 전압의 피크에 의해 상기 싱크 전류가 발생하지 않고, 상기 소스 전류가 상기 과전압 기준치보다 높은 경우 상기 출력 전압의 과전압 여부를 판단하지 않는 역률 보상 회로의 구동 방법.
  29. 제25항에 있어서,
    상기 소스 전류 및 싱크 전류를 합산하는 단계는,
    상기 소스 전류를 상기 전력 스위치가 턴 오프 된 시점에 동기되어 샘플링 및 홀딩하여 제1 샘플링 전압을 생성하는 단계;
    상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점에 동기되어 샘플링 및 홀딩하여 제2 샘플링 전압을 생성하는 단계; 및
    상기 제1 샘플링 전압 및 제2 샘플링 전압을 합산하는 단계를 포함하는 역률 보상 회로의 구동 방법.
  30. 제25항에 있어서,
    상기 소스 전류 및 싱크 전류를 합산하는 단계는,
    상기 싱크 전류를 상기 전력 스위치가 턴 오프 된 시점으로부터 제1 지연 기간 만큼 뒤에 샘플링 및 홀딩하여 제3 샘플링 전압을 생성하는 단계;
    상기 소스 전류를 상기 전력 스위치가 턴 온 된 시점으로부터 제2 지연 기간만큼 뒤에 샘플링 및 홀딩하여 제4 샘플링 전압을 생성하는 단계; 및
    상기 제3 샘플링 전압 및 상기 제4 샘플링 전압을 합산하는 단계를 포함하는 역률 보상 회로의 구동 방법.
  31. 제30항에 있어서,
    상기 제3 샘플링 전압을 생성하는 단계는,
    상기 전력 스위치의 스위칭 동작을 제어하는 게이트 신호가 반전된 반전 게이트 신호에 의해 상기 전력 스위치가 턴 오프 된 시점으로부터 상기 제1 지연 기간만큼 지연된 시점에 제1 샘플링 펄스를 생성하고, 상기 제1 샘플링 펄스에 따라 상기 상기 제3 샘플링 전압을 생성하는 역률 보상 회로의 구동 방법.
  32. 제30항에 있어서,
    상기 제4 샘플링 전압을 생성하는 단계는,
    상기 게이트 신호에 의해 상기 전력 스위치가 턴 온된 시점으로부터 상기 제2 지연 기간만큼 지연된 시점에 제2 샘플링 펄스를 생성하고, 상기 제2 샘플링 펄스에 따라 상기 제4 샘플링 전압을 생성하는 역률 보상 회로의 구동 방법.
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