KR20110031132A - 산화막 증착 방법 및 이를 이용한 비아 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 산화막 증착 방법 및 이를 이용한 비아 콘택 형성 방법에 관한 것으로, 종횡비(종:횡)가 1:3 이상의 콘택홀을 갖는 피증착물을 마련하는 단계 및 상기 피증착물의 상기 콘택홀의 내측면에 산화막을 형성하는 단계를 포함하되, 상기 산화막은 25 내지 200도의 온도의 챔버 내에 염소 함유 실리콘 소스와 반응 물질을 공급하여 증착하되, 85%이상의 스텝 커버리지 특성과, 150Å/min 이상의 증착율을 갖는 산화막 증착 방법 및 이를 이용한 비아 콘택 형성 방법을 제공한다. 이와 같이 200도 이하의 저온에서 기화된 액상의 염소(Chlorine)가 함유된 실리콘 원료 물질과 액상의 반응 물질을 이용한 화학 기상 증착법을 통해 150Å/min이상의 높은 증착율과 85%이상의 우수한 스텝커버리지 특성을 갖는 산화막을 증착할 수 있다.

Description

산화막 증착 방법 및 이를 이용한 비아 콘택 형성 방법{MEHTOD FOR DEPOSITING OXIDE AND METHOD FOR FORMING VIA CONTACT USING THE SAME}
본 발명은 산화막 증착 방법 및 비아 콘택 형성 방법에 관한 것으로, 저온에서 높은 종횡비를 갖는 콘택 내부에 실리콘 산화막을 빠른 증착 속도로 균일하게 증착할 수 있는 산화막 증착 방법 및 이를 이용한 비아 콘택 형성 방법에 관한 것이다.
종래의 실리콘 산화막은 고온, 고진공의 증착 챔버 내부에 실리콘 산화막 증착을 위한 원료 가스를 공급하여 형성하였다. 이때, 챔버 내부로 제공된 원료 가스들은 열 및 화학적 반응을 통해 기판 상에 산화막으로 증착되었다.
이러한 산화막 증착 방법으로는 PECVD법이 주로 사용되고 있다. 그러나, 종래의 PECVD법은 산화막 증착시 스텝 커버리지(step coverage)가 나쁜 단점이 있다. 따라서, 종횡비(Aspect Ration)가 큰 콘택(즉, 홀 또는 트랜치) 내측면에 산화막을 증착하지 못하는 단점이 있다. 즉, 종횡비가 큰 콘택 내측면에 산화막이 형성되지 않고, 콘택의 상측면을 막아 콘택 내부에 보이드가 형성되는 문제가 발생한다.
이에, 최근들어 스텝 커버리지 특성이 우수한 ALD법을 통해 산화막을 증착하고 있다. 그러나, ALD법의 경우 증착률이 낮아 생산성이 저하되는 문제가 발생한다.
더욱이 최근들어서는 칩 크기 축소와 집적도 증대를 위해 3차원 수직 적층 구조가 제안되고 있다. 이러한 3차원 기술중 TSV(Through Silicon Via)은 소자가 형성된 기판 또는 베이스에 비아 콘택을 형성하여 칩간(chip to chip)을 전기적으로 연결하거나, 칩과 웨이퍼(chip to wafer)를 전기적으로 연결하거나, 웨이퍼간(wafer to wafer)을 전기적으로 연결하는 기술이다.
그러나 이 기술은 비아 콘택을 통해 상하 구조물(예를 들어 소자가 형성된 칩 또는 웨이퍼)을 전기적으로 연결한다. 이를 위해 비아 콘택 내부를 전도성의 물질(예를 들어 금속 물질)로 매립하여 도전성 콘택(또는 도전선 연결 배선)을 형성한다. 이때, 금속 물질을 보호하고, 금속 물질의 확산을 방지하기 위해 절연성막을 일정 두께로 비아 콘택 내부 표면에 형성한 다음 금속 물질을 매립하여야 한다. 이때, 절연성 막으로 실리콘 산화막을 사용한다.
하지만, 이러한 비아 콘택 내부 표면에 절연성막 즉, 실리콘 산화막의 형성이 매우 어려운 단점이 있다. 이는 소자의 제작이 완료된 칩 또는 웨이퍼에 형성된 비아 콘택 내에 실리콘 산화막을 형성하기 때문에 그 공정 온도가 매우 낮아야 하는 문제가 발생한다. 또한, 앞서 언급한 종래 기술을 통해 큰 종횡비(예를 들어 종횡비가 1: 5 이상)를 갖는 비아 콘택 내부 표면에 일정 두께 이상의 실리콘 산화막을 빠르고 균일하게 형성하는 것이 어려운 실정이다.
상기와 같은 문제를 해결하기 위해 염소(Chlorine)가 함유된 실리콘 원료 물질과 액상의 반응 물질을 이용한 화학 기상 증착 법을 통해 낮은 증착 온도에서 높은 증착율과 우수한 스텝 커버리지 특성을 갖는 산화막 증착 방법 및 이를 이용한 비아 콘택 형성 방법를 제공한다.
본 발명의 실시예는 종횡비(종:횡)가 1:3 이상의 콘택홀을 갖는 피증착물을 마련하는 단계 및 상기 피증착물의 상기 콘택홀의 내측면에 산화막을 형성하는 단계를 포함하되, 상기 산화막은 25 내지 200도의 온도의 챔버 내에 액상의 염소 함유 실리콘 소스와 반응물질을 공급하여 증착하되, 85%이상의 스텝 커버리지 특성과, 150Å/min 이상의 증착율을 갖는 산화막 증착 방법을 제공한다.
상기 챔버의 압력은 0.1 내지 250Torr를 유지하는 것이 바람직하다.
상기 공정 온도가 25도 이상 80도 미만 일 경우 상기 압력은 0.1Torr 이상이고, 상기 공정 온도가 80도 이상 120도 미만일 경우 상기 압력은 1Torr이상 이고, 상기 공정 온도가 120도 내지 150도일 경우 상기 압력은 5Torr이상 인 것이 가능하다.
상기 반응 물질은 H2O를 사용하거나, H2O에 O3가 함유된 물질을 사용하는 것이 가능하다.
상기 염소 함유 실리콘 소스의 공급은 버블러 방식, 히팅 방식 및 LDS를 이용한 방식 중 어느 하나를 사용하고, 상기 반응 물질의 공급은 버블러 방식, 히팅 방식 그리고, LDS, WVG 및 ODS을 이용한 방식 중 어느 하나를 사용하는 것이 가능하다.
또한, 본 발명의 실시예는 다수의 피처리물이 적층되고, 상기 피처리물들을 관통하는 적어도 하나의 관통홀이 형성된 적층물을 마련하는 단계와, 85%이상의 스텝 커버리지 특성과, 150Å/min 이상의 증착율을 갖도록 25 내지 200도의 온도에서, 염소 함유 실리콘 소스와 반응 물질을 이용하여 적어도 상기 적층물의 상측면과 상기 관통홀의 내측표면에 산화막을 형성하는 단계와, 상기 적층물의 상측면에 형성된 상기 산화막을 제거하는 단계 및 상기 산화막 내부를 도전성 물질로 매립하여 연결 콘택을 형성하는 단계를 포함하는 비아 콘택 형성 방법을 제공한다.
상기 반응 물질은 H2O를 사용하거나, H2O에 O3가 함유된 물질을 사용하는 것이 가능하다.
상기 산화막 형성시의 압력은 0.1 내지 250Torr를 유지하는 것이 효과적이다.
상술한 바와 같이 본 실시예에서는 200도 이하의 저온에서 기화된 액상의 염소(Chlorine)가 함유된 실리콘 원료 물질과 액상의 반응 물질을 이용한 화학 기상 증착법을 통해 150Å/min이상의 높은 증착율과 85%이상의 우수한 스텝커버리지 특성을 갖는 산화막을 증착할 수 있다.
또한, 본 실시예는 높은 종횡비를 갖는 콘택홀 내부에 균일한 두께의 산화막을 증착할 수 있다.
또한, 본 실시예는 높은 증착율과 우수한 스텝커버리지 특성을 갖는 산화막을 3차원 적층 구조 소자의 제작시 적층물들 간의 전기적 연결을 위한 도전성 비아 콘택의 외측면을 보호하기 위한 보호막으로 사용할 수 있다.
도 1은 본 발명의 일 실시예에 따른 산화막 증착 장치의 개념도.
도 2 내지 도 4는 일 실시예에 따른 산화막 증착 방법을 설명하기 위한 도면.
도 5는 일 실시예에 따른 실험예의 결과 그래프.
도 6 내지 도 8은 일 실시예에 따른 실리콘 관통 비아 기술에 적용되는 산화막 증착 방법을 설명하기 위한 공정 단면도.
도 9는 일 실시예의 변형예에 따른 실리콘 관통 비아 기술을 설명하기 위한 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 산화막 증착 장치의 개념도이다.
도 1에 도시된 바와 같이 본 실시예의 산화막 증착 장치는 반응 공간을 갖는 챔버(100)와, 염소가 함유된 액상의 실리콘 소스를 기화시켜 상기 챔버(100) 내에 공급하는 제 1 공급부(200)와, 액상의 반응 물질을 기화시켜 상기 챔버(100) 내에 공급하는 제 2 공급부(300)를 구비한다.
상기 챔버(100)는 기판 또는 전기 전자 소자가 형성된 구조물이 안치되는 기판 안치부(110)를 구비한다. 그리고, 기화되고 염소가 함유된 실리콘 소스와, 기회된 반응 물질을 분사하는 분사부(120)를 구비한다.
여기서, 챔버(100)는 산화막 증착 공정시 내부 온도를 200도 이하로 유지한다. 즉, 25 내지 200도 범위 내에서 유지되는 것이 바람직하다. 물론 30 내지 150도 범위내에서 그 온도를 유지하는 것이 효과적이다. 35 내지 100도 범위 내에서 그 온도를 유지하는 것이 더욱 효과적이다. 이와 같이 200도 이하의 온도로 유지하는 것은 본 실시예의 산화막 증착은 전기 전자 소자가 형성된 이후에 수행된다. 따라서, 고온(즉, 약 200도 이상)에서 산화막을 증착할 경우, 내부의 전기 전자 소자가 열화되는 문제가 발생할 수 있다.
이때, 챔버(100) 내부를 상기 온도 범위로 유지하기 위해 별도의 가열 수단을 구비할 수 있다. 물론 기판 안치부(110) 내에 상기 가열 수단이 위치할 수도 있다.
상기 분사부(120)는 도시되지 않았지만, 실리콘 소스와 반응 물질을 각기 분사하는 분사기를 구비할 수 있다. 물론 이에 한정되지 않고, 실리콘 소스와 반응 물질이 동일 분사기를 통해 챔버(100) 내부의 반응 공간에 분사될 수 있다.
또한, 도시되지 않았지만, 챔버(100) 내부의 압력을 일정하게 압력 조절 수단을 더 구비할 수 있다. 여기서, 상기 압력 조절 수단을 통해 챔버(100) 내부의 압력을 0.1 내지 200Torr 사이로 유지하는 것이 효과적이다. 그리고, 챔버(100) 내부의 불순물을 배기하는 배기 수단 또한 구비할 수 있다.
본 실시예에서는 제 1 공급부(200)를 통해 염소(Cl)가 함유된 액상의 실리콘 소스를 기화시키고, 이를 챔버(100)에 공급한다.
제 1 공급부(200)는 버블러 방식, 히팅 방식 및 LDS(Liquid Delivery System)를 이용한 기화 방식을 사용하는 다양한 장치가 사용될 수 있다.
여기서, 버블러 방식은 액체 소스를 캐리어 가스로 버블링 시켜 액체를 기화시킨 다음 챔버로 유입한다. LDS는 액체 소스와 캐리어 가스를 기화기(vaporizer)로 주입하여 기화시켜 챔버로 유입시킨다. 상기 장치에는 바이퍼 드로우(vapor draw) 방식 또는 캐리어를 사용하지 않는 방식 또한 적용될 수 있다.
본 실시예에서는 도 1에 도시된 바와 같이 제 1 공급부(200)는 염소(Cl)가 함유된 액상의 실리콘 소스가 저장되고, 액상의 실리콘 소스를 기화시키는 실리콘 소스 기화부(220)와, 상기 실리콘 소스 기화부(220)에 캐리어 가스를 공급하는 제 1 유량 제어부(210)와, 상기 기화된 염소 함유 실리콘 소스를 챔버(100) 내부로 공급하는 제 2 유량 제어부(230)를 구비한다. 여기서, 상기 실리콘 소스 기화부(220)는 앞서 언급한 다양한 방식의 기화 방법을 사용하는 기화 장치로 구성된다. 상기 염소가 함유된 액상의 실리콘 소스로는 Cl과 Si가 포함된 화합물(예를 들어 SiCl4, Si2Cl6 etc)을 사용하는 것이 효과적이다.
또한, 본 실시예에서는 제 2 공급부(300)를 통해 액상의 반응 물질(즉, 반응 소스)을 기화시키고 이를 챔버(100)에 공급한다. 상기 제 2 공급부(300) 또한, 앞서 언급한 제 1 공급부(200)에서 설명된 방식 중 어느 하나의 방식을 통해 반응 물질을 기화시킨다. 이때, 제 2 공급부(300)로 WVG(Water Vapor Generator) 및 ODS(Ozone Delivery System)을 사용할 수도 있다. WVG는 H2와 O2 가스를 반응 용기에 주입하여 기화된 H2O를 생성하여 챔버(100)에 주입한다. ODS는 O2 가스를 UV 램프가 있는 반응 용기를 통화하여 O3로 만들고 이를 챔버(100)에 주입한다.
제 2 공급부(300)는 도 1에 도시된 바와 같이 액상의 반응 물질이 저장되고, 액상의 반응 물질을 기화시키는 반응 물질 기화부(320)와, 상기 반응 물질 기화부(320)에 캐리어 가스를 공급하는 제 3 유량 제어부(310)와, 상기 기화된 반응 물질을 챔버(100) 내부로 공급하는 제 4 유량 제어부(320)를 구비한다. 여기서, 상기 반응 물질로는 H2O를 사용하는 것이 효과적이며, H2O에 O3를 함유하여 진행하여도 된다.
하기에서는 상술한 구성의 산화막 증착 장치를 이용한 산화막 증착 방법에 관해 설명한다.
도 2 내지 도 4는 일 실시예에 따른 산화막 증착 방법을 설명하기 위한 도면이다.
먼저, 도 2에 도시된 바와 같이 종횡비가 큰 콘택홀(11)이 형성된 피처리물(10)을 마련한다. 여기서, 상기 종횡비는 폭에 대한 깊이의 비율(즉, 종 : 횡의 비)을 지칭한다. 즉, 폭의 길이 보다 깊이의 길이가 3배 이상일 경우 높은 종횡비를 가짐을 지칭한다. 이에 큰(즉, 높은) 종횡비는 콘택홀(11)의 폭과 깊이의 비율이 1 : 3 이상인 경우를 지칭한다. 즉, 본 실시예에서는 상기 종횡비가 1: 3 내지 1: 100이 될 수 있다. 바람직하게는 상기 종횡비가 1 : 5 내지 1 : 20일 수도 있다.
따라서, 본 실시예에서는 상기 종횡비가 1 : 3 이상인 콘택홀(11)이 형성된 피처리물(10)을 마련한다.
이때, 피처리물(10)로는 베어 웨이퍼(bear wafer), 다수의 박막이 패터닝된 웨이퍼, 박막 적층물 및 다이 칩일 수 있다. 물론 이에 한정되지 않고, 상기 웨이퍼들이 적층되거나(즉, 다층 웨이퍼), 박막 적층물들이 적층되거나, 칩들이 적층(즉, 다층 칩)된 피처리물 일 수도 있고, 상기 웨이퍼, 박막 적층물 및 칩 중 적어도 적어도 2개 이상이 적층된 피처리물일 수도 있다.
여기서, 높은 종횡비를 갖는 콘택홀(11)은 피처리물(10)에 대한 식각 공정을 통해 형성될 수 있다. 물론 이에 한정되지 않고, 콘택홀(11)은 피처리물(10)에 대한 레이저 조사를 통해 제작될 수도 있다.
이어서, 도 3에 도시된 바와 같이 200도 이하의 온도와, 기화된 염소 함유 실리콘 소스 및 기화된 반응 물질을 이용한 화학 기상 증착을 실시하여 증착율이 150Å/min이상이고, 스텝커버리지가 85% 이상을 갖는 산화막(20)을 콘택홀(11)의 내측면을 포함하는 피처리물(10)의 전체 표면에 형성한다.
여기서, 상술한 바와 같이 본 실시예에서는 공정 온도(즉, 챔버 온도 또는 피처리물 온도)를 200도 이하의 온도에서 산화막(20)을 증착함으로 인해 피처리물(10)에 열적 손상을 가하는 것을 억제할 수 있다. 즉, 기존의 화학 기상 증착을 통한 산화막 형성 공정을 최소 250도 이상의 고온 공정에서 수행되었다. 물론 플라즈마를 이용한 화학 기상 증착 공정은 약 300도 이하 온도에서 공정이 수행이 가능하나 플라즈마 공정은 스텝 커버리지 확보가 불가능하다. 물론 이와 같은 높은 온도에서 산화막을 증착할 경우 산화막의 막질이 향상될 수 있고, 증착율이 높아질 수 있다. 하지만, 높은 온도에서 피처리물(10) 표면에 산화막을 증착할 경우 피처리물(10)이 열에 의해 손상을 받게 된다. 만일 피처리물(10) 내부에 열에 취약한 박막 또는 박막 패턴이 형성된 경우, 이들이 열에 의해 손상을 받아 원활하게 동작하지 않게 되는 문제가 발생할 수 있다. 또한, 종래의 고온에서 진행되는 화학 기상 증착 또는 플라즈마를 이용한 화학 기상 증착 공정은 순수한 산화막을 형성할 수 있지만, 산화막의 스텝커버리지 특성이 좋지 않은 단점있었다. 즉, 종래의 경우 공정 조건을 조절하더라도 스텝커버리지가 80%이하였다. 여기서, 스텝커버리지는 상부 표면에 대한 단차면 영역의 박막 증착 두께를 지칭한다. 예를 들어 기판(즉, 피처리물(10))의 상측 표면 상에 증착되는 박막의 두께가 10이고, 콘택홀(11)의 내측면에 증착되는 박막의 두께가 8일 경우, 박막의 스텝커버리지가 80%가 된다. 종래의 공정 조건으로는 스텝커버리지가 나빠 높은 종횡비를 갖는 콘택홀(11)의 내측면에 균일 두께의 산화막을 증착하기 어려운 단점이 있었다.
물론 이러한 스텝커버리지 특성을 향상시킨 공정으로는 원자층 증착법이 있다. 이러한 원자층 증착법에 의해 형성된 산화막은 90%이상의 스텝커버리지 특성이 있게 된다.
이에 본 실시예에서는 실리콘 소스와 반응 물질을 화학 기상 증착을 통해 피처리물(10) 상에 산화막(20)을 형성하되, 공정 온도를 200도 이하로 유지하고, 실리콘 소스로 기화된 염소 함유 실리콘 소스를 사용하고, 반응 물질로 H2O를 사용하여 증착율이 150Å/min이상이고, 스텝커버리지가 85% 이상인 산화막(20)을 형성하였다.
그리고, 액상의 염소 함유 실리콘 소스와 반응 물질은 버블러 방식, 히팅 방식 및 LDS 그리고, WVG 및 ODS를 이용한 기화 방식에 의해 기화되는 것이 효과적이다.
공정 온도는 25 내지 150도인 것이 효과적이다. 30 내지 100도인 것이 더욱 효과적이다. 공정 온도가 상기 범위보다 클 경우에는 피처리물(10)이 열에 의해 손상을 받게 되고, 오히려 증착율이 낮아지게 되는 문제가 발생한다. 또한, 상기 범위보다 작을 경우에는 증착율이 급격하게 저하되고, 공급된 원료간의 원활한 반응이 되지않는 문제가 발생한다.
그리고, 스텝 커버리지는 90 내지 100%인 것이 효과적이다.
여기서, 상기 염소 함유 실리콘 소스로는 액상의 실리콘 소스를 사용한다. 이러한 염소 함유 실리콘 소스로는 Cl과 Si가 포함된 화합물, 예를 들어 SiCl4, Si2Cl6, Si3Cl8, SiHCl3, SiCl3F, SiCl2H2, SiOCl4 중 적어도 어느 하나를 사용한다. 그리고, 반응 물질로는 H2O가 효과적이고, H2O에 오존(O3)을 함유하여 사용할 수도 있다. 여기서, 염소 함유 실리콘 소스는 Si-Cl 결합을 깨고, Si 라디칼(radical)을 생성하기 위해 H 라디칼이 필요하다. 따라서, 반응 물질로 H2O를 사용하는 것이 효과적이다.
더욱이 본 실시예에서는 저온에서 염소가 함유된 실리콘 소스를 사용하여 스텝커버리지를 높일 수 있다. 즉, 실리콘 소스 내의 염소에 의해 기화된 실리콘 소스가 빠르게 반응 되지 않고, 콘택홀(11) 내측 공간으로 깊이 침투할 수 있다. 이를 통해 콘택홀의 내측면에도 균일하게 산화막을 형성할 수 있게 된다.
이어서, 도 4에 도시된 바와 같이 적측물의 표면에 형성된 산화막(20)을 제거한다. 이를 통해 높은 종횡비를 갖는 콘택홀(11)을 매립하지 않고, 콘택홀(11)의 내측면에 산화막(20)을 형성할 수 있다.
여기서, 산화막(20)의 제거는 습식 또는 건식 식각을 수행할 수 있다. 물론 식각 공정시 식각 마스크를 사용할 수도 있고, 마스크를 사용하지 않을 수도 있다. 도 4에서는 콘택홀(11)의 하측바닥면의 산화막(20) 또한 제거됨이 도시되었다. 하지만, 필요에 따라 상기 콘택홀(11) 하측 바닥면의 산화막(20)이 제거되지 않을 수 있다.
하기에서는 상술한 산화막 증착 방법의 공정 압력과 공정 온도에 따른 증착율과 스텝 커버리지 특성에 관해 설명한다.
도 5는 일 실시예에 따른 실험예의 결과 그래프이다.
도 5의 A선, B선, C선 및 D선은 각기 제 1 내지 제 4 실험예의 결과 그래프이다. 각 실험예에서는 공정 온도와 공정 압력 이외의 나머지 공정 조건은 동일하게 유지하였다.
제 1 내지 제 4 실험예에서는 각기 공정 온도를 60도, 90도, 120도 및 150도로 설정하고, 공정 압력을 1Torr에서 30Torr까지 변화시켜 산화막의 증착율을 측정하였다. 이때, 상기 제 1 내지 제 4 실험예는 그 실험 결과를 통한 경향을 본 것으로 하기 설명에서는 이러한 경향에 관해 설명한다.
제 1 실험예의 결과와 같이 공정 온도를 60도로 설정한 경우, 공정 압력이 1Torr일때 증착율이 약 179.9Å/min이었고, 8Torr일때 증착율이 약 5196.6Å/min이었다. 물론 8Torr 이상일 때 증착율은 증가하였다.
제 2 실험예의 결과와 같이 공정 온도를 90도로 설정한 경우, 공정 압력이 3Torr일때 증착율이 약 41.7Å/min이었고, 8Torr일때 증착율이 약 1015.3Å/min이었다. 물론 8Torr 이상일 때 증착율은 증가하였다.
제 3 실험예의 결과와 같이 공정 온도를 120도로 설정한 경우, 공정 압력이 5Torr일때 증착율이 약 1.2Å/min이었고, 20Torr일때 증착율이 약 492.5Å/min이었다. 물론 20Torr 이상일 때 증착율은 증가하였다.
제 4 실험예의 결과와 같이 공정 온도를 150도로 설정한 경우, 공정 압력이 12Torr일때 증착율이 약 21Å/min이었고, 27Torr일때 증착율이 약 185.8Å/min이었다. 물론 27Torr 이상일 때 증착율은 증가하였다.
상술한 바와 같이 본 실험예에 따른 경향을 보면 본 실시예의 산화막 증착 방법의 경우 공정 온도가 증가할 수록 증착율이 감소함을 알 수 있고, 또한, 압력이 증가할 수록 증착율이 증가함을 알 수 있다.
따라서, 본 실시예에서는 공정 온도가 25도 이상 80도 미만 일 경우 그 압력 범위를 0.1Torr이상 설정하는 것이 효과적이다. 또한, 공정 온도가 80도 이상 120도 미만일 경우 그 압력 범위를 1Torr이상 설정하는 것이 효과적이다. 또한, 공정 온도가 120도 내지 150도일 경우 그 압력 범위를 5Torr이상 설정하는 것이 효과적이다. 하지만, 이때, 압력 범위는 장치의 형태 또는 장치의 크기에 따라 다양하게 가변될 수 있다.
또한, 상술한 제 1 내지 제 4 실시예에서 설정된 온도와 압력 범위로 증착된 산화막은 그 스탭 커버리지가 85%이상이었다. 그리고, 상기 실험예에서는 스텝 커버리지는 거의 차이가 발생하지 않았다.
하기에서는 본 실시예의 산화막 증착 방법이 적용되는 실리콘 비아 기술(TSV; Through Silicon Via)을 중심으로 설명한다. 실리콘 비아 기술은 상하측의 패드 영역을 관통하는 콘택홀을 형성하고, 이 콘택홀을 도전성 물질로 매립한다. 이때, 도전성 물질로 금속을 사용하는 경우 금속의 측면을 보호하기 위한 보호막을 콘택홀의 내측면에 형성한다. 이에 본 실시예에서는 상기 보호막으로 산화막을 사용하고, 이때의 산화막 증착 방법은 앞서 언급한 저온 화학 기상 증착법을 사용한다.
도 6 내지 도 8은 일 실시예에 따른 실리콘 관통 비아 기술에 적용되는 산화막 증착 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 6에 도시된 바와 같이 다수의 피처리물(30a, 30b; 30)이 적층된 적층물(40)을 마련한다.
상기 피처리물(30)로는 기판 또는 칩이 사용될 수 있고, 상기 기판 상에는 적어도 하나의 박막 패턴이 형성될 수도 있다. 상기 기판으로는 실리콘 웨이퍼와 같은 반도체 기판은 물론 유리 또는 플라스틱 기판과 같은 절연성 기판을 사용할 수도 있다.
본 실시예에서는 피처리물(30a, 30b)로 내부에 소정의 구조물(예를 들어 전기 전자 소자 및 이를 구성하기 위한 박막 패턴)이 형성된 실리콘 웨이퍼를 사용한다. 그리고, 도 6에와 같이 2개의 제 1 및 제 2 피처리물(30a, 30b)을 적층하여 적층물(40)을 형성한다.
이어서, 적층물(40) 내에 콘택홀(41)을 형성한다. 도 6에 도시된 바와 같이 상기 제 1 및 제 2 피처리물(30a, 30b)을 관통하는 콘택홀(41)을 형성한다. 물론 이에 한정되지 않고, 상기 제 1 및 제 2 피처리물(30a, 30b) 중 어느 하나를 관통하고, 다른 하나에는 홈형태로 들어간 홀이 제작될 수도 있다. 여기서, 콘택홀(41)이 형성되는 영역은 제 1 및 제 2 피처리물(30a, 30b)간의 전기 배선(즉, 패드)가 형성되는 영역인 것이 효과적이다. 물론 이에 한정되지 않고, 상기 콘택홀(41)은 적층물(40)의 어느 영역에서도 형성될 수 있다. 그리고, 콘택홀(41)은 적층물(40) 내에 다수개 형성될 수 있다. 또한, 홀 형태의 모양이 아니라 슬릿 또는 트랜치 모영일 수도 있다. 이때, 홀, 슬릿 및 트랜치 형태의 콘택홀(41)을 비아라고 지칭한다.
상술한 콘택홀(41)은 건식 또는 습식 식각을 수행하여 제작할 수 있다. 물론, 레이저 또는 드릴과 같은 천공기를 이용하여 콘택홀(41)을 제작할 수 있다. 도 6에 도시된 바와 같이 상기와 같이 일부 영역에 콘택홀(41)이 형성된 적층물(41)은 앞선 도 1에서 개시된 챔버(100)의 기판 안치부(110) 상에 안치된다.
이어서, 도 7에 도시된 바와 같이 챔버(100) 내부 온도를 25 내지 200도 범위 내로 유지하고, 내부 압력을 0.5 내지 200Torr 범위로 설정한 이후, 액상의 염소 함유 실리콘 소스와 액상의 반응 물질을 기화시켜 상기 챔버(100) 내부로 주입하여 적층물(40)의 상측 표면과 콘택홀(41)의 내측면에 85%이상의 스텝 커버리지 특성을 갖고, 150Å/min 이상의 증착율을 갖는 산화막(50)을 형성한다.
이때, 산화막(50) 증착 공정의 조건은 앞서 설명한 실험예의 공정 조건으로 증착할 수도 있다. 이를 통해 콘택홀(41)의 내측면에 균일 두께의 산화막(50)을 형성할 수 있다. 즉, 상술한 증착 방법을 통해 증착된 산화막(50)은 85%이상의 스텝 커버리지 특성을 갖고 있기 때문에 적층물(40) 상측면에 증착되는 산화막(50)의 두께와 유사한 두께의 산화막(50)이 콘택홀(41)의 내측면에 증착된다. 또한, 증착율 또한 150Å/min 이상을 갖기 때문에 빠른 시간 안에 콘택홀(41)의 내측면에 산화막을 형성할 수 있게 된다. 이를 통해 공정 시간을 단축할 수 있다.
이어서, 도 8에 도시된 바와 같이 상기 적층물(40) 상측의 산화막(50)을 제거하고 콘택홀(41) 내측면에 산화막(50)을 잔류시킨다. 이때, 건식 또는 습식 식각 공정을 수행하여 콘택홀(41) 내측면을 제외한 산화막(50)을 제거한다.
이어서, 산화막(50) 내부 공간을 도전성 물질로 매립하여 적층물(40) 내의 제 1 및 제 2 피처리물(30a, 30b)간을 전기적으로 연결하는 연결 콘택(60)을 형성한다. 이때, 상기 도전성 물질로는 구리, 알루미늄, 텅스텐 등의 금속성 물질을 사용하는 것이 효과적이다. 본 실시예에서는 상기 연결 콘택(60)으로 구리를 사용한다. 상술한 바와 같이 본 실시예에서는 콘택홀(41) 내측면에 산화막(50)을 형성하고, 이를 제 1 및 제 2 피처리물(30a, 30b) 간을 연결하는 연결 콘택(60)의 보호막으로 사용할 수 있다.
본 실시예에서는 3차원 구조의 소자 제작을 위해 전기 전자 소자가 단일 평면 상에서 제작된 다수의 피처리물을 적층한다. 그리고, 이러한 피처리물들간을 연결하기 위하여 실리콘 관통 비아 기술을 사용한다. 하지만, 본 실시예는 이에 한정되지않고, 각각의 피처리물에 관통홀과 이를 매립한 연결 콘택(60)을 형성하고, 이 연결 콘택(60)간을 적층하여 3차원 구조의 소자를 제작할 수 있다.
도 9는 일 실시예의 변형예에 따른 실리콘 관통 비아 기술을 설명하기 위한 단면도이다.
도 9에 도시된 바와 같이 제 1 및 제 2 피처리물(30a, 30b)의 관통홀의 내측면에 각기 제 1 및 제 2 산화막(50a, 50b)을 형성한다. 그리고, 제 1 및 제 2 산화막(50a, 50b) 내부를 각기 도전성 물질로 매립하여 제 1 및 제 2 연결 콘택(60a, 60b)을 형성한다. 이어서, 제 1 연결 콘택(60a)이 형성된 제 1 피처리물(30a)과 제2 연결 콘택(60b)이 형성된 제 2 피처리물(30b)를 적층시키되, 제 1 및 제 2 연결 콘택(60a, 60b)을 전도성 물질(70)을 이용하여 전기적으로 연결시킨다. 이를 통해 제 1 및 제 2 피처리물(30a, 30b)이 상하로 적층된 3차원 구조의 소자를 제작할 수 있게 된다. 이러한 3차원 구조의 소자(즉, 칩)의 제작 방법은 상술한 설명에 한정되지 않고, 다양한 변형예가 존재한다. 그러나, 콘택홀 내측면에 연결 콘택을 보호하기 위한 보호막으로 산화막을 사용하는 경우, 본 실시예에서와 같은 산화막 증착 방법을 통해 높은 종행비의 콘택홀의 내측면에 균일 두께의 산화막을 빠른 속도로 증착시킬 수 있다.
*본 발명은 상기에서 서술된 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 즉, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
100 : 챔버 200, 300 : 공급부
10, 30 : 피처리물 11, 41 : 콘택홀
20, 50 : 산화막 40 : 적층물
60 : 연결 콘택

Claims (8)

  1. 종횡비(종:횡)가 1:3 이상의 콘택홀을 갖는 피증착물을 마련하는 단계; 및
    상기 피증착물의 상기 콘택홀의 내측면에 산화막을 형성하는 단계를 포함하되,
    상기 산화막은 25 내지 200도의 온도의 챔버 내에 염소 함유 실리콘 소스와 반응물질을 공급하여 증착하되, 85%이상의 스텝 커버리지 특성과, 150Å/min 이상의 증착율을 갖는 산화막 증착 방법.
  2. 청구항 1에 있어서,
    상기 챔버의 압력은 0.1 내지 250Torr를 유지하는 산화막 증착 방법.
  3. 청구항 2에 있어서,
    상기 공정 온도가 25도 이상 80도 미만 일 경우 상기 압력은 0.1Torr 이상이고, 상기 공정 온도가 80도 이상 120도 미만일 경우 상기 압력은 1Torr이상 이고, 상기 공정 온도가 120도 내지 150도일 경우 상기 압력은 5Torr이상 인 산화막 증착 방법.
  4. 청구항 1에 있어서,
    상기 반응 물질은 H2O를 사용하거나, H2O에 O3가 함유된 물질을 사용하는 산화막 증착 방법.
  5. 청구항 1에 있어서,
    상기 염소 함유 실리콘 소스의 공급은 버블러 방식, 히팅 방식 및 LDS를 이용한 방식 중 어느 하나를 사용하고, 상기 반응 물질의 공급은 버블러 방식, 히팅 방식 그리고, LDS, WVG 및 ODS을 이용한 방식 중 어느 하나를 사용하는 산화막 증착 방법.
  6. 다수의 피처리물이 적층되고, 상기 피처리물들을 관통하는 적어도 하나의 관통홀이 형성된 적층물을 마련하는 단계;
    85%이상의 스텝 커버리지 특성과, 150Å/min 이상의 증착율을 갖도록 25 내지 200도의 온도에서, 염소 함유 실리콘 소스와 반응 물질을 이용하여 적어도 상기 적층물의 상측면과 상기 관통홀의 내측표면에 산화막을 형성하는 단계;
    상기 적층물의 상측면에 형성된 상기 산화막을 제거하는 단계; 및
    상기 산화막 내부를 도전성 물질로 매립하여 연결 콘택을 형성하는 단계를 포함하는 비아 콘택 형성 방법.
  7. 청구항 6에 있어서,
    상기 염소 함유 실리콘 소스로 Cl과 Si가 포함된 화합물을 사용하고, 상기 반응 물질은 H2O를 사용하거나, H2O에 O3가 함유된 물질을 사용하는 비아 콘택 형성 방법.
  8. 청구항 6에 있어서,
    상기 산화막 형성시의 압력은 0.1 내지 250Torr를 유지하는 비아 콘택 형성 방법.
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