KR20110012948A - 반도체장치의 도핑방법 - Google Patents

반도체장치의 도핑방법 Download PDF

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Abstract

본 발명은 이온주입을 사용하지 않고 열(Thermal)에 의한 확산공정으로 반도체 장치의 특정 영역을 도핑시켜서 도펀트에 의한 결함 발생을 줄일 수 있는 반도체장치의 도핑방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 도핑방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 언도우프드층을 형성하는 단계; 상기 언도우프드층 상에 도펀트가 도핑된 도우프드층을 형성하는 단계; 및 상기 도펀트를 확산시키는 열을 가하여 상기 도우프드층과 접촉하는 트렌치 측벽의 반도체기판 내에 도핑영역을 형성하는 단계를 포함하고, 상술한 본 발명은 도펀트가 도핑된 도우프드층을 반도체 장치의 특정 영역에만 접촉되게 한 후, 열처리를 통한 확산(diffusion) 공정을 통해 반도체 장치의 특정 영역을 도핑시키므로써 원하는 위치에 결함(defect)이 없는 도핑영역을 형성할 수 있는 효과가 있다.
도핑, 어닐링, 확산, 도우프드층, 트렌치, 이온주입

Description

반도체장치의 도핑방법{METHOD FOR DOPING IN SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조방법에 관한 것으로서, 특히 이온주입(Implant)를 사용하지 않고 특정 영역을 도핑할 수 있는 반도체장치의 도핑방법에 관한 것이다.
반도체장치 제조 공정시 특정부위(예, 접합영역)를 도핑시키는 방법에는 이온주입(Implant) 방식이 주로 사용된다. 이는 도핑깊이 및 도핑농도를 자유롭게 조절가능하기 때문이다.
하지만, 최근에 반도체장치가 고집적화됨에 따라 보다 복잡한 3차원 구조를 형성해야 하므로, 이온주입을 이용하여 미리 도핑을 진행한 후 3차원 구조를 형성하기 위한 식각 공정을 진행하면, 식각 특성이 달라져 원하는 3차원 구조를 형성하기가 어려워진다.
따라서, 트렌치(Trench) 등의 3차원 구조를 미리 형성한 후에 이온주입 방식으로 도핑을 진행하는데, 원하지 않는 부분까지 도핑되어 제어(Control)가 불가능한 도핑영역(Doping regtion)이 만들어지는 문제가 발생한다. 또한, 이온주입방식 은 높은 에너지(High energy)가 필요하고 격자를 뚫고 도펀트가 유입되기 때문에 즉, 이온충돌(Ion Bombardment)에 의한 결함(Defect)이 다량 발생한다. 후속 열처리 공정을 통해 결함을 제거하고는 있으나, 결함이 완전히 제거되지 않는다.
이와 같이, 반도체 장치가 고집적화될수록 이온주입 방식만으로는 결함없이 원하는 위치에 도핑영역을 형성하는데 한계가 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 이온주입을 사용하지 않고 열(Thermal)에 의한 확산공정으로 반도체 장치의 특정 영역을 도핑시켜서 도펀트에 의한 결함 발생을 줄일 수 있는 반도체장치의 도핑방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 도핑방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 언도우프드층을 형성하는 단계; 상기 언도우프드층 상에 도펀트가 도핑된 도우프드층을 형성하는 단계; 및 상기 도펀트를 확산시키는 열을 가하여 상기 도우프드층과 접촉하는 트렌치 측벽의 반도체기판 내에 도핑영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치의 도핑 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 트렌치의 일측 측벽을 노출시키는 언도우프드층을 형성하는 단계; 상기 언도우프드층 상에 상기 트렌치의 일측측벽과 접하는 도펀트가 도핑된 도우프드층을 형성하는 단계; 및 상기 도펀트를 확산시키는 열을 가하여 상기 도우프드층과 접촉하는 트렌치의 일측 측벽의 반도체기판 내에 도핑영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 도펀트가 도핑된 도우프드층을 반도체 장치의 특정 영역에만 접촉되게 한 후, 열처리를 통한 확산(diffusion) 공정을 통해 반도체 장치의 특정 영역을 도핑시키므로써 원하는 위치에 결함(defect)이 없는 도핑영역을 형성할 수 있는 효과가 있다.
본 발명은 반도체장치의 특정 부분을 선택적으로 도핑시킬 때, 도펀트가 도핑된 도우프드층을 반도체 기판의 특정 영역에서만 접촉되게 한 후, 열을 가하여 확산시키는 방법을 이용한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1m는 본 발명의 제1실시예에 따른 반도체장치의 도핑방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 반도체 기판(10) 상부에 패드 절연막(11), 하드 마스크막(12), 비정질카본막(13), 실리콘산화질화막(14), 반사방지막(15)을 차례로 증착한 후, 반사방지막(15) 상부에 감광막 패턴(16)을 형성한다.
이때, 하드 마스크막(12)은 질화막으로 형성하고, 비정질카본막(13)은 식각할 하부 구성층들의 식각 마진을 확보하기 위한 것이다. 실리콘산화질화막(14)은 비정질카본막(13)을 식각하기 위한 마스크역할과 감광막 노광시 반사방지막 역할을 동시에 수행하기 위한 것으로, 화학기상증착법(Chemical Vapor Deposition:CVD)으로 형성한다. 패드 절연막(11)은 산화막으로 형성한다. 그리고, 감광막패턴(16)은 사진식각 공정으로 트렌치를 형성할 영역이 오픈되도록 패터닝한다.
도 1b에 도시된 바와 같이, 감광막 패턴(16)을 마스크로 반사방지막(15), 실리콘산화질화막(14), 비정질카본막(13) 및 하드 마스크막(12)을 차례로 식각하여 트렌치를 형성시킬 영역의 패드 절연막(11)이 오픈되도록 한다. 이후에 하드 마스크막(12) 상부의 구성물인 감광막 패턴(16), 반사방지막(15), 실리콘산화질화막(14), 비정질카본막(13)을 제거한다.
상기에서 하드 마스크막(12)을 패터닝하기 위한 상부 구성물들은 트렌치를 형성하기 위한 마스크 패턴들로 본 발명의 일실시예 뿐, 본 발명을 한정하기 위한 것이 아니며, 하드 마스크막(12)을 패터닝하기 위한 다른 마스크 구성물들로 대체가능하다.
이어서, 패터닝된 하드 마스크막(12)을 마스크로 패드 절연막(11)과 반도체 기판(10)을 소정 깊이 식각하여 트렌치(17)를 형성한다.
도 1c에 도시한 바와 같이, 측벽산화(Wall oxidation) 공정으로 트렌치(17) 표면의 반도체 기판(10)에 제1산화막(18)을 형성한다.
이어서, 제1산화막(18) 및 하드 마스크막(12)을 포함한 전면에 제1라이너막(19)을 형성한다. 이때, 제1라이너막(19)은 질화막으로 형성하며, 제1산화막(18)은 필요에 따라 형성할 수도 있고 형성하지 않을 수도 있다.
도 1d에 도시한 바와 같이, 트렌치(17)를 채우도록 트렌치(17)를 포함한 제1라이너막(19) 상에 도펀트가 도핑되지 않은 언도우프드층(Undoped layer, 20)을 증착한다. 이때, 언도우프드층(20)은 도펀트가 도핑되지 않은 폴리실리콘층을 포함한다.
도 1e에 도시한 바와 같이, 트렌치(17) 내부에 원하는 두께만큼만 남도록 언도우프드층(20)을 부분 에치백(partial etchback)한다. 이때, 부분 에치백 공정의 식각 균일도(Uniformity)를 위해서 부분 에치백 공정 전에 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 더 진행할 수 있다.
도 1f에 도시한 바와 같이, 언도우프드층(20)과 동일 높이가 되도록 습식식각 공정이나 에치백 공정으로 제1라이너막(19)과 제1산화막(18)을 일부 제거한다.
도 1g에 도시한 바와 같이, 트렌치(17)를 채우도록 트렌치(17)를 포함한 전면에 도펀트가 도핑된 도우프드층(Doped layer, 21)을 증착한다. 이때, 도우프드 층(21)은 도펀트가 도핑된 폴리실리콘층을 포함한다.
도 1h에 도시한 바와 같이, 트렌치(17) 내부에 원하는 두께만큼만 남도록 도우프드층(21)을 부분 에치백한다. 이때, 도우프드층(21)은 후속에 반도체 기판(10)에 형성시킬 도핑영역에 상응하는 높이만큼 남긴다. 그리고, 도우프드층(21)은 식각 균일도(Uniformity)를 위해서 에치백 공정전에 화학적기계적연마(CMP) 공정을 더 진행할 수 있다.
도 1i에 도시한 바와 같이, 측벽산화공정으로 트렌치(17)의 측벽 및 도우프드층(21)의 표면에 제2산화막(22)을 형성하고, 제2산화막(22)과 하드 마스크막(12) 을 포함한 전면을 따라 제2라이너막(23)을 형성한다. 이때, 제2라이너막(23)은 도우프드층(21)을 보호하기 위한 것으로, 질화막으로 형성한다. 제2산화막(22)은 언도우프드층(20)과 도우프드층(21)의 계면을 보호하기 위해서 추가로 형성한 것으로, 제2산화막(22)은 형성하지 않을 수도 있다.
도 1j에 도시한 바와 같이, 어닐링 공정 등의 적절한 열(Thermal, 101)을 가하여 도우프드층(21)과 접하는 반도체 기판(10) 즉, 도우프드층(21)에 접하는 트렌치 측벽의 반도체기판에 도펀트를 확산시킨다. 이에 의해서 특정 높이의 트렌치(17) 양측의 반도체 기판(10)에 도핑영역(24)이 형성된다. 이와 같은 열(101)을 가할 때, 트렌치 측벽의 제2산화막(22), 제2라이너막(23), 제1산화막(18) 및 제1라이너막(19)에 의해 원하지 않는 위치까지 도펀트가 확산하는 것을 방지할 수 있다.
도 1k에 도시한 바와 같이, 건식식각(이방성 식각) 공정으로 도우프드층(21) 상부를 막고 있던 제2산화막(22)과 제2라이너막(23), 그리고 하드 마스크막(12) 상부의 제2라이너막(23)을 선택적으로 제거한다. 이에 따라 제2산화막(22)과 제2확산방지막(23)은 트렌치(17)의 측벽에서 제거되지 않고 잔류한다.
도 1l에 도시한 바와 같이, 트렌치(17) 내에 남은 도우프드층(21)과 언도우프드층(20)을 모두 제거한다. 이때, 트렌치(17) 양측의 반도체 기판(10) 내에 도핑영역(25)이 제거되지 않도록 도우프드층(21)과 언도우프드층(20)을 선택적으로 제거한다.
이와 같이, 트렌치(17)에 형성된 도우프드층(21)과 언도우프드(20)을 제거하면, 트렌치(17) 양측 반도체 기판(10)의 특정 높이를 갖는 영역에 도핑영역(25)이 분리되어 형성된다.
이후에, 도 1m에 도시한 바와 같이, 트렌치(17)를 갭필하는 층간절연막(25)을 형성한다.
상술한 바와 같이, 본 발명의 제1실시예는 원하는 높이의 트렌치(17) 양측 반도체 기판(10)에만 선택적으로 도핑영역(24)을 형성한다. 도핑영역(24)을 형성하기 위해, 도우프드층(21)을 트렌치(17) 내의 원하는 위치에 원하는 두께 만큼만 형성하여 반도체 기판(10)과 접촉하게 하고, 이후에 어닐링 공정 등의 열을 가하여 도우프드층(21) 내에 도핑되어 있는 도펀트를 반도체 기판(10)으로 확산시킨다.
이와 같이 도핑영역(24)을 형성할 때, 열을 가하여 도우프드층(21)의 도펀트를 반도체 기판(10)의 특정 부분으로 확산시켜서 형성하면, 종래 이온주입 방식으로 도펀트를 이온 주입할 때 발생하는 이온충돌에 의한 결함(defect)을 원천적으로 방지할 수 있다.
도 2a 내지 도 2m는 본 발명의 제2실시예에 따른 반도체장치의 도핑방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(110) 상부에 패드 절연막(111), 하드 마스크막(112), 비정질카본막(113), 실리콘산화질화막(114), 반사방지막(115)을 차례로 증착한 후, 반사방지막(115) 상부에 감광막 패턴(116)을 형성한다.
이때, 하드 마스크막(112)은 질화막으로 형성하고, 비정질카본막(113)은 식각할 하부 구성층들의 식각 마진을 확보하기 위한 것이다. 실리콘산화질화막(114)은 비정질카본막(113)을 식각하기 위한 마스크역할과 감광막 노광시 반사방지막 역 할을 동시에 수행하기 위한 것으로, 화학기상증착법(Chemical Vapor Deposition: CVD)으로 형성한다. 패드 절연막(111)은 산화막으로 형성한다. 그리고, 감광막패턴(116)은 사진식각 공정으로 트렌치를 형성할 영역이 오픈되도록 패터닝한다.
도 2b에 도시된 바와 같이, 감광막 패턴(116)을 마스크로 반사방지막(115), 실리콘산화질화막(114), 비정질카본막(113) 및 하드 마스크막(112)을 차례로 식각하여 트렌치를 형성시킬 영역의 패드 절연막(111)이 오픈되도록 한다. 이후에 하드 마스크막(112) 상부의 구성물인 감광막 패턴(116), 반사방지막(115), 실리콘산화질화막(114), 비정질카본막(113)을 제거한다.
상기에서 하드 마스크막(112)을 패터닝하기 위한 상부 구성물들은 트렌치를 형성하기 위한 마스크 패턴들로 본 발명의 일실시예 뿐, 본 발명을 한정하기 위한 것이 아니며, 하드 마스크막(112)을 패터닝하기 위한 다른 마스크 구성물들로 대체가능하다.
이어서, 패터닝된 하드 마스크막(112)을 마스크로 패드 절연막(111)과 반도체 기판(110)을 소정 깊이 식각하여 트렌치(117)를 형성한다.
도 2c에 도시한 바와 같이, 측벽산화(Wall oxidation) 공정으로 트렌치(117) 표면의 반도체 기판(110)에 제1산화막(118)을 형성한다.
이어서, 제1산화막(118) 및 하드 마스크막(112)을 포함한 전면에 제1라이너막(119)을 형성한다. 이때, 제1라이너막(119)은 질화막으로 형성하며, 제1산화막(118)은 필요에 따라 형성할 수도 있고 형성하지 않을 수도 있다.
도 2d에 도시한 바와 같이, 트렌치(117)를 채우도록 트렌치(117)를 포함한 제1라이너막(119) 상에 도펀트가 도핑되지 않은 언도우프드층(Undoped layer, 120)을 증착한다. 이때, 언도우프드층(120)은 도펀트가 도핑되지 않은 폴리실리콘층으로 형성한다.
도 2e에 도시한 바와 같이, 트렌치(117) 일측면이 드러나도록 언도우프드층(120)을 부분 에치백(partial etchback)한다. 이때, 언도우프드층(120)은 식각 균일도(Uniformity)를 위해서 에치백 공정전에 화학적 기계적연마(CMP) 공정을 더 진행할 수 있다.
도 2f에 도시한 바와 같이, 습식식각 공정이나 에치백 공정으로 언도우프드층(120) 하부를 제외한 나머지 영역에 형성된 제1라이너막(119)과 제1산화막(118)을 일부 제거한다.
도 2g에 도시한 바와 같이, 트렌치(117)를 채우도록 트렌치(117)를 포함한 제1라이너막(119) 상에 도펀트가 도핑된 도우프드층(121)을 증착한다. 이때, 도우프드층(121)은 도펀트가 도핑된 폴리실리콘층으로 형성한다.
도 2h에 도시한 바와 같이, 트렌치(117) 내부 일측면에 접하며 원하는 두께만큼만 남도록 도우프드층(121)을 부분 에치백한다. 이때, 도우프드층(121)은 차후에 트렌치(117) 일측의 반도체 기판(110)에 형성시킬 도핑영역에 상응하는 두께만큼 남긴다. 그리고, 도우프드층(121)은 식각 균일도(Uniformity)를 위해서 에치백 공정전에 화학적기계적연마(CMP) 공정을 더 진행할 수 있다.
도 2i에 도시한 바와 같이, 측벽산화공정으로 트렌치(117)의 일측면 및 도우프드층(121)의 표면에 제2산화막(122)을 형성하고, 제2산화막(122)과 하드 마스크 막(112)을 포함한 전면을 따라 제2라이너막(123)을 형성한다. 이때, 제2라이너막(123)은 도우프드층(121)을 보호하기 위한 것으로, 질화막으로 형성한다. 제2산화막(122)은 언도우프드층(120)과 도우프드층(121)의 계면을 보호하기 위해서 추가로 형성한 것으로, 제2산화막(122)은 형성하지 않을 수도 있다.
도 2j에 도시한 바와 같이, 어닐링 공정 등의 열(201)을 가하여 도우프드층(121)과 접하는 반도체 기판(110) 즉, 제1, 제2산화막(118, 122)과 제1, 제2라이너막(119, 123)에 의해 가려진 영역을 제외한 반도체 기판(110) 내에 도펀트를 확산시킨다. 이에 의해서 특정 높이의 트렌치(117) 일측면과 접하는 반도체 기판(110)에 도핑영역(124)이 형성된다.
도 2k에 도시한 바와 같이, 건식식각(이방성 식각) 공정으로 도우프드층(121) 및 언도우프드층(120) 상부를 막고 있던 제2산화막(122)과 제2라이너막(123), 그리고 하드 마스크막(112) 상부의 제2라이너막(123)을 선택적으로 제거한다. 이때, 트렌치(117) 측면에 형성된 제2산화막(122)과 제2라이너막(123)은 제거되지 않고 남아 있도록 한다.
도 2l에 도시한 바와 같이, 트렌치(117) 내에 남은 도우프드층(121)과 언도우프드층(120)을 모두 제거한다. 이때, 트렌치(117)의 일측면의 반도체 기판(110)으로 확산되어 형성된 도핑영역(124)이 제거되지 않도록 도우프드층(121)과 언도우프드층(120)을 제거한다.
이와 같이, 트렌치(117)에 형성된 도우프드층(121)과 언도우프드층(120)을 제거하면, 트렌치(117) 일측의 일정 높이를 갖는 반도체 기판(110)의 영역에 도핑 영역(124)이 형성된다.
이후에, 도 2m에 도시한 바와 같이, 트렌치(117)를 갭필하는 층간절연막(125)을 형성한다.
상술한 바와 같이, 본 발명의 제2실시예는 트렌치 일측의 원하는 높이의 반도체 기판에만 선택적으로 도핑영역(124)을 형성한다. 도핑영역(124)을 형성하기 위해, 도우프드층(121)을 트렌치 일측면에 접하도록, 원하는 위치에 원하는 두께만큼만 형성하여 반도체 기판(110)과 접촉하게 하고, 이후에 열을 가하여 도우프드층(121)의 도펀트를 반도체 기판(110)으로 확산시킨다.
이와 같이 도핑영역(124)을 형성할 때, 열을 가하여 도우프드층(121)의 도펀트를 반도체 기판(110)의 특정 부분으로 확산시켜서 형성하면, 종래의 이온주입 방식으로 도펀트를 이온 주입할 때 발생하는 이온충돌에 의한 결함(defect)을 원천적으로 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1m는 본 발명의 제1실시예에 따른 반도체장치의 도핑방법을 나타낸 공정단면도.
도 2a 내지 도 2m는 본 발명의 제2실시예에 따른 반도체장치의 도핑방법을 나타낸 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 110 : 반도체 기판 11, 111 : 패드 절연막
12, 112 : 하드 마스크막 13, 113 : 비정질카본막
14, 114 : 실리콘산화질화막 15, 115 : 반사 방지막
16, 116 : 감광막 패턴 17, 117 : 트렌치
18, 118 : 제1산화막 19, 119 : 제1라이너막
20, 120 : 언도우프드층 21, 121 : 도우프드층
22, 122 : 제2산화막 23, 123 : 제2라이너막
24, 124 : 도핑영역 25, 125 : 층간절연막

Claims (16)

  1. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치를 일부 매립하는 언도우프드층을 형성하는 단계;
    상기 언도우프드층 상에 도펀트가 도핑된 도우프드층을 형성하는 단계; 및
    상기 도펀트를 확산시키는 열을 가하여 상기 도우프드층과 접촉하는 트렌치 측벽의 반도체기판 내에 도핑영역을 형성하는 단계
    를 포함하는 반도체장치의 도핑 방법.
  2. 제1항에 있어서,
    상기 도우프드층은 도펀트가 도핑된 폴리실리콘층을 포함하는 반도체장치의 도핑 방법.
  3. 제1항에 있어서,
    상기 언도우프드층은 도펀트가 도핑되지 않은 폴리실리콘층을 포함하는 반도체장치의 도핑 방법.
  4. 제1항에 있어서,
    상기 도우프드층의 상부에 절연막이 형성되어 있는 반도체장치의 도핑 방법.
  5. 제1항에 있어서,
    상기 언도우프드층과 트렌치 사이에 절연막이 형성되어 있는 반도체장치의 도핑 방법.
  6. 제1항에 있어서,
    상기 도핑영역을 형성하는 단계 이후에,
    상기 도우프드층과 언도우프드층을 제거하는 단계; 및
    상기 트렌치를 갭필하는 층간절연막을 형성하는 단계
    를 더 포함하는 반도체장치의 도핑 방법.
  7. 제1항에 있어서,
    상기 언도우프드층 상에 도펀트가 도핑된 도우프드층을 형성하는 단계는,
    상기 언도우프드층 상에서 상기 트렌치를 갭필하도록 상기 도우프드층을 증착하는 단계;
    화학적기계적연마(CMP) 방법을 이용하여 상기 도우프드층을 평탄화하는 단계; 및
    상기 평탄화된 도우프드층을 부분 에치백하는 단계
    를 포함하는 반도체장치의 도핑 방법.
  8. 제7항에 있어서,
    상기 부분에치백 후에 상기 도우프드층의 표면을 산화시키는 단계를 더 포함하는 반도체장치의 도핑 방법.
  9. 반도체 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 일측 측벽을 노출시키는 언도우프드층을 형성하는 단계;
    상기 언도우프드층 상에 상기 트렌치의 일측 측벽과 접하는 도펀트가 도핑된 도우프드층을 형성하는 단계; 및
    상기 도펀트를 확산시키는 열을 가하여 상기 도우프드층과 접촉하는 트렌치의 일측 측벽의 반도체기판 내에 도핑영역을 형성하는 단계
    를 포함하는 반도체장치의 도핑 방법.
  10. 제9항에 있어서,
    상기 도우프드층은 도펀트가 도핑된 폴리실리콘층을 포함하는 반도체장치의 도핑 방법.
  11. 제9항에 있어서,
    상기 언도우프드층은 도펀트가 도핑되지 않은 폴리실리콘층을 포함하는 반도체장치의 도핑 방법.
  12. 제9항에 있어서,
    상기 도우프드층의 상부에 절연막이 형성되어 있는 반도체장치의 도핑 방법.
  13. 제9항에 있어서,
    상기 언도우프드층과 트렌치 사이에 절연막이 형성되어 있는 반도체장치의 도핑 방법.
  14. 제9항에 있어서,
    상기 도핑영역을 형성하는 단계 이후에,
    상기 도우프드층과 언도우프드층을 제거하는 단계; 및
    상기 트렌치를 갭필하는 층간절연막을 형성하는 단계
    를 더 포함하는 반도체장치의 도핑 방법.
  15. 제9항에 있어서,
    상기 언도우프드층 상에 도펀트가 도핑된 도우프드층을 형성하는 단계는,
    상기 언도우프드층 상에서 상기 트렌치를 갭필하도록 상기 도우프드층을 증착하는 단계;
    화학적기계적연마(CMP) 방법을 이용하여 상기 도우프드층을 평탄화하는 단계; 및
    상기 평탄화된 도우프드층을 부분 에치백하는 단계
    를 포함하는 반도체장치의 도핑 방법.
  16. 제15항에 있어서,
    상기 부분에치백 후에 상기 도우프드층의 표면을 산화시키는 단계를 더 포함하는 반도체장치의 도핑 방법.
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